JPS63271645A - アドレス変換方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） この発明は、画像処理装置を備えた画像処理システムに
係り、特にこの画像処理装置の画像メモリアドレス空間
を制御プロセッサがアクセスするのに好適なアドレス変
換方式に関する。

（従来の技術） 一般に画９９８理装置は、画像を取扱う性格上、大きな
アドレス空間を必要とし、また制御プロセッサからも高
速にアクセスできなければならない。

そこで、従来の画像処理システムでは、第４図に示すよ
うに、画像処理装置１１は、制卸プロセッサ１２のシス
テムバス１３に直接接続され、制御プロセッサ１２のア
ドレス空間の一部にマツピンされる（割付けられる）。

さて、画像処理装置１１として必要なアドレス空間（画
像メモリアドレス空間）は、一般に数ＭＢ（メガバイト
）〜１６ＭＢである。この大容量アドレス空間を制御プ
ロセッサのアドレス空間内に直接マツピングするには、
２４ビット以上のアドレスが取扱える（即ち１６ＭＢ以
上のアドレス空間を持つ）プロセッサを制御プロセッサ
として用いる必要がある。しかし、このようなプロセッ
サは高価であることから、制卸プロセッサとしてパーソ
ナルコンピュータのような小型のプロセッサが利用でき
るようにすることが要求されている。

この種の小型プロセッサはマツピング可能なアドレス空
間が小さく（全体でＩＭＢ程度）、シたがって画像処理
装置へのアクセスが煩雑となり、アクセス速度が低下す
る問題があった。

（問題点を解決するための手段と作用）上記したように
従来は、画像処理装置の大容量アドレス空間を、小型の
プロセッサがアクセスする場合には、アクセス速度が低
下する問題あった。

この発明は上記事情に罵みてなされたものでその目的は
、制御プロセッサのアドレス空間の一部にマツピングさ
れた画像処理装置をアクセスするために同プロセッサか
ら出力されたアドレスを、画像処理装置の大容量アドレ
ス空間のアドレスに変換することができ、もって１１　
ｍプロセッサのアドレス空間が小さい場合でも画像処理
装置の大容量アドレス空間全域が効率的にアクセス可能
なアドレス変換方式を提供することにある。

［発明の構成］ （問題点を解決するための手段） この発明は、画像処理装置の画像メモリアドレス空間内
の任意のアクセス対象領域であって同領域が制御プロセ
ッサのアドレス空間内にマツピングされているアクセス
対象領域を指定するベースアドレスが、制御プロセッサ
からの要求により設定されるベースレジスタを設け、こ
のベースレジスタの設定内容をもとに、制御プロセッサ
からの要求に応じてアドレス発生回路から発生され、上
記アクセス対象領域内を２次元的にアクセスするための
２次元アドレス、または制御プロセッサが上記アクセス
対象領域をリニアにアクセスするために同プロセッサか
ら出力されるアドレスのうちのアクセス対画領域内相対
アドレスを、上記画像メモリアドレス空間のアドレスに
変換するようにしたものである。

〈作用） 上記の構成によれば、目的とする画像メモリアドレス空
間内領域を指定するベースアドレスをベースレジスタに
設定しておくことにより、上記領域内の任意位置を示す
相対アドレスだけで、その位置をアクセスすることがで
きる。したがって制（財）プロセッサは、ベースレジス
タの設定内容を変えることにより、画像メモリアドレス
空間の全域をアクセスすることができる。

（実膿例） 第１図はこの発明を適用する画像処理システムの一実施
例を示すブロック構成図である。同図において、３１は
画像処理装置、３２は画像処理装置３１を含むシステム
全体を制御する制御プロセッサ、３３は制御プロセッサ
３２のシステムバスである。システムバス３３は、デー
タバス３３Ｄおよびアドレスバス３３Ａを有している。

システムバス３３には、主メモリ３４が接続されている
。システムバス３３には更に、バス変換アダプタ３５が
接続されている。このバス変換アダプタ３５は、以下に
示すように、システムバス３３と、このシステムバス３
３とは異なるアーキテクチャ、アドレス空間の画像処理
装置３１の制御バス３６とを、相互接続するのに必要な
回路構成を有している。

バス変換アダプタ３５において、４１はデータバス３３
Ｄのバスインタフェース、４２はアドレスバス３３Ａの
バスインタフェースである。４３は制御バス３６のデー
タバスインタフェース（以下、単にバスインタフェース
と称する）、４４は制御バス３６のアドレスバスインタ
フェース（以下、単にバスインタフェースと称する）で
ある。４５はバスインタフェース４１．４３間のデータ
転送に供されるデータライン、４６はバスインタフェー
ス４２で受信したアドレスの転送に供されるアドレスラ
イン、４７はアドレスライン４６上のアドレスによって
指定されるバス変換アダプタ３５内各部を制御する制御
部である。

４８はｔ１１ＩＩＩｌ１部４７からの指示により、画像
処理装置３１の画像メモリアドレス空間の任意のアクセ
ス対象領域内を２次元的にアクセスするための２次元ア
ドレスを発生するアドレス発生回路、４９はアドレス発
生回路４８から発生される２次元アドレス、または制御
プロセッサ３２が上記アクセス対象領域内をリニアにア
クセスするために同プロセッサ３２からバス変換アダプ
タ３５に転送されるアドレス（制御プロセッサアドレス
空間アドレス）の所定の下位部分であるアクセス対象領
域内相対アドレスのいずれか一方を、制御部４７からの
指示に応じて選択するセレクタ（ＳＥＬ＞である。５０
は制御プロセッサ３２からバス変換アダプタ３５に転送
され画像メモリアドレス空間内アクセス対象領域を指定
で−るベースアドレス（ここではアクセス対象領域の先
頭位置を示すアドレス）を、制（財）部４７からの指示
に応じて保持するベースレジスタ＜ＢＲ）、５１はベー
スレジスタ５０の保持データ（ベースアドレス）とセレ
クタ４９の出力データ（アクセス対象領域内相対アドレ
ス）とを加算して、画像メモリアドレス空間のアドレス
を生成する加算器である。

加算器５１によって生成された画像メモリアドレス空間
アドレスは、バスインタフェース４４に供給される。

次に、第１図の構成の動作を、第２図を参照して説明す
る。第１図のシステムでは、画像処理袋′Ｈ３１は、第
２図に示すように制御プロセッサ３２のアドレス空間６
１のサイズＳＺの任意領域（以下、マツピング領域と称
する）６２にマツピングされている。この場合、画像処
理装置３１は、マツピング領域６２と同一サイズのウィ
ンドウでアクセスされる。

さて、制御プロセッサ３２が、第２図に示すように画像
処理装置３１の画像メモリアドレス空間７１の任意のウ
ィンドウ（マツピング領域６２と同一サイズのアクセス
対象領域）７２をリニアにアクセスする場合、まず画像
メモリアドレス空間７１内のアクセス対象ウィンドウ７
２の先頭アドレス八〇をベースアドレス八Ｂとしてバス
変換アダプタ３５内のベースレジスタ５０に設定するこ
とを指示するコマ、ンド情報を、システムバス３３に出
力する。このコマンド情報は、ライトコマンド、ベース
アドレスＡＢｓおよびバス変換アダプタ３５内のベース
レジスタ５０を指定するアドレス（Ｉ１０マツプドアド
レス）を含んでいる。ライトコマンドおよびベースアド
レスＡｓは、システムバス３３のデータバス３３Ｄを介
してバス変換アダプタ３５に転送され、同アダプタ３５
内のバスインタフェース４１を介してデータライン４５
に送出される。一方、ベースレジスタ５０を指定するア
ドレスは、システムバス３３のアドレスバス３３Ａを介
してバス変換アダプタ３５に転送され、同アダプタ３５
内のバスインタフェース４２を介してアドレスライン４
６に送出される。制御部４７は、アドレスライン４６上
のアドレスをデコードし、同アドレスがベースレジスタ
５０を指定しており、且つデータライン４５上のコマン
ドがライトコマンドの場合、データライン４５上のベー
スアドレスＡＢをベースレジスタ５０にセットする。

制御プロセッサ３２は、以上のベースアドレス設定処理
を行なうと、画像メモリアドレス空間７１のウィンドウ
７２をリニアにアクセスするために、自身のアドレス空
間６１にマツピングされている画像処理装置３１のマツ
ピング領１ｉ！６２の任意位置のアドレス（マツピング
アドレス）ＡＭを、システムバス３３のアドレスバス３
３Ａを介してバス変換アダプタ３５に転送する。バス変
換アダプタ３５に転送されたマツピングアドレスＡＭは
、同アダプタ３５内のバスインタフェース４２を介して
アドレスライン４６に送出される。このアドレスライン
４６上のマツピングアドレスＡｖの所定の下位部分であ
るマツピング領域６２内相対アドレスＡ’　ｖは、セレ
クタ４９の一方の入力に導かれる。このセレクタ４９の
他方の入力にはアドレス発生回路４８から発生されるア
ドレスＡｘｙが導かれるようになっている。セレクタ４
９は、通常状態においては、制御部４７からの指示に応
じてアドレスライン４６からのアドレスＡ’Ｍを選択す
る。セレクタ４９によって選択されたアドレスＡ′２は
、ベースレジスタ５０にセットされているベースアドレ
ス八Ｂと共に加算器５１に導かれる。加算器５１は、ベ
ースレジスタ５０からのベースアドレス八８とセレクタ
４９からのアドレスＡ’Ｍとを加算し、第２図に示すよ
うに、画像処理装置３１の画像メモリアドレス空間７１
をアクセスするためのアドレスＡを生成する。即ち、制
御プロセッサ３２からのマツピングアドレスＡＭが、画
像処理＠置３１の画像メモリアドレス空間７１をアクセ
スするためのアドレスＡに変換される。加算器５１の加
算結果であるアドレスＡは、バスインタフェース４４に
供給される。

さて、制御部４１は、画像処理波Ｍ３１から転送された
アドレスライン４６上のアドレスの所定の上位部分をデ
コードし、同アドレスが画像処理波［３１の割°当てら
れているマツピング領域６２を指定していることを検出
すると、バスインタフェース４４の出力動作を許可する
。これによりバスインタフェース４４は、加算器５１か
らのアドレスＡを制御バス３６（の図示せぬアドレスバ
ス）を介して画像処理装置３１に転送する。この結果、
画像処理１ｉ１３１の画像メモリアドレス空間のＡ番地
がアクセスされる。

次に、制御プロセッサ３２が、第３図に示すように画像
処理波＠３１の画像メモリアドレス空間７１の任意のウ
ィンドウ（斜線で囲まれた領域）の１つを、自身のアド
レス空間６１の領域６２に２次元的にマツピングしてア
クセスする場合について説明する。この場合、制御プロ
セッサ３２は、上記した画像メモリアドレス空間７１の
ウィンドウ７２をリニアにアクセスするときと同様にし
て、アクセス対象領域であるウィンドウの先頭アドレス
八〇をベースアドレスΔＢとしてバス変換アダプタ３５
のベースレジスタ５０にセットさせる。そして制御プロ
セッサ３２は、バス変換アダプタ３５を２次元アクセス
モードに設定した後、マツピングアドレスＡＭをバス変
換アダプタ３５に転送する。

バス変換アダプタ３５に転送されたマツピングアドレス
Ａｖはバス変換アダプタ３５内のバスインタフェース４
２を介してアドレスライン４６上に送出され、制御部４
７に導かれる。制御部４７は、この実施例のように２次
元アクセスモードであって、且つアドレスライン４６上
のアドレスが画像処理装置３１に割当てられているマツ
ピング領域６２を指定している場合には、アドレス発生
回路４８を制御して、アドレスライン４６上のアドレス
の所定の下位部分を画像メモリアドレス空間内のウィン
ドウの対応位置を指定する２次元アドレスＡＸＶに変換
させる。

この２次元アドレスＡＸＶは、アドレスライン４６上の
７ドレスの所定の下位部分と共にセレクタ４９に供給さ
れる。セレクタ４９は、２次元アクセスモードにおいて
は、制御部４７からの指示に応じてアドレス発生回路４
Ｂからの２次元アドレスバスを選択する。セレクタ４９
によって選択された２次元アドレスバスｙは、加算器５
１によってベースレジスタ５０からのベースアドレスＡ
ｓに加算され、第３図に示すように、画像処理装置３１
の画像メモリアドレス空間７１を２次元的にアクセスす
るためのアドレスＡに変換される。

なお、前記実施例では、制御プロセッサ３２が画像メモ
リアドレス空間内の任意のアクセス対象領域を指定する
のに、同領域の先頭アドレスを用いた場合について説明
したが、これに限るものではない。例えば、アクセス対
象領域の先頭アドレスの所定の上位部分だけでアクセス
対象領域を指定することも可能である。この場合には、
ベースレジスタ５０の下位部分を固定的にＯ″としてお
けばよい。この方式では、システムバス３３のデータバ
ス３３Ｄのデータ幅が小さい場合でも、＄す画プロセッ
サ３２からの１回の転送でベースレジスタ５０に対する
ベースアドレス設定を行なうことが可能となる。また、
この方式を適用した場合には、を記上位部分とセレクタ
４９から出力されるアドレス（アクセス対象領域内相対
アドレス）とを連結する連結手段を用いることにより、
画像メモリアドレス空間のアドレスＡを生成することが
できるので、加算器５１が不要となる。

［発明の効果］ 以上詳述したようにこの発明によれば、画像処理装置の
画像メモリアドレス空間内の任意のアクセス対象領域で
あって同領域が制御プロセッサのアドレス空間内にマツ
ピングされているアクセス対条領域を指定するベースア
ドレスをベースレジスタに設定しておくことにより、上
記領域内の任意位置を示す相対アドレスだけで、その位
置をアクセスすることができるので、上記アクセス対象
領域のサイズが大きく設定できない場合でも、制御プロ
セッサは、ベースレジスタの設定内容を変えることによ
り、人容最の画像メモリアドレス空間の全域をリニアに
或は２次元的に、簡単且つ高速にアクセスすることがで
きる。

【図面の簡単な説明】

第１図はこの発明を適用する画像処理システムの一実施
例を示すブロック構成図、第２図および第３図は第１図
に示すバス変換アダプタにおけるアドレス変換動作を説
明する図、第４図は従来例を示すブロック構成図である
。 ３１・・・画像処理装置、３２・・・制御プロセッサ、
３３・・・システムバス、３５・・・バス変換アダプタ
、４１・・・制御部、４８・・・アドレス発生回路、４
９・・・セレクタ＜５ＥＬＦ、５０・・・ベースレジス
タ（ＢＲ）、５１・・・加篩器（アドレス変換手段）。 出願人代理人　弁理士　鈴　江　武　彦第）図 第４１

Claims (1)

【特許請求の範囲】
1. 画像処理を行なう画像処理装置と、この画像処理装置を
   制御する制御プロセッサとを備えた画像処理システムに
   おいて、上記画像処理装置の画像メモリアドレス空間内
   の任意のアクセス対象領域であって同領域が上記制御プ
   ロセッサのアドレス空間内にマッピングされているアク
   セス対象領域を指定するベースアドレスが、上記制御プ
   ロセッサからの要求により設定されるベースレジスタと
   、上記制御プロセッサからの要求により上記アクセス対
   象領域を２次元的にアクセスするための２次元アドレス
   を発生するアドレス発生回路と、このアドレス発生回路
   から発生される２次元アドレスまたは上記制御プロセッ
   サが上記アクセス対象領域内をリニアにアクセスするた
   めに同プロセッサから出力されるアドレスの下位部分で
   あるアクセス対象領域内相対アドレスのいずれか一方を
   選択する選択回路と、この選択回路から出力されるアド
   レスを、上記ベースレジスタの設定内容をもとに上記画
   像メモリアドレス空間のアドレスに変換するアドレス変
   換手段とを具備し、上記ベースレジスタの設定内容の指
   定する上記画像メモリアドレス空間のアクセス対象領域
   内を、上記制御プロセッサから２次元的またはリニアに
   アクセスするようにしたことを特徴とするアドレス変換
   方式。