JPH02170255A - バス制御装置および画像情報処理装置 - Google Patents

バス制御装置および画像情報処理装置

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JPH02170255A
JPH02170255A JP32492288A JP32492288A JPH02170255A JP H02170255 A JPH02170255 A JP H02170255A JP 32492288 A JP32492288 A JP 32492288A JP 32492288 A JP32492288 A JP 32492288A JP H02170255 A JPH02170255 A JP H02170255A
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signal
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JP32492288A
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Kyoichiro Kinoshita
木下 享一郎
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Toshiba Corp
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Toshiba Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [発明の目的コ (産業上の利用分野) この発明は、例えば複数のモジュールをバスで接続する
場合のバスの制御に用いられるバス制御装置、およびこ
のバス制御装置を適用した画像情報処理装置に関する。
(従来の技術) 近年、多量に発生する文書などの画像情報をスキャナ(
2次元走査装置)によって読取り、この読取った画像情
報を光ディスクに記憶し、この記憶されている画像情報
を検索して読出し、それを出力装置たとえばCRTデイ
スプレィ装置あるいは記録装置で目視し得る状態に出力
する画像情報処理装置が実用化されている。
このような画像情報処理装置では、光デイスク装置から
読出した情報を処理したり検索したりするプロセッサと
してマイクロコンピュータ(以下、rcPUJという。
)が用いられており、このCPUはシステムバスを介し
てメモリにアクセスするようになっている。また、メモ
リと外部装置との間で情報の送受を行なうためにDMA
 (ダイレクト壽メそり・アクセス)チャネルが設けら
れるのが一般的であり、このDMAチャネルの制御の下
に、システムバスを介してメモリと外部装置との間の情
報の送受を行なうようになっている。
したがって、システムバスを使用したいという要求がC
PUおよびDMAチャネルから同時に発生することもあ
り、このような場合はいずれに使用する権利(使用権)
を与えるかを制御しなければならない。
このようなバス使用権の制御を行なうバス制御装置とし
て、第5図に示すような、バスアービタ60を用いたも
のがある。これは、CPU61とD M Aチャネル6
2とから同時にバスの使用要求が発生した際、バスアー
ビタ60によりいずれか一方のみに使用権を与え、この
使用権を与えられたモジュールがシステムバス63を使
用してメモリ64あるいは入出カポ−トロ5との間で情
報の送受を行なうようになっている。
また、他のバスの使用権の制御を行なうバス制御装置と
して、第6図に示すような、バスの使用を欲するCPU
70とDMAチャネル71との間で専用の制御信号、例
えばバスの使用を要求するHOLD信号、および上記要
求に対して承諾した旨を表わすHOLDA信号を備え、
この制御信号のやりとりによりいずれか一方のみが使用
権を獲得し、この使用権を獲得したモジュールがシステ
ムバス72を使用してメモリ73あるいは入出カポ−ド
ア4との間で情報の送受を行なうようになっている。
しかしながら、上記第5図および第6図に示すような構
成のバス制御装置は、いずれも、優先的にバスの使用権
を獲得できるモジュールは信号線の配線状態により決定
されるようになっているので固定的であり変更ができな
い。したがって、例え(r、バスの使用頻度が高いにも
拘らず優先順位が低く設定されたモジュールは、稼働率
が低下し、全体としてスルーブツトが低下するという欠
点があった。
(発明が解決しようとする課題) この発明のバス制御装置および画像情報処理装置は、上
記したように、優先的にバスの使用権を獲j)てきるモ
ジュールは信号線の配線状態により固定的に決められて
おり変更ができないので、バスを使用するモジュールの
稼働状況によっては、全体としてスルーブツトが低下す
るという欠点を除去するためになされたもので、モジュ
ールの稼働状況に拘らず全体としてスルーブツトを向上
させることができるバス制御装置および高速処理が可能
な画像情報処理装置を提供することを目的とする。
[発明の構成] (課題を解決するための手段) この発明のバス制御装置は、バスに接続される複数の処
理手段、この複数の処理手段の中から前記バスに接続す
る1つを選択する選択手段、および、この選択手段によ
り前記複数の処理手段の中の1つを選択して前記バスに
接続する際、前記複数の処理手段のそれぞれの状態に応
じて動的に優先順位を決定する優先順位決定手段から構
成されている。
また、この発明の画像情報処理装置は、画像情報を記録
する記録媒体、この記録媒体に対する画像情報の送受を
バスを介して行うことにより記録・再生処理を行なう第
1の処理手段、この第1の処理手段が接続される前記バ
スを介して外部と画像情報の送受を行なう第2の処理手
段、および、前記第1の処理手段および第2の処理手段
が前記バスを使用する際、いずれの処理手段が優先的に
使用するかを前記第1の処理手段および第2の処理手段
の状態に応じて動的に決定するバス制御装置から構成さ
れている。
(作用) この発明のバス制御装置は、バスを共有して使用する複
数の処理手段が、そのバスを使用するに際し、各処理手
段の稼働状態等に応じてダイナミックにバス使用権の優
先順位を変更しながらバスを使用するようにしたもので
ある。
また、この発明の画像情報処理装置は、上記バス制御装
置を用いて第1の処理手段および第2の処理手段との間
のバスの使用権の優先順位を、第1の処理手段および第
2の処理手段との稼働状況に応じてダイナミックに変更
しながらバスを使用するようにしたものである。これに
より、バスの空き時間を少なくして効率良く情報の送受
ができるので高速に画像情報を処理することができるも
のとなっている。
(実施例) 以下、この発明の一実施例について図面を参照して説明
する。
第2図は、この発明のバス制御装置を適用した画像情報
処理装置の構成例を示すものである。
すなわち、上記画像情報処理装置は、制御モジュール1
0、メモリモジュール12、画像処理モジュール14、
通信制御モジュール16、スキャナ装置18、光ディス
ク(記録媒体)20並びに光デイスク装置22、キーボ
ード23、CRTデイスプレィ装置24、プリンタ装置
25、磁気ディスク26並びに磁気ディスク装置27、
マウス29、システムバス30、および画像バス32に
よって構成されている。
制御モジュール10は、画像情報の記憶、検索および編
集処理等の各種処理を行うCPU (処理手段、第1の
処理手段)34、光デイスク装置22および磁気ディス
ク装置27とCPU34とを接続するインターフェース
回路(処理手段、第2の処理手段)36、並びにバス制
御装置としてのバス制御回路37から構成されている。
CPU34には、キーボード23およびマウス29が接
続されるようになっている。また、インターフェース回
路36は、DMAチャネルおよびその付属回路により構
成されるもので、光デイスク装置22あるいは磁気ディ
スク装置27とメモリモジュール12内の各メモリ、画
像処理モジュール14、あるいは通信制御モジュールと
の間で、CP”’U 34介在することなく、高速にデ
ータ転送を行なうものである。また、バス制御回路37
は、CPU34とインターフェース回路36のDMAチ
ャネルとの間のバス使用権の優先順位を決定するもので
ある。このバス制御回路37の詳細については後述する
メモリモジュール12は、画像情報の記憶、検索、編集
等の各種処理プログラムおよび管理情報等を記憶するメ
インメモリ38、A4サイズの原稿数頁分の画像情報に
対応する記憶容量を有する画像メモリとしてのページメ
モリ40、および表示用インターフェースとしての表示
メモリ42と表示制御部44などから構成されている。
上記ページメモリ40の一部には、バッファメモリ領域
40aが設けられている。このバッファメモリ領域40
aは図示しないカウンタによって書込み、読出しの制御
がなされる。ページメモリ40は、例えば光ディスク2
0に記憶する画像情報や光ディスク20から読出された
画像情報を一時記憶するメモリである。また、表示メモ
リ42には、CRTデイスプレィ装置24に形成される
表示ウィンドウ(図示せず)内に実際に表示される画像
情報、即ちページメモリ40の画像情報に対して拡大、
縮小、回転、挿入、あるいは白黒反転等を施された画像
情報が記憶されるものである。
表示制御部44は、CRTデイスプレィ装置24の表示
処理の制御等を行うものである。
画像処理モジュール14は、画像情報の拡大、縮小を行
う拡大縮小回路46、画像情報を縦横変換することによ
り、画像情報の回転処理を行う縦横変換回路48、画像
情報の圧縮(冗長度を少なくする)および伸長(少なく
された冗長度を元に戻す)による符号化処理を施す圧縮
伸長回路(CODEC)50、スキャナ装置18用のス
キャナインターフェース52、プリンタ装置25用のプ
リンタインターフェース54、および拡大縮小回路46
及び縦[黄変換回路48と、圧縮伸長回路50、スキャ
ナインターフェース52、及びプリンタインターフェー
ス54とを接続する内部バス56によって構成されてい
る。
通信制御モジュール16は、例えばLANに接続される
B CP (B us  CoIIlmunicatl
onP rocessor)等の通信インターフェース
58によって構成されている。また、通信制御モジュー
ル16には、FCP (ファクシミリ接続機構)パソコ
ン等の外部機器とのインターフェースを介して接続され
るU CP (U nfversalCommunJc
atlon  P rocessor)が設けられたも
のであっても良い。この通信制御モジュール16は、通
信回線を介して送信されてきた検索情報をメインメモリ
38へ供給したり、送信されてきた検索情報に対応した
画像情報を送信する。さらに、光ディスク20に記憶す
る画像情報をページメモリ40へ供給するとともに、画
像情報に対応した検索情報をメインメモリ38へ供給す
るものである。
システムバス(バス)30は、各モジュール間の制御情
報送受用のバスであり、制御モジュール10、メモリモ
ジュール12、画像処理モジュール14、および通信制
御モジュール16の間を相互に接続するものである。ま
た、画像バス32は画像情報送受用のバスであり、メモ
リモジュール12、画像処理モジュール14、および通
信制御モジュール16の間を相互に接続するものである
スキャナ装置18はたとえば2次元走査装置で、原稿(
文書)上をレーザビーム光で2次元走査することにより
、原稿上の画像情報に応じた電気信号を得るものである
光デイスク装置22は、スキャナ装置18で読取られた
画像情報などを光ディスク20に順次記憶するとともに
、キーボード23等によって指定される検索情報に対応
した画像情報を光ディスク20から検索するものである
キーボード23は、光ディスク20に記憶する画像情報
に対応する固有の検索情報及び記憶、検索、編集処理等
の各種動作指令を人力するものである。また、マウス2
9は、たとえばCRTデイスプレィ装置24上の表示ウ
ィンドウ上に表示されるカーソル(図示せず)を上下、
左右方向に任意に移動させ、所望の位置で指示を与える
ことにより、カーソルが位置している表示内容(種々の
動作〜モード、編集画像のための領域指定またはアイコ
ン等)を選択または指示するものである。
CRTデイスプレィ装置(陰極線管表示装置)24は、
スキャナ装置18で読取られた画像情報や光ディスク2
0から検索された画像情報を表示するものである。この
CRTデイスプレィ装置24は、画像情報を表示する表
示領域に最大4つのウィンドウ(図示せず)が形成され
ており、4つの画像情報を同時に表示することができる
マルチウィンドウ型表示装置である。この各表示ウィン
ドウに表示された画像情報は、各々独立して画像の拡大
、縮小、回転、スクロール等の処理が行われるようにな
っている。
プリンタ装置25は、スキャナ装置18で読取られた画
像情報や光ディスク20から検索された画像情報、ある
いはCRTデイスプレィ装置24で表示している画像情
報を印字出力(ハードコピー)するものである。
磁気ディスク装置27は、この磁気ディスク装置27に
装むされた磁気ディスク28に各種処理プログラムを記
憶するとともに、キーボード23から入力された検索情
報とこの検索情報に対応する画像情報が記憶される光デ
イスク20上の記憶アドレス、画像サイズ等からなる検
索データを記憶するものである。
次に、制御モジュール10内のバス制御装置としてのバ
ス制御回路37の詳細について、第1図に示すブロック
図を参照して説明する。
図において、CPU34は、上述したように、システム
バス30を介して画像情報の記憶、検索および編集処理
等の各種処理を行なうもので、バスマスクとなり得るモ
ジュールである。ここで、ハスマスタとは、システムバ
ス30を使用する権i11を獲得し、システムバス30
を専有するモジュールをいう。
インターフェース回路36は、上述したように、DMA
チャネル(DMAC)およびその付属回路により構成さ
れるもので、図示しない光デイスク装置22および磁気
ディスク装置27とメインメモリ38や、その他のメモ
リ、あるいはモジュール1”4.16との間でシステム
バス30を介して高速にデータ転送を行なうものであり
、これもバスマスタとなり得るモジュールである。
バスアービタ(選択手段)1は、バスマスクとなり得る
CPU34およびインターフェース回路36からのシス
テムバス30の使用要求が競合した場合に、優先度決定
回路2からの制御信号S5に従って、上記いずれかのモ
ジュールに使用権を与えるものである。
優先度決定回路(優先順位決定手段)2は、CPU34
からの信号S1、インターフェース回路36からの信号
S2、CPU34のプログラムの制御の下に入出力ポー
ト3を介して出力される信号S3、およびバスアービタ
1からの信号S4の各状態に応じて優先順位を決定し、
その旨の制御信号S5をバスアービタ1に送出するもの
である。
すなわち、CPU34から出力される信号S1は、CP
U34がメモリのり−ド/ライト状態にあるか、あるい
は、Ilo (入出力ポート)のリード/ライト状態に
あるか等を示すものである。
また、インターフェース回路36から出力される信号S
2は、インターフェース回路36を構成するDMAチャ
ネルがメモリのリード/ライト状態にあるか、あるいは
、l10(人出力ポート)のり−ド/ライト状態にある
か等を示すものである。
また、入出力ポート3から出力される信号S3は、CP
U34が入出力ポート3に対して出力命令(OUT命令
)を実行することにより出力されるものであり、かかる
構成によりソフトウェアから任意に優先順位を設定でき
るようになっている。
また、バスアービタ1からの信号S4は、バスアービタ
1内部に設けられた図示しないメモリに格納されている
、各モジュールがバスマスタとなった頻度を表わす情報
である。この頻度情報を優先順位の決定に使用すること
により、過去のアクセス開度に応じて優先順位を決定す
ることができ、このバス制御装置が適用される画像情報
処理装置に最適なシステムバス30の制御ができるもの
となっている。
次に、上記構成において、アービトレーションの一例と
して、第3図を参照して、ソフトウェアによるシステム
バス30の制御動作について説明する。この例では、最
初にインターフェース回路36の優先順位を高く設定し
、次いで、CPU34の優先順位が高くなるように変更
する場合の動作である。
まず、CPU34は、入出力ポート3を対象としてOU
T命令を実行することにより、入出力ポート3は、イン
ターフェース回路36のDMAチャネルの優先順位を高
くすべき旨の情報を含んだ信号S3を優先度決定回路2
に供給する。この信号S3を受取った優先度決定回路2
は、バスアービタ〕に信号S5を出力し、システムバス
30の使用権をDMAチャネルに与える(ステップT 
1.、 )。
次いで、CPU34は、DMAチャネルに起動をかける
(ステップT2)。これにより、DMAチャネルによる
データ転送が開始される。
このようにしてデータ転送が開始されると、CPU34
は、DMAチャネルによるデータ転送が終了するのを待
つ状態になる(ステップT3)。
かかる状態で推移し、DMAチャネルによるデータ転送
が終了すると、CPU34は、入出力ポート3を対象と
してOUT命令を実行する。これにより、入出力ポート
3は、CPU34の優先順位を高くすべき旨の情報を含
んだ信号S3を優先度決定回路2に供給する。この信号
S3を受取った優先度決定回路2は、バスアービタ1に
信号s5を出力し、システムバス30の使用権をCPU
34に与える(ステップT4)。
以上のように、ソフトウェアによりシステムバス30の
使用優先度を制御することができるようにしたので、各
モジュールの稼働状況に応じて最適なシステムバス30
のアービトレーションができ、待ち時間等の無駄のない
バス制御装置を提供できるものとなっている。また、か
かるバス制御装置を画像情報処理装置に適用することに
より、各モジュール間を接続するシステムバス3oの使
用効率を高めることができ、高速処理が可能な画像情報
処理装置を実現できるものとなっている。
次いで、本発明に係るバス制御装置の他の実施例につい
て、第4図を参照しながら説明する。
図において、CPU34aは、上述したように、システ
ムバス30を介して画像情報の記憶、検索および編集処
理等の各種処理を行なうもので、バスマスクとなり得る
モジュールである。このCPU34aは、後述するHO
LD信号制御回路4が出力する、動作停止を指示するH
OLD信号を受けてその動作を停止するとともに、上記
停止要求を応諾した旨の信号HOLDA信号をインタフ
ェース回路36aに出力するようになっている。
インターフェース回路36aは、上述したように、DM
Aチャネル(DMAC)およびその付属回路により構成
されるもので、図示しない光デイスク装置22および磁
気ディスク装置27とメインメモリ38や、その他のメ
モリ、あるいはモジュール14.16との間でシステム
バス30を介して高速にデータ転送を行なうものであり
、バスマスタとなり得るモジュールである。このインタ
ーフェース回路36aは、システムバス30の使用要求
信号としてHOLDREQ信号を出力し、その許可信号
としてHOLDA信号を受取ることにより、システムバ
ス30の使用を開始するものである。
HOLD信号制御回路(選択手段、優先順位決定手段)
4は、CPU34aからの信号S6、インターフェース
回路36aからの信号S7、およびCPU34 aのプ
ログラムの制御の下に人出力ポート3を介して出力され
る信号S8の各状態に応じて優先順位を決定するもので
ある。
すなわち、CPU34aから出力される信号S6は、C
PU34aがメモリのり一ド/ライト状態にあるか、ま
たは、l10(入出力ポート)のリード/ライト状態に
あるか等を示すものである。また、インターフェース回
路36aから出力される信号S7は、インターフェース
回路36aを構成するDMAチャネルがメモリのリード
/ライト状態にあるか、または、l10(入出力ポート
)゛のリード/ライト状態にあるか等を示すものである
また、入出力ポート3aから出力される信号S8は、C
PU34aが人出力ボート3aに対して出力命令(OU
T命令)を実行することにより出力されるものであり、
かかる構成によりソフトウェアから任意に優先順位を設
定できるようになっている。また、HOLD制御回路4
内部に設けられた図示しないメモリに、各モジュールが
バスマスタとなった頻度を表わす情報が格納されている
。この頻度情報を優先順位の決定に使用することにより
、過去のアクセス頻度に応じて優先順位を決定すること
かでき、このバス制御装置を適用した画像情報処理装置
に最適なシステムバス30の制御ができるものとなって
いる。
次に、上記構成において、システムバス30の制御動作
について説明する。なお、上述した実施例と異なる点は
、バスアービタを用いることなく、HOLD信号とHO
LDA信号とによりアービトレーションを行なっている
点のみであるので、ここでは、優先順位の決定の動作に
ついてのみ説明する。
まず、インターフェース回路36aのDMAチャネルか
らシステムバス30の使用要求信号、つまりHOLDR
EQ信号が出されると、HOLD信号制御回路4はCP
U34aからの信号S6、インターフェース回路36a
からの信号S7、および入出力ポート3aからの信号S
8を勘案してHOLD信号を出力するか否かを決定する
。つまり、CPU34aに優先権を与える場合は、上記
HOLD信号の出力を抑止し、これによりインタフェー
ス回路36aのシステムバス30の使用要求信号、つま
りHOLDREQ信号を保留する。
これにより、CPU34aは常時システムバス30を使
用できる状態になる。すなわち、CPU34aがインタ
ーフェース回路36aに優先してシステムバス30を使
用することができるようになる。
一方、インターフェース回路36aに優先権を与える場
合は、HOLD信号制御回路4は上記HOLD信号を出
力し、これによりCPU34aは、その動作を停止する
とともに応諾した旨のHOLDA信号をインターフェー
ス回路36aに出力する。これにより、インターフェー
ス回路36aのDMAチャネルは常時システムバス30
を使用できる状態になる。すなわち、インターフェース
回路36aがCPU34aに優先してシステムバス30
を使用することができるようになる。
以上説明したように、HOLD信号制御回路4を設け、
システムバス30の使用優先度を制御するようにしたの
で、システムの稼働状況に応じて最適なシステムバスの
アービトレーションができ、待ち時間等の無駄のないバ
ス制御装置を提供できるものとなっている。また、かか
るバス制御装置を画像情報処理装置に適用することによ
り、各モジュール間を接続するシステムバス30の使用
効率を高めることができ、高速処理が可能な画像情報処
理装置を実現できるものとなっている。
なお、上記実施例では、CPUとインターフニス回路(
DMAチャネル)との間のアビトレージョンについて説
明したが、他のシステムバスを使用するモジュールにつ
いても同様に適用できるものであり、上記実施例と同様
の効果を奏するものである。
[発明の効果] 以上詳述したようにこの発明によれば、モジュールの稼
働状況に拘らず全体としてスループットを向上させるこ
とができるバス制御装置および高速処理が可能な画像情
報処理装置を提供できる。
【図面の簡単な説明】
第1図ないし第3図はこの発明の一実施例を構成を概略
的に示すブロック図、第3図は動作を説明するためのフ
ローチャート、第4図はバス制御装置の他の実施例の構
成を概略的に示すブロック図であり、第5図および第6
図は従来のバス制御装置の例を示すブロック図である。 1・・・バスアービタ(選択手段)、2・・・優先度決
定回路(優先順位決定手段)、3・・・入出力ボート′
:4・・・HOLD信号制御回路(選択手段、優先順位
決定手段)、30・・・システムバス(バス)、34.
34a・・・CPU (処理手段、第1の処理手段) 
、36.36a・・・インターフェース回路(処理手段
、第2の処理手段)、37・・・バス制御回路(バス制
御装置)、38・・メインメモリ。 第1図 出願人代理人 弁理士 鈴 江 武 彦第 図 第3 図 第5図 第6図

Claims (2)

    【特許請求の範囲】
  1. (1)バスに接続される複数の処理手段と、この複数の
    処理手段の中から前記バスに接続する1つを選択する選
    択手段と、 この選択手段により前記複数の処理手段の中の1つを選
    択して前記バスに接続する際、前記複数の処理手段のそ
    れぞれの状態に応じて動的に優先順位を決定する優先順
    位決定手段と を具備したことを特徴とするバス制御装置。
  2. (2)画像情報を記録する記録媒体と、 この記録媒体に対する画像情報の送受をバスを介して行
    うことにより記録・再生処理を行なう第1の処理手段と
    、 この第1の処理手段が接続される前記バスを介して外部
    と画像情報の送受を行なう第2の処理手段と、 前記第1の処理手段および第2の処理手段が前記バスを
    使用する際、いずれの処理手段が優先的に使用するかを
    前記第1の処理手段および第2の処理手段の状態に応じ
    て動的に決定するバス制御装置と を具備したことを特徴とする画像情報処理装置。
JP32492288A 1988-12-23 1988-12-23 バス制御装置および画像情報処理装置 Pending JPH02170255A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6961793B2 (en) 2001-11-20 2005-11-01 Nec Corporation Bus arbiter and bus access arbitrating method

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Publication number Priority date Publication date Assignee Title
US6961793B2 (en) 2001-11-20 2005-11-01 Nec Corporation Bus arbiter and bus access arbitrating method

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