CN101847441B - 非易失性半导体存储装置 - Google Patents

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Abstract

本发明提供实现了低功耗及高速访问的非易失性半导体存储装置。非易失性半导体存储装置具有：存储器核，其具有多个存储体，并被逻辑地分割为多个页，该多个存储体包括矩阵状地配置的多个存储单元及对存储单元供给数据写入所需要的偏置电压的数据写入单元，该多个页包括属于预定数量的存储体的预定数量的存储单元；以及控制单元，其控制数据写入单元，按包括预定数量的存储单元的每一写入单位进行对页写入数据的页写入。控制单元，以包括编写操作及检验操作的步骤的重复执行页写入，仅对于在检验操作中无法确认为正常的数据写入的写入单位，在下一步骤及以后执行编写操作及检验操作。

Description

非易失性半导体存储装置
技术领域
本发明涉及非易失性半导体存储装置，例如，涉及采用可变电阻元件的可电改写的非易失性半导体存储装置。
背景技术
近年，作为闪速存储器的后继候补，阻变存储器备受关注。这里，阻变存储装置，除了以过渡金属氧化物为记录层而非易失地存储其电阻值状态的狭义的阻变存储器(ReRAM：Resistive RAM)以外，还包括将硫属化物等用作记录层而利用其结晶状态(导体)和非结晶状态(绝缘体)的电阻值信息的相变存储器(PCRAM：Phase Change RAM)等。
阻变存储器的可变电阻元件，已知有2种工作模式。一种是通过转换施加电压的极性来设定高电阻状态和低电阻状态的工作模式，其称为双极型。另一种是不转换施加电压的极性而通过控制电压值和电压施加时间可设定高电阻状态和低电阻状态的工作模式，其称为单极型。
为了实现高密度存储单元阵列，优选是单极型。这是因为，在单极型的情况下，无需使用晶体管，通过采用在位线及字线的交叉部分处重叠可变电阻元件和二极管等整流元件的交叉点型的存储单元，就能够构成单元阵列。进而，通过三维地层叠排列这样的存储单元阵列，不会使单元阵列面积增大，便可以实现大容量(参照专利文献1、非专利文献1)。
专利文献1记载了相变存储装置，该相变存储装置具有在半导体基板上层叠有存储单元阵列的三维存储单元阵列结构。在该相变存储装置中，通过将与选择存储单元连接的位线从“H”电平控制为“L”电平，并且将与选择存储单元连接的字线从“L”电平控制为“H”电平，从而在选择存储单元中流动电流。通过检测该电流，进行二值数据的写入/读出。
但是，存储单元阵列上的大部分的非选择存储单元，连接到与选择存储单元所连接的字线及位线不同的字线及位线，被施加与选择存储单元相反的偏置电压。其结果，在非选择存储单元中会产生泄漏电流，导致电流消耗增大。
另外，由于与泄漏电流的关系，能够同时选择的存储单元数量受到限制，因此，为了执行与闪速存储器同样的每数k字节的页访问，需要在芯片内部每数字节地顺序进行访问，从而还存在处理速度变慢的问题。
【专利文献1】特表2005-522045号公报
【非专利文献1】M.Johnson et al.，512-Mb PROM With aThree-Dimensional Array of Diode/Antifuse Memory Cells，IEEEJOURNAL OF SOLID-STATE CIRCUITS，VOL.38 NO.11，2003年11月p.1920。
发明内容
本发明的目的在于提供一种实现了低功耗及高速访问的非易失性半导体存储装置。
本发明的一种方式的非易失性半导体存储装置，具有：存储器核，其具有多个存储体，并被逻辑地分割为多个页，该多个存储体包括矩阵状地配置的多个存储单元及对上述存储单元供给数据写入所需要的偏置电压的数据写入电路，该多个页包括属于预定数量的上述存储体的预定数量的上述存储单元；以及控制电路，其控制上述数据写入电路，按包括预定数量的上述存储单元的每一写入单位进行对上述页写入数据的页写入，其中，上述控制电路，以包括编写操作及检验操作的步骤的重复执行上述页写入，仅对于在上述检验操作中无法确认为正常的数据写入的上述写入单位，在下一步骤及以后执行上述编写操作及检验操作。
本发明的另一方式的非易失性半导体存储装置，具有：存储器核，其具有多个存储体，并被逻辑地分割为多个页，该多个存储体包括矩阵状地配置的多个存储单元及对上述存储单元供给数据写入所需要的偏置电压的数据写入电路，该多个页包括属于预定数量的上述存储体的预定数量的上述存储单元；控制电路，其控制上述数据写入电路，按包括预定数量的上述存储单元的每一写入单位进行对上述页写入数据的页写入；以及写入数据检查电路，其检查写入数据，对属于不需要数据写入的上述存储体的数据写入电路，激活抑制上述偏置电压的供给的偏压抑制信号，其中，上述控制电路，以包括编写操作及检验操作的步骤的重复执行上述页写入，预定的上述存储体的数据写入电路，在上述偏压抑制信号被激活了的情况下，不供给上述偏置电压。
本发明的又一方式的非易失性半导体存储装置，具有：存储器核，其具有多个存储体，并被逻辑地分割为多个页，该多个存储体包括矩阵状地配置的多个存储单元及对上述存储单元供给数据写入所需要的偏置电压的数据写入电路，该多个页包括属于预定数量的上述存储体的预定数量的上述存储单元；控制电路，其控制上述数据写入电路，按包括预定数量的上述存储单元的每一写入单位进行对上述页写入数据的页写入；以及写入数据检查电路，其检查属于不同的上述写入单位且针对同一上述存储体的写入数据，在是不需要数据写入的数据的情况下，对相应的上述存储体的数据写入电路，激活抑制上述偏置电压的供给的偏压抑制信号，其中，上述控制电路，以包括编写操作及检验操作的步骤的重复执行上述页写入，预定的上述存储体的数据写入电路，在上述偏压抑制信号被激活了的情况下，不供给上述偏置电压。
根据本发明，能够提供一种实现了低功耗及高速访问的非易失性半导体存储装置。
附图说明
图1是本发明的第1实施例的非易失性存储器的功能框图。
图2是示出该实施例的非易失性存储器的存储器核的图。
图3是该实施例的非易失性存储器的存储单元阵列的等价电路图。
图4是该实施例的非易失性存储器的数据写入时的对各布线供给的电压波形图。
图5是示出该实施例的非易失性存储器中的各布线的状态和对存储单元施加的偏置电压及对象存储单元数的关系的图。
图6是说明该实施例的非易失性存储器中的页写入操作的图。
图7是说明该实施例的非易失性存储器中的页写入操作的图。
图8是示出该实施例的非易失性存储器的地址缓冲器及页寄存器与存储体的信号连接关系的图。
图9是示出该实施例的非易失性存储器中的列地址的构成的图。
图10是示出该实施例的非易失性存储器的存储体的内部结构例的图。
图11是该实施例的非易失性存储器中的页写入操作的流程图。
图12是该实施例的非易失性存储器中的另一页写入操作的流程图。
图13是说明本发明的第2实施例的非易失性存储器中的页写入操作的图。
图14是示出该实施例的非易失性存储器的地址缓冲器及页寄存器与存储体的信号连接关系的图。
图15是示出该实施例的非易失性存储器的页寄存器周边的内部结构例的图。
图16是示出该实施例的非易失性存储器的存储体的内部结构例的图。
图17是该实施例的非易失性存储器中的页写入操作时的时序图。
图18是示出该实施例的非易失性存储器的存储体的另一内部结构例的图。
图19是该实施例的非易失性存储器中的页写入操作时的另一时序图。
图20A是说明本发明的第3实施例的非易失性存储器中的页写入操作的图。
图20B是说明该实施例的非易失性存储器中的页写入操作的图。
图21是示出该实施例的非易失性存储器的页寄存器周边的内部结构例的图。
图22是说明本发明的第4实施例的非易失性存储器中的页写入操作的图。
图23是示出该实施例的非易失性存储器的地址缓冲器及页寄存器与存储体的信号连接关系的图。
图24是示出该实施例的非易失性存储器的存储体的内部结构例的图。
图25是该实施例的非易失性存储器中的页写入操作时的时序图。
图26是该实施例的非易失性存储器中的页写入操作的流程图。
图27是该实施例的非易失性存储器中的检验操作时的时序图。
图28是实现图27的操作的流程图。
图29是示出本发明的第5实施例的非易失性存储器的页寄存器的逻辑结构的图。
图30是该实施例的非易失性存储器中的页写入操作的流程图。
图31是示出该实施例的非易失性存储器中的任务调度的图。
图32是说明NAND闪速存储器中的页写入操作的图。
图33是说明NAND闪速存储器中的块擦除操作的图。
图34是说明相对于本发明的第1实施例的比较例中的页写入操作的图。
图35是说明相对于本发明的第2实施例的比较例中的页写入操作的图。
图36是说明相对于本发明的第4实施例的比较例中的页写入操作的图。
图37是示出相对于本发明的第5实施例的比较例中的任务调度的图。
【符号的说明】
100、200、250、400、500、600存储器核，101存储单元阵列，102、202、502列选通器及读出放大器，103缓冲器电路，104、205局部数据锁存器，106存储体地址解码器，110输入缓冲器，120输入缓冲器，130命令解码器，140地址缓冲器，150数据缓冲器，160输出缓冲器，170顺序控制部，180、280、580、680页寄存器，181数据寄存器，182高速缓冲寄存器，190a阵列控制部，190b页寄存器控制部，282位寄存器，286、486地址解码器，505局部地址锁存器，506总线输出控制电路，507、508总线控制电路。
具体实施方式
以下，参照图面，详细说明本发明的非易失性存储器的实施例。
[第1实施例]
图1是本发明的第1实施例的非易失性存储器的功能框图。
该非易失性存储器具有存储器核100。存储器核100包括图2所示的三维配置的多个存储体(バンク)。这些存储体分别层叠多个存储单元阵列层而成。存储单元阵列层分别具有：在行方向(图2的x方向)上延伸的多条字线WL；在与该字线WL交叉的列方向(图2的y方向)上延伸的多条位线BL；在这些字线WL及位线BL的各交叉部分处设置的存储单元MC。各存储单元阵列层经由在各条字线WL及位线BL的一端设置的字线接触部及位线接触部，与配置在存储单元阵列层下的硅基板连接。在该硅基板上，配置有包括与位线BL连接的读出放大器电路、暂时保存写入数据的寄存器电路以及字线WL及位线BL的存储体内解码器的各逻辑电路。
另外，非易失性存储器具有：成为与外部的接口的、接收控制引脚信息及I/O引脚信息的输入缓冲器110及120；解析命令的命令解码器130；保存从输入缓冲器120提供的地址的地址缓冲器140；保存从输入缓冲器120提供的输入数据的数据缓冲器150；以及向外部输出数据的输出缓冲器160。而且，作为控制单元，具有：控制存储器核100的访问的顺序控制部170；保存数据，执行与存储器核100的数据输入输出的页寄存器180；控制存储器核100的阵列控制部190a；以及控制页寄存器180的页寄存器控制部190b。
输入缓冲器110根据非易失性存储器的控制引脚信息，进行I/O引脚的数据的输入输出、命令/地址/数据的识别、写入保护等状态的识别。这里，作为控制引脚信息，有：进行非易失性存储器的选择的芯片使能信号/CEx；将I/O引脚上的命令、地址及数据获取到非易失性存储器内部的写使能信号/WEx；允许自I/O引脚的数据输出的读使能信号/REx；在将命令获取到非易失性存储器内部时使用的命令锁存使能信号CLEx；在将地址或输入数据获取到非易失性存储器内部时使用的地址锁存使能信号ALEx；在电源刚刚接通后等不稳定期间保护存储数据时使用的写保护信号/WPx。
输入缓冲器120通过由双向总线构成的I/O引脚，接收来自外部的输入数据。输入缓冲器120根据控制引脚信息用从输入缓冲器110发送的信号被进行控制，根据该信号，将输入数据分配到命令解码器130、地址缓冲器140或数据缓冲器150。
命令解码器130解析从输入缓冲器120发送的命令，根据需要启动顺序控制部170。
地址缓冲器140保存从输入缓冲器120发送的地址，并发送至阵列控制部190a和/或页寄存器180。最终，该地址用于存储单元MC的字线WL及位线BL的选择/非选择的确定。另外，地址缓冲器140根据需要接受顺序控制部170的指示，执行地址初始化(Preset)、计数递增(CountUp)等。
数据缓冲器150暂时保存从输入缓冲器120发送的输入数据，将该输入数据作为写入数据经由输入数据总线DIN及内部双向数据总线MDIO[7:0]发送至页寄存器180。另一方面，数据输出时，停止向页寄存器180的写入数据发送，避免内部双向数据总线MDIO[7:0]中的写入数据与读出数据的冲突。
输出缓冲器160经由内部双向数据总线MDIO[7:0]及输出数据总线DOUT[7:0]接收从页寄存器180发送的读出数据，将该读出数据作为输出数据经由I/O引脚输出至外部。输出缓冲器160，除了读出数据外，也输出存储单元MC的ID信息等。进而，在数据读出操作时以外的时刻，也具有使I/O引脚的驱动停止的作用。
顺序控制部170控制非易失性存储器的全部的数据读出/写入/擦除操作。该控制也包括存储单元阵列所需要的偏置电压的供给的指示和/或对地址寄存器140的地址的变更指示(CountUp(计数递增)、Preset(初始化))等。
页寄存器180由至少大于等于1字节的寄存器构成。页寄存器180经由共用数据总线GDIO[7:0]，保存写入至存储单元阵列的写入数据，并保存从存储单元阵列读出的读出数据。
阵列控制部190a及页寄存器控制部190b，根据来自顺序控制部170的指示而启动。阵列控制部190a对存储单元阵列供给所需的偏置电压，控制配置在存储单元阵列的下部的读出放大器电路的启动和/或寄存器电路的工作。另一方面，页寄存器控制部190b控制页寄存器180。
图3是图2所示的存储器核100的存储单元阵列的等价电路图。
图3表示了3条字线WL、4条位线BL及在这些字线WL及位线BL的各交叉部分处设置的12个存储单元MC。各存储单元MC，由阳极连接至位线BL的二极管Di与连接在该二极管Di的阴极及字线WL间的可变电阻元件VR的串联连接而成。另外，构成存储单元MC的二极管Di及可变电阻元件VR的配置、极性，并不限于图3的例子。另外，也可以取代二极管Di而配置开关晶体管。
可变电阻元件VR例如具有由电极/过渡金属氧化物/电极构成的结构等，其通过电压、电流、热等施加条件造成金属氧化物的电阻值变化，将该电阻值的不同状态作为信息非易失地存储。作为该可变电阻元件VR，更具体地，能够采用：如硫属化物等通过结晶状态和非结晶状态的相转变来使电阻值发生变化的元件(PCRAM)；通过使金属阳离子析出而在电极间形成桥接(Conducting bridge，导电桥)、使析出的金属离子化而破坏桥接来使电阻值发生变化的元件(CBRAM：Conductive Bridging RAM(导电桥RAM))；通过电压或电流施加来改变电阻值的元件(ReRAM)(大致区分为根据被存在于电极表面的电荷陷阱所俘获的电荷的存在与否而引起电阻变化的元件、根据因氧缺失等引起的传导路径的存在与否而引起电阻变化的元件)等。
在单极型的ReRAM的情况下，对于存储单元MC的数据写入，通过对可变电阻元件VR以10ns-100ns左右的时间施加例如3.5V(若包括二极管Di的电压下降量则实际为4.5V左右)的电压、10nA左右的电流来进行。由此，可变电阻元件VR从高电阻状态向低电阻状态变化。以下，将使该可变电阻元件VR从高电阻状态向低电阻状态变化的操作称为置位操作。
对于置位操作后的低电阻状态的可变电阻元件VR，以500ns-2μs左右的时间施加例如0.8V(若包括二极管Di的电压下降量则实际为1.8V左右)的电压、1μA-10μA左右的电流。由此，可变电阻元件VR从低电阻状态向高电阻状态变化。以下，将使该可变电阻元件VR从低电阻状态向高电阻状态变化的操作称为复位操作。
图4是示出对图3的存储单元阵列的置位/复位操作时的工作波形的图。
通常，全部的字线WL及位线BL为“L”(0V)。这里，对选择位线BL施加置位/复位操作所需要的电压Vset/Vreset，对非选择字线WL施加比电压Vset/Vreset高的电压VuselWL。在此情况下，在连接于选择字线WL及选择位线BL间的选择存储单元MC的二极管Di上，施加正向偏压，可变电阻元件VR的电阻状态转变为低电阻状态或高电阻状态。另一方面，在非选择存储单元MC的二极管Di上施加反向偏压，可变电阻元件VR的电阻状态不转变。其结果，仅仅可以对选择存储单元MC写入数据。
图5表示了置位操作时的字线WL及位线BL的选择/非选择状态、对连接在该字线WL及位线BL的交叉部分处的存储单元MC施加的偏置电压与成为对象的存储单元MC数的关系。该图假定字线WL及位线BL为各1024条，存储单元MC数为1024×1024＝1M。如从图5可看出的，在与非选择字线WL及非选择位线BL连接的存储单元MC上，如上所述，施加反向偏压(0-VuselWL)，该对象存储单元MC数成为1M-(1K+1023)。即，在希望对1个选择存储单元MC执行数据写入时，需要对存储体内的大多数非选择存储单元MC施加反向偏压，反相偏压泄漏造成消耗电流增大。从而，通过抑制之，能够实现非易失性存储器的低功耗化。
接着，说明本实施例中的页操作，但此前作为比较例，说明NAND闪速存储器的写入/擦除操作。
图32是说明NAND闪速存储器中的写入操作的图。NAND闪速存储器的写入操作以页为单位进行。
首先，在图32(1)中，从外部提供的输入数据作为写入数据被保存在高速缓冲寄存器782中。高速缓冲寄存器782是至少页长度量的存储区域，能够保存1页量的写入数据。
接着，在图32(2)中，在高速缓冲寄存器782中保存的1页量的写入数据，被复制到数据寄存器781中。
接着，在图32(3)中，被复制到数据寄存器781中的1页量的写入数据，对于存储单元阵列701的预定的选择页，一并地被进行编写(プログラム)。
接着，在图32(4)中，通过比较被编写到选择页中的数据与数据寄存器781中所保存的源数据，来执行检验。这里，在错误位数处于允许范围内的情况下，完成页写入操作。另一方面，如果错误位数处于允许范围外，则重复进行上述图32(3)及(4)所示的处理直到错误位数成为允许范围内为止。
另一方面，关于擦除操作，以包括多个页例如32页的块为单位进行。
当在图33(1)中存储单元阵列701的预定的选择块被一并地擦除后，在图33(2)中，通过比较该选择块与数据寄存器来执行检验。之后，重复进行图33(1)及(2)的处理，直到选择块被擦除为止。
图6是说明本实施例的非易失性存储器中的页写入操作的图。
首先，在图6(1)中，从外部提供的输入数据作为写入数据被保存在高速缓冲寄存器182中。
接着，在图6(2)中，在高速缓冲寄存器182中保存的写入数据，被复制到数据寄存器181中。
接着，在图6(3)～(4)中，在数据寄存器181中保存的数据被分割为若干个写入单位量的数据，并按每一写入单位被进行编写。例如，在1页为2k字节、写入单位为128字节的情况下，最多重复16次。以下，将对于写入单位的1次编写操作或检验操作称为“1周期”。
接着，在图6(5)～(6)中，与编写操作同样，按每一写入单位执行检验。这里，1页量的检验执行后，如果错误位数处于允许范围以内，则页写入操作完成。另一方面，如果错误位数处于允许范围外，则重复进行上述图6(3)～(6)所示的处理直到错误位数成为允许范围内为止。
关于页擦除操作，由于与上述页写入操作同样，所以说明省略。
接着，关于图6(3)～(6)的页写入操作，与比较例的页写入操作一起进行详细描述。
图7及图34是说明本实施例及比较例中的各步骤的编写操作及检验操作的图。图中的虚线所形成的四边形是写入单位，施斜线的四边形表示数据写入完成了的写入单位，未施斜线的四边形表示因错误位的存在等而导致数据写入未完成的写入单位。另外，此图表示对包括16个写入单位<0>～<15>的页的页写入操作的情况。
在比较例的情况下，如图34(1)～(3)所示，无论数据写入完成与否，都对全部的写入单位顺序地执行编写操作，然后，执行对全部的写入单位的顺序的检验操作。从而，编写操作及检验操作合起来，每1步骤需要32周期，3步骤合计需要96周期。
另一方面，本实施例的情况下，在图7(1)所示的第1步骤中，与比较例同样，执行对全部的写入单位的顺序的编写操作，然后，执行对全部的写入单位的顺序的检验操作。设定在第1步骤的检验中，写入单位<1>、<2>等9个写入单位通过了检验。该步骤需要32周期的处理时间。
接着，在图7(2)所示的第2步骤中，跳过在第1步骤中通过了检验的写入单位<1>、<2>等，执行编写操作和检验操作。设定在第2步骤的检验中，写入单位<4>、<7>等5个写入单位新通过了检验。该步骤需要14周期的处理时间。
接着，在图7(3)所示的第3步骤中，跳过到第2步骤为止通过了检验的写入单位<1>、<2>等，执行编写操作和检验操作。设定在第3步骤结束时刻，全部的写入单位通过了检验。该步骤需要4周期的处理时间。
以上，在本实施例的情况下，能够用合计50周期处理1～3步骤，与比较例的情况相比，能够使处理高速化。另外，随之能够实现低功耗。
接着，说明实现图7的页写入操作的非易失性存储器的内部结构例。
图8是示出本实施例的非易失性存储器的地址缓冲器140及页寄存器180与包括多个存储体的存储器核100的信号连接关系的图。这里，设定存储器核100具有16个存储体。另外，设定1页由512字节组成，写入单位是各存储体1字节的合计16字节。从而，1步骤用最多64周期一并处理编写操作及检验操作。
地址缓冲器140对存储器核100的各存储体共同发送页地址PageAdd和1页内的列地址ByteAdd[8:0]的各信号。
这里，列地址ByteAdd[8:0]，如图9所示，由指定写入单位的第1地址部分ByteAdd[8:4]和指定存储体的第2地址部分ByteAdd[3:0]构成。
页寄存器180经由连接到输入输出引脚侧的内部双向数据总线MDIO[7:0]，进行与输入缓冲器120及输出缓冲器160的数据的输入输出。另外，页寄存器180经由连接到存储器核100侧的共用数据总线GDIO[7:0]，进行与各存储体的数据的输入输出。
图10是示出各存储体的内部结构例的图。
从地址缓冲器140发送的列地址ByteAdd[8:0]，在根据需要经过了缓冲器电路103后(图10中插入有2个缓冲器)，作为局部列地址LocalByteAdd[8:0]被发送至列选通器及读出放大器102。另外，与列地址ByteAdd[8:0]中指定存储体的第2地址部分相当的LocalByteAdd[3:0]被发送至存储体地址解码器106。
存储体地址解码器106，除了列地址ByteAdd[3:0]之外，还接收从阵列控制部190a发送的写入许可信号COREWE，以该写入许可信号COREWE被激活且与第2地址部分相当的局部列地址LocalByteAdd[3:0]指定该存储体为条件，对局部数据锁存器104通知数据锁存器的定时。
接收到该通知的局部数据锁存器104，在该定时，在对处于共用数据总线GDIO[7:0]上的写入数据进行锁存之后，将其作为局部写入数据LocalWriteData[7:0]发送至列选通器及读出放大器102。
最终，接收到局部列地址LocalByteAdd[8:0]及局部写入数据LocalWriteData[7:0]的列选通器及读出放大器102，根据这些信号，选择预定的位线BL，并对其以外的非选择位线BL供给反向的偏置电压。
接着，用图11说明页写入操作的顺序。
首先，在S101，将对每个写入单位准备的未图示的通过存储锁存器初始化。这里，通过存储锁存器是存储各写入单位是否通过了检验的标志。
接着，在S102，将列地址ByteAdd初始化为0。
接着，在S103，关于由列地址ByteAdd指定的写入单位(以下，称为“对象写入单位”)，判定是否通过了检验。这里，在通过了检验的情况下，跳过在后说明的S104及S105的处理。
接着，在S104，从页寄存器180向各存储体发送对于对象写入单位的写入数据。
接着，在S105，对每个存储体，编写在S104发送的写入数据。
接着，在S106，判断对象写入单位是否是页内的最后的写入单位。在不是最后的写入单位的情况下，在S107，由于将下一个写入单位作为对象写入单位，所以在当前的列地址ByteAdd上加16(写入单位长度)后，转到S103。另一方面，在是最后的写入单位的情况下，转到S108。
接着，在S108，将列地址ByteAdd初始化为0。
接着，在S109，关于对象写入单位，判定是否通过了检验。这里，在在通过了检验的情况下，跳过在后说明的S110～S113的处理。
接着，在S110，执行对于对象写入单位的检验操作，在S111，将检验结果发送至页寄存器180。
接着，在S112，判定检验的结果，在通过了的情况下，在S113，将通过存储锁存器置位。
接着，在S114，判定对象写入单位是否是页内的最后的写入单位。在不是最后的写入单位的情况下，在S115，由于将下一个写入单位作为对象写入单位，所以在当前的列地址ByteAdd上加16(写入单位长度)后，转到S109。另一方面，在是最后的写入单位的情况下，转到S116。
接着，在S116，判定是否全部的通过存储锁存器已被置位。这里，在全部的通过存储锁存器已被置位的情况下，即，在全部的写入单位通过了检验的情况下，页写入正常完成(通过)。另一方面，在某一通过存储锁存器保持复位的情况下，即，在某一写入单位还未通过检验的情况下，转到S117。
接着，在S117，判定是否达到了最大步骤数。最大步骤数是考虑了用于页写入的允许时间和/或因数据写入而产生的存储单元MC的压力等而预先设定的数。这里，在还未达到最大步骤数的情况下，转到S102。另一方面，在达到了最大步骤数的情况下，作为页写入失败了的情况而结束(失败)。
[另一顺序的页写入操作]
接着，说明按照不同于图11的另一顺序进行页写入操作的例子。
在图11的情况下，对全部的写入单位顺序地执行编写操作，然后，对全部的写入单位顺序地执行检验操作。
相对于此，在图12所示的例子中，对每个写入单位连续地执行编写操作及检验操作，并重复进行之，直到页内的最后的写入单位为止。
首先，在S151，将对每个写入单位准备的通过存储锁存器初始化。
接着，在S152，将列地址ByteAdd初始化为0。
接着，在S153，关于对象写入单位，判定是否通过了检验。这里，在通过了检验的情况下，跳过在后说明的S154～S160的处理。
接着，在S154，从页寄存器180向各存储体发送对于对象写入单位的写入数据。
接着，在S155，执行对于对象写入单位的编写操作。
接着，在S156，执行对于对象写入单位的检验操作，在S157，将检验结果发送至页寄存器180。
接着，在S158，判定检验的结果，在通过了的情况下，在S159，将通过存储锁存器置位。
接着，在S160，判定对象写入单位是否是页内的最后的写入单位。在不是最后的写入单位的情况下，在S161，由于将下一个写入单位作为对象写入单位，所以在当前的列地址ByteAdd上加16(写入单位长度)后，转到S153。另一方面，在是最后的写入单位的情况下，转到S162。
接着，在S162，判定是否全部的通过存储锁存器已被置位。这里，在全部的通过存储锁存器已被置位的情况下，即，在全部的写入单位通过了检验的情况下，页写入正常完成(通过)。另一方面，在某一通过存储锁存器保持复位的情况下，即，在某一写入单位还未通过检验的情况下，转到163。
接着，在S163，判定是否达到了最大步骤数。这里，在还未达到最大步骤数的情况下，转到S152。另一方面，在达到了最大步骤数的情况下，作为页写入失败了的情况而结束(失败)。
以上，根据本实施例，在图11及图12的任一页写入操作的情况下，都由于对于通过了检验的写入单位，跳过下一步骤中的编写操作及检验操作，所以能够削减页写入操作所需要的总周期数。其结果，能够提高页写入操作的处理速度，也能够降低功耗。
[第2实施例]
接着，关于本发明的第2实施例的非易失性存储器中的页写入操作，与比较例一起进行说明。
图35是说明比较例中的页写入操作的图。这里，写入数据中，关于施斜线的写入数据，表示存在写入位。关于未施斜线的写入数据，表示不存在写入位(以下，称为“空白数据”)。另外，施斜线的存储体，表示在数据写入时被供给偏置电压的存储体。另外，每写入单位长度的16字节的数据，分别各1字节被分散到存储器核所具有的16个存储体中。
在图35所示的比较例的情况下，无论写入数据是否是空白数据，都对全部的存储体供给偏置电压。在该情况下，即使在不需要数据写入的存储体中，也对非选择存储单元施加反向偏压，相应地产生多余的泄漏电流。
另一方面，在图13所示的本实施例的情况下，不同于比较例，仅仅对存在写入位的存储体供给偏置电压，对不存在写入位的存储体不供给偏置电压。在该情况下，由于对于写入数据为空白数据的存储体，非选择存储单元中不产生泄漏电流，所以与比较例的情况相比，能够实现功耗的降低。
接着，说明实现图13所示的页写入操作的非易失性存储器的内部结构。
图14是示出本实施例中的地址缓冲器140及页寄存器280与包括多个存储体的存储器核200的信号连接关系的图。
地址缓冲器140对存储器核200的各存储体共同发送页地址PageAdd及列地址ByteAdd[8:0]。另外，页寄存器280经由共用数据总线GDIO[7:0]从存储器核200的各存储体接收经由内部双向数据总线MDIO[7:0]发送的数据，且将经由内部双向数据总线MDIO[7:0]接收的数据，经由共用数据总线GDIO[7:0]发送到存储器核200的各存储体。进而，数据检查单元即页寄存器280，对存储器核200的各存储体发送偏置电压抑制信号INHIBIT。在该偏置电压抑制信号INHIBIT被激活的情况下，抑制向对应的存储体的偏置电压的供给。
图15是示出生成偏置电压抑制信号INHIBIT的页寄存器280的内部结构例的图。
页寄存器280对每1位具有位寄存器282。各位寄存器282具有保存数据的触发器282c。另外，具有门反相器282b和控制该门反相器282b的逻辑门282a，其中门反相器282b将经由内部双向数据总线MDIO[7:0]发送的写入数据传送至触发器282c。门反相器282b以位寄存器282被选择且输入许可信号INEN被激活为条件，由逻辑门282a激活。这里，页寄存器282的选择，按以8个页寄存器282为1组的1字节单位，利用以列地址ByteAdd[8:0]作为输入的解码器281进行。进而，具有门反相器282e和控制该门反相器282e的逻辑门282d，其中该门反相器282e将触发器282c所保存的写入数据传送至共用数据总线GDIO[7:0]。门反相器282e以位寄存器282被选择且输出许可信号OUTEN被激活为条件，由逻辑门282d激活。
页寄存器280还具有：逻辑门283，其为了生成偏置电压抑制信号INHIBIT而汇集1字节的数据；逻辑门284，其传送逻辑门283的汇集结果；逻辑门285，其对从该逻辑门284传送的汇集结果进行全部字节汇集，生成偏置电压抑制信号INHIBIT并输出。
逻辑门283是8输入的AND门，其各输入经由反相器282f与各位寄存器282的触发器282c连接。
逻辑门284以上述逻辑门283的输出和地址解码器286的输出作为输入，以通过列地址ByteAdd[8:0]选择了对应的字节为条件，将逻辑门283的输出信号传送至逻辑门285，其中地址解码器286以列地址ByteAdd[8:0]为输入。
逻辑门285是以对每一字节设置的上述逻辑门284的输出作为输入的OR门，其具有对全部字节进行各字节中是否存在写入位的汇集的作用。该逻辑门285的输出是偏置电压抑制信号INHIBIT，该信号在由列地址ByteAdd[8:0]选择的字节是空白数据的情况下被激活。
图16是示出图14所示的存储体的内部结构例的图。
该内部结构例为以下的结构例：相对于图10所示的第1实施例的情况下的存储体的内部结构例，还具有局部数据锁存器205。
该局部数据锁存器205接收从页寄存器280发送的偏置电压抑制信号INHIBIT，根据该偏置电压抑制信号INHIBIT，在从存储体地址解码器106通知的定时，使向各存储体发送的局部偏置电压抑制信号LocalInhibit激活。
接收到该局部偏置电压抑制信号LocalInhibit的列选通器及读出放大器202，根据局部偏置电压抑制信号LocalInhibit的状态，在该信号被激活的情况下，停止向位线BL供给偏置电压。
图17是本实施例的非易失性存储器中的页写入操作时的时序图。这里，斜线部分表示信号不定。
在图17的例子中，对应于列地址ByteAdd[8:0]，写入数据经由共用数据总线GDIO[7:0]供给至各存储体。这里，页寄存器280，在空白数据经由共用数据总线GDIO[7:0]被发送的期间，使偏置电压抑制信号INHIBIT激活。在图17的情况下，列地址ByteAdd[8:0]＝1、2，即，发送存储体1及2的写入数据的期间相当于空白数据经由共用数据总线GDIO[7:0]被发送的期间。
另一方面，在各存储体的局部数据锁存器205中，在写入许可信号COREWE的下降沿的定时，偏置电压抑制信号INHIBIT被锁存，每个存储体的局部偏置电压抑制信号LocalInhibit被激活。接收到其的列选通器及读出放大器202，根据局部偏置电压抑制信号LocalInhibit的状态，抑制对位线BL的偏置电压供给。
[另一存储体的内部结构例所实现的页写入操作]
接着，用图18说明另一存储器核250的存储体的内部结构例。在该内部结构例的情况下，也能够实现图13所示的页写入操作。
存储器核250的各存储体为以下的结构：相对于图10所示的第1实施例的情况下的存储体的内部结构例，还具有逻辑门255。
逻辑门255为以从局部数据锁存器104输出的局部写入数据[7:0]作为输入的AND门。该逻辑门255的输出为局部偏置电压抑制信号LocalInhibit，该信号在局部写入数据[7:0]为空白数据的情况下被激活。接收到局部偏置电压抑制信号LocalInhibit的列选通器及读出放大器202，与图16的情况同样，根据局部偏置电压抑制信号LocalInhibit的状态，抑制对位线BL的偏置电压供给。
图19是使用图18所示的内部结构例的情况下的页写入操作时的时序图。
在图18的存储体的内部结构的情况下，如图19中的箭头所示，接受从局部数据锁存器104发送的局部写入数据LocalWriteData[7:0]的变化，局部偏置电压抑制信号LocalInhibit发生变化。例如，在存储体1及2内的局部写入数据LocalWriteData[7:0]为FFh即空白数据的情况下，局部偏置电压抑制信号LocalInhibit被激活。
根据该图18的内部结构例，由于无需生成偏置电压抑制信号INHIBIT，所以与图15、图16的情况相比，能够简化内部结构。
以上，根据本实施例，在图14～17或图18～19的任一实施例中，都由于对于写入数据是空白数据的存储体，能够抑制偏置电压的供给，所以能够相应地减少在非选择存储单元中产生的电流泄漏。从而，能够提供低功耗的非易失性存储器。
[第3实施例]
在第2实施例中，在每一周期判定各存储体的写入数据是否是空白数据，并控制偏置电压的供给/停止。但是，在该情况下，除了控制变得繁杂之外，例如，当在前一周期使偏置电压的供给停止、在其下一周期使偏置电压的供给再开始时，还需要用于使存储体再激活的等待时间。其结果，页写入操作的处理速度可能变慢。
因而，本实施例中，对每一存储体判断全部周期中的写入位的存在与否，在写入位变成不存在的时刻，使其以后的周期中的偏置电压的供给停止。
图20A及图20B是说明本实施例中的页写入操作的图。该图是用A～C的3次周期进行页写入操作的情况。图20A的四边形是写入单位，施斜线的四边形表示存在写入位的写入单位。另外，图20B的施斜线的存储体表示被供给偏置电压的存储体。
在本实施例的情况下，若将存储体i的各周期中的写入数据设为A<i>～C<i>，则在各周期中，通过获得这些数据的逻辑与来供给偏置电压，直到A<i>～C<i>的全部成为空白数据为止。
例如，在存储体0的情况下，由于A周期中的写入数据以外的写入数据是空白数据，因此B周期及其以后的周期中的偏置电压的供给被停止。另一方面，在存储体14的情况下，由于C周期中的写入数据不是空白数据，因此关于到C周期结束为止的全部周期，无论写入数据是否是空白数据都供给偏置电压。
图21是实现图20A及B所示的页写入操作的页寄存器480的内部结构例，其生成控制针对存储体的偏置电压的供给/停止的偏置电压抑制信号INHIBIT。
本实施例中的数据检查单元即页寄存器480，除了地址解码器486及逻辑门485不同这一点之外，成为与图15所示的第2实施例中的页寄存器280同样的结构。
本实施例中的地址解码器486，仅以列地址ByteAdd[3:0]作为输入。从而，能够使分配给由列地址ByteAdd[3:0]指定的存储体的全部的写入数据汇集到逻辑门485。另外，逻辑门485为与第2实施例中的逻辑门285不同的AND门。在该情况下，只要全部字节未成为空白数据，偏置电压抑制信号INHIBIT就不被激活。其结果，在页长度量的数据中，只要在对存储体分配的写入数据中存在写入位，就供给偏置电压。
另外，关于页寄存器480以外的内部结构，由于与第2实施例相同，因此省略说明。
根据本实施例，由于直到没有写入位为止都对各存储体供给偏置电压，所以与第2实施例相比，虽然平均功耗大，但是若与图34所示的比较例相比，则能够降低每一存储体的平均功耗。另外，由于不需要如第2实施例那样使存储体再激活，所以能够简化控制，能够省略与再激活相伴的处理时间，能够实现高速的工作。
[第4实施例]
接着，关于本发明的第4实施例的非易失性存储器中的页写入操作，与比较例一起进行说明。
图36是说明比较例中的页写入操作的图。图36对每个存储体表示了周期与写入数据及偏置电压的关系。上排是写入数据，斜线表示存在写入位。另一方面，下排是向其存储体供给的偏置电压，斜线表示供给了偏置电压。
在比较例的情况下，无论写入数据是否是空白数据，都向与选择页相关的全部存储体供给偏置电压。从而，例如，在存储体0的情况下，在时刻t2、t5，也不管写入数据是白数据，而供给偏置电压。
因而，本实施例中，如图22所示，在写入数据是空白数据的情况下，使下一周期中的写入数据前置写入。这样，例如，在存储体0中，在时刻t0～t7的8次周期中的2次周期(在比较例的情况下是t2、t5的周期)中写入数据为空白数据的情况下，由于在时刻t5的周期结束时刻已经完成了存储体0的页写入，所以在时刻t6及以后，能够使对存储体0的偏置电压供给停止。在该情况下，页写入操作所需的周期数虽然成为各存储体需要的周期数中的最大数(在图22的情况下为存储体14的8次)，但是，由于对页写入操作完成了的存储体依次停止偏置电压的供给，所以能够降低全部存储体的平均功耗。
接着，说明实现图22所示的页写入操作的非易失性存储器的内部结构。
图23是示出本实施例中的地址缓冲器140及页寄存器580与包括多个存储体的存储器核500的信号连接关系的图。
地址缓冲器140输出页地址PageAdd和1页内的列地址ByteAdd[8:0]的各信号。其中，关于页地址PageAdd，被共同地发送至存储器核500的各存储体。另一方面，关于列地址ByteAdd[8:0]，在被分割为指定写入单位的第1地址ByteAdd[8:4]和指定存储体的第2地址ByteAdd[3:0]之后，关于第1地址ByteAdd[8:4]，经由页寄存器580共同地发送至存储器核100的各存储体，关于第2地址ByteAdd[3:0]，直接共同地发送至存储器核100的各存储体。
页寄存器580经由连接到输入输出引脚侧的内部双向数据总线MDIO[7:0]，进行与输入缓冲器120及输出缓冲器160的数据的输入输出。另外，页寄存器580经由连接到存储器核100侧的共用数据总线GDIO[7:0]进行与各存储体的数据的输入输出。
接着，参照图24说明存储器核500的存储体的内部结构例。
从地址缓冲器140发送的列地址ByteAdd[3:0]，在根据需要经过了插入的缓冲器电路103后，作为局部列地址LocalByteAdd[3:0]被发送至列选通器及读出放大器502，并且也被发送至存储体地址解码器106。
存储体地址解码器106，除了与第2地址部分相当的LocalByteAdd[3:0]之外，还接收从阵列控制部190a发送的写入许可信号COREWE，以该写入许可信号COREWE被激活且列地址ByteAdd[3:0]指定该存储体为条件，对局部数据锁存器104及局部地址锁存器505通知锁存的定时。
接收到该通知的局部数据锁存器104，在该定时，在对处于共用数据总线GDIO[7:0]上的写入数据进行锁存之后，将其作为局部写入数据LocalWriteData[7:0]发送至列选通器及读出放大器502。
同样，局部地址锁存器505，在从存储体地址解码器106通知的定时，在对第1地址ByteAdd[8:4]进行锁存之后，将其作为局部列地址LocalByteAdd[8:4]发送至列选通器及读出放大器102。
另外，在数据写入操作时，输出许可信号COREOUTEN及各存储体内部的读出许可信号CORERE维持为非激活状态。由此，总线控制电路507及508的输出停止，避免共用数据总线GDIO[7:0]及列地址ByteAdd[8:4]的数据冲突。
列选通器及读出放大器502，根据接收到的局部列地址LocalByteAdd[8:0]及局部写入数据LocalWriteData[7:0]，选择预定的位线BL，并用非选择的偏置电压驱动其以外的位线BL。
接着，用图25说明向图24所示的电路提供的输入波形例。这里，将表示列地址的第1地址部分ByteAdd[8:4]的指针设为k，将表示第2地址部分ByteAdd[3:0]的指针设为m。
在页写入操作之前，所输入的写入数据从页寄存器580被发送至各存储体，同时发送各数据的列地址ByteAdd[8:4]。
页寄存器580所保存的写入数据从k＝0、m＝0开始顺序地被发送至各存储体。在图24的情况下，0地址的写入数据被原样发送。
接着，在要发送针对k＝0、m＝1的写入数据时，由于该写入数据是空白数据，所以页寄存器580的内部信号即空白数据信号BlankData被激活。在空白数据信号BlankData被激活的情况下，不需要改变成为写入对象的存储单元的数据。这里，当在下一周期预定写入的针对k＝1、m＝1的写入数据中存在写入位的情况下，由于能够将该数据与k＝0、m＝0的数据一起写入，所以能够缩短页写入操作所需的处理时间。另外，也能够削减数据写入时的在非选择存储单元中产生的泄漏电流。
具体地，如图25那样，在要发送k＝0、m＝1的写入数据Data[1]时，在检测到空白数据信号BlankData被激活了的情况下，不原样向存储体发送写入数据Data[1]，而是发送在下一周期应该写入的写入数据Data[17]。另外，伴随于此，也发送指示是下一周期的写入数据的列地址ByteAdd[8:4]。在内部，在空白数据信号BlankData的检测后，将k的值增加16(写入单位长度)，并检查下一周期的写入数据，在不是空白数据的情况下，发送该写入数据。
然后，在将k的值返回到增加前的值之后，使m递增而发送下一个列地址ByteAdd[8:0]的数据。
在m＝2的情况下，由于k＝0、16的数据Data[2]、Data[18]是空白数据，所以增加到k＝32，并发送针对m＝2、k＝32的地址的写入数据Data[34]。
以下，对其他存储体的写入数据发送也同样继续。
接着，参照图26，说明本实施例中的页写入操作。另外，图26所示的页写入操作，主要由顺序控制部170、页寄存器580、阵列控制部190a及页寄存器控制部190b控制。
首先，在S501，初始化指针k。实际上，初始化ByteAdd[8:4]。
接着，在S502，将指针k的值转移到另外设置的未图示的暂时保存寄存器tmp中。该值被保存直到写入数据和列地址的发送结束为止。
接着，在S503，初始化指针m。具体地，初始化列地址ByteAdd[3:0]。由此，从存储体0开始写入数据的传送。
接着，在S504，判定由2个指针k及m指示的地址的写入数据是否是空白数据。具体地，判定空白数据信号BlankData是否被激活。其结果，若存在写入位，则转到在后说明的S505，若是空白数据，则转到S506。
接着，在S505，发送由指针k及m指示的列地址ByteAdd[8:0]和针对该地址的写入数据。具体地，以写入许可信号COREWE作为触发，将列地址ByteAdd[8:0]和针对该地址的写入数据保存在各存储体中配置的局部地址锁存器505及局部数据锁存器104中。
接着，在S506，准备下一周期中的写入数据的检查，使指针k增加16。该指针k的增加，被允许在k的值不超过页内的地址的范围内。因此，在S507，判定是否超过了页内的地址。这里，若地址处于页的范围内，则为了进行针对由指针k及m所指定的地址的写入数据的检查，转到S504。另一方面，在地址处于页范围外的情况下，即，在针对成为对象的存储体的数据写入完成了的情况下，准备针对发送完毕的其他存储体进行写入数据的写入，转到S508。
接着，在S508，由于发送针对下一个存储体的写入数据，所以将在S502转移的指针k的值从暂时转移寄存器tmp恢复。
接着，在S509，由于要判定是否继续发送针对其他存储体的写入数据，因此判定是否为最终存储体。这里，在存在还未被传送写入数据的存储体的情况下，由于要指定下一个存储体的地址，因此在S510，使指针m递增，之后转到S504。另一方面，在是最终存储体(m＝15)的情况下，由于针对全部存储体的写入数据的发送结束，因此，转到S511中的编写操作及S514中的检验操作。这里，S511中的编写操作、S512中的检验操作按照已知的操作顺序执行。
接着，在S513，判定检验是否通过，在通过了的情况下，页写入操作完成。另一方面，在未通过的情况下，为了判定是否进行追加写入，转到S514。
在未达到最后的指针k的情况下，为了执行与下一个指针k相关的写入，转到S515，使指针k增加，之后转到S502。另一方面，在达到了最后的指针的情况下，转到S516。在S516，判断是否将指针k初始化而进行再次写入。具体地，虽然未图示，但判断时间、写入压力次数等是否达到预定的值。实际上，有时在最后的指针k下也会存在无法写入的存储单元或存在超过了允许数的写入不良位。在判断为进行再次写入的情况下，转到S501，将指针k初始化，再次执行流程。另一方面，在判断为不进行再次写入的情况下，作为写入不良而结束操作(失败)。
另外，在以上的说明中，为了方便，将处理分开进行说明，但是在电路工作上能够同时并行地执行的情况下，也可以在同一时刻进行处理。另外，若操作上没有问题，则也允许若干的前后处理。
接着，参照图27及图28说明检验操作中的从各存储体向页寄存器180的数据传送操作。
图27是检验操作中的时序图，图28表示针对所发送的读出数据的检验操作的流程。
利用输出许可信号COREOUTEN激活总线控制电路507及508，并且为了避免共用数据总线GDIO[7:0]中的数据的冲突，使输入缓冲器120及地址缓冲器140的输出停止。从由列地址ByteAdd[3:0]指定的存储体，输出列地址ByteAdd[8:4]，并且输出检验数据至共用数据总线GDIO[7:0]。此时的共用数据总线GDIO[7:0]的数据被保存在页寄存器180的由列地址ByteAdd[8:0]指定的预定位置，与检验结果一并作为下一写入数据被提供。
图28将图27的工作波形描述为流程图。
首先，在S551，初始化指针m。具体地，初始化列地址ByteAdd[3:0]。
接着，在S552，使输出许可信号COREOUTEN激活，许可从各存储体的检验数据的输出和各存储体所具有的列地址ByteAdd[8:4]的输出。
接着，在S553，将在S552输出的数据获取到预定的寄存器中。其中，包括存储到页寄存器180的预定列地址ByteAdd[8:0]的操作。
接着，在S554，判定是否全部存储体的检验数据的传送完成，在完成了的情况下，结束一系列的发送操作(结束)。另一方面，在未结束的情况下，在S555，使指针m递增，之后转到S553。这里，所谓指针m的递增，具体地，包括列地址ByteAdd[3:0]的计数递增。
以上，根据本实施例，在写入数据是空白数据的情况下，由于前置地进行下一周期中的写入数据的写入，所以能够实现页写入操作的缩短。另外，与此相伴，能够降低功耗。
[第5实施例]
图29概念地示出了本发明的第5实施例的非易失性存储器的存储器核600及页寄存器680。
本实施例中，页寄存器680由至少大于等于1字节的不同的2个高速缓存即高速缓存1及高速缓存2构成。另外，该高速缓存也可以是3个或3个以上。
在向非易失性存储器写入数据的情况下，在页寄存器680中的高速缓存2的预定的地址处存储预定的写入数据。
在页写入操作开始后，将高速缓存1的数据镜像到高速缓存2中，供数据写入。该高速缓存2可以是存储数据写入后的检验数据的形态，也可以是保存写入数据直至数据写入结束为止的形态。
非易失性存储器大多在进行页写入操作时，将页长度的数据暂时保存在高速缓存2中，然后，开始写入。从而，在需要存储间歇地到达的数据的情况下，需要等待最后的写入数据的到达后才开始数据写入。
在本实施例中，可消除该问题，实现页写入操作的高速化。
图30是本实施例中的页写入操作的流程图。
首先，在S601，将保存在高速缓存1中的写入数据复制到高速缓存2中。
接着，将监视计时器(以下，称为“WDT“)初始化。这在由于利用多个周期执行页写入操作所以希望将经过了预定时间的数据写入作为写入不良来处理的情况下是需要的。此时，使WDT在页写入操作的后台工作，并且在即使经过预定时间也还未完成写入操作的情况下，强制地使一系列操作结束。另外，也可以取代WDT而用根据写入脉冲的施加次数和/或其他时间和电压来进行计算的单元，使操作结束。
关于后续的S603到S614，由于与图25的S501到S512同样，所以省略说明。
在S613的编写操作及S614的检验操作之后，在S615，在存在针对高速缓存1的写入数据的追加的情况下，执行针对已供数据写入的高速缓存2的保存数据的改写。另外，也可以对高速缓存1和高速缓存2的保存数据进行逻辑运算，判断是否有写入数据的追加。
接着，在S616，判断页写入操作是否完成。在完成了的情况下，结束页写入操作。另一方面，若未完成而判断为需要追加的页写入操作的情况下，转到S617。
接着，在S617，在指针k未达到页的最后的情况下，由于再次执行页写入操作，所以在S619使指针k增加，之后返回到S604。另外，在即使是最终的指针k也还需要通过追加进行写入、具体地有在S615检查后的追加的写入数据的情况下，根据需要，将指针k初始化，并返回到S603。但是，考虑到与数据写入相伴的压力施加等，在检测到在后台执行的WDT达到了预先设定的上限的情况下，作为写入不良来进行处理是适当的。该判断在S618进行。
从任务调度的观点出发，参照图30和图36所示的比较例说明以上的操作。
图31是本实施例中的页写入操作的任务调度。等待页长度(512字节)的数据中的最初的数据组n0字节(n0＜＜512)而开始写入。在内部，可以与该n0字节的数据写入并行地，将属于同一页的其他列地址的数据组n1字节保存到高速缓存1中。这里，在数据组n1到达了的情况下，在数据组n0字节的数据写入后，可以连续地进行数据组n1字节的数据写入。
另一方面，在图36所示的未应用本实施例的情况的比较例的情况下，由于等待数据组n1字节的到达而开始数据写入操作，所以页写入操作所需的处理时间增大。另外，在等待数据组的到达的期间Twait，连接控制非易失性存储器的主机与非易失性存储器的总线被占用，因此成为便利性降低的问题。
因此，根据本实施例，由于能够并行地进行数据写入和等待下一个数据的操作，所以能够实现页写入操作的处理时间缩短，与之相伴能够实现功耗的降低。另外，由于能够缩短主机与本实施例的非易失性存储器的通信所导致的总线占用时间，因此能够提供可用性高的非易失性存储器。
[其他]
以上，通过实施例说明了本发明，但是本发明并不限于实施例，在不脱离发明的主旨的范围内可变更其实施方法。

Claims (20)

1.一种非易失性半导体存储装置，其特征在于，具有：
存储器核，其具有多个存储体，并被逻辑地分割为多个页，该多个存储体包括矩阵状地配置的多个存储单元及对上述存储单元供给数据写入所需要的偏置电压的数据写入电路，该多个页包括属于预定数量的上述存储体的预定数量的上述存储单元；以及
控制电路，其控制上述数据写入电路，按包括预定数量的上述存储单元的每一写入单位进行对上述页写入数据的页写入，
其中，上述控制电路，
以包括编写操作及检验操作的步骤的重复执行上述页写入，
仅对于这样的上述写入单位，在下一步骤及以后执行上述编写操作及检验操作，即该写入单位是在上述检验操作中无法确认为正常的数据写入的写入单位。
2.权利要求1所述的非易失性半导体存储装置，其特征在于，
在预定的上述写入单位中，对于不需要数据写入的上述存储体，执行属于同一存储体的其他上述写入单位中的数据写入。
3.权利要求1所述的非易失性半导体存储装置，其特征在于，
上述编写操作及上述检验操作按每一写入单位交替地执行。
4.权利要求1所述的非易失性半导体存储装置，其特征在于，
在超过了预先设定的步骤数的情况下，结束上述页写入。
5.权利要求1所述的非易失性半导体存储装置，其特征在于，
上述控制电路，生成包括指定上述页的第1地址及指定上述存储体的第2地址的列地址，
上述数据写入电路，根据上述列地址，选择成为数据写入对象的上述写入单位。
6.权利要求2所述的非易失性半导体存储装置，其特征在于，
上述控制电路，具有包括第1及第2高速缓存的页寄存器，在页写入时，在1页的数据作为多个分割数据从外部被依次输入的情况下，在将所输入的上述分割数据保存到上述第1高速缓存之后，将该分割数据复制到第2高速缓存中，之后将新输入的上述分割数据保存到第1高速缓存，同时从上述第2高速缓存向上述存储器核输入先前的上述分割数据。
7.权利要求6所述的非易失性半导体存储装置，其特征在于，
上述控制电路，具有监视计时器功能，在从上述页写入开始经过了预定时间的情况下，结束上述页写入。
8.一种非易失性半导体存储装置，其特征在于，具有：
存储器核，其具有多个存储体，并被逻辑地分割为多个页，该多个存储体包括矩阵状地配置的多个存储单元及对上述存储单元供给数据写入所需要的偏置电压的数据写入电路，该多个页包括属于预定数量的上述存储体的预定数量的上述存储单元；
控制电路，其控制上述数据写入电路，按包括预定数量的上述存储单元的每一写入单位进行对上述页写入数据的页写入；以及
写入数据检查电路，其检查写入数据，对属于不需要数据写入的上述存储体的数据写入电路，激活抑制上述偏置电压的供给的偏压抑制信号，
其中，上述控制电路，以包括编写操作及检验操作的步骤的重复执行上述页写入，
预定的上述存储体的数据写入电路，在上述偏压抑制信号被激活了的情况下，不供给上述偏置电压。
9.权利要求8所述的非易失性半导体存储装置，其特征在于，
在预定的上述写入单位中，对于不需要数据写入的上述存储体，执行属于同一存储体的其他上述写入单位中的数据写入。
10.权利要求8所述的非易失性半导体存储装置，其特征在于，
上述编写操作及上述检验操作按每一写入单位交替地执行。
11.权利要求8所述的非易失性半导体存储装置，其特征在于，
在超过了预先设定的步骤数的情况下，中止上述页写入。
12.权利要求8所述的非易失性半导体存储装置，其特征在于，
上述控制电路，生成包括指定上述页的第1地址及指定上述存储体的第2地址的列地址，
上述数据写入电路，根据上述列地址，选择成为数据写入对象的上述写入单位。
13.权利要求9所述的非易失性半导体存储装置，其特征在于，
上述控制电路，具有包括第1及第2高速缓存的页寄存器，在页写入时，在1页的数据作为多个分割数据从外部被依次输入的情况下，在将所输入的上述分割数据保存到上述第1高速缓存之后，将该分割数据复制到第2高速缓存中，之后将新输入的上述分割数据保存到第1高速缓存，同时从上述第2高速缓存向上述存储器核输入先前的上述分割数据。
14.权利要求13所述的非易失性半导体存储装置，其特征在于，
上述控制电路，具有监视计时器功能，在从上述页写入开始经过了预定时间的情况下，结束上述页写入。
15.一种非易失性半导体存储装置，其特征在于，具有：
存储器核，其具有多个存储体，并被逻辑地分割为多个页，该多个存储体包括矩阵状地配置的多个存储单元及对上述存储单元供给数据写入所需要的偏置电压的数据写入电路，该多个页包括属于预定数量的上述存储体的预定数量的上述存储单元；
控制电路，其控制上述数据写入电路，按包括预定数量的上述存储单元的每一写入单位进行对上述页写入数据的页写入；以及
写入数据检查电路，其检查属于不同的上述写入单位且针对同一上述存储体的写入数据，在是不需要数据写入的数据的情况下，对相应的上述存储体的数据写入电路，激活抑制上述偏置电压的供给的偏压抑制信号，
其中，上述控制电路，以包括编写操作及检验操作的步骤的重复执行上述页写入，
预定的上述存储体的数据写入电路，在上述偏压抑制信号被激活了的情况下，不供给上述偏置电压。
16.权利要求15所述的非易失性半导体存储装置，其特征在于，
在预定的上述写入单位中，对于不需要数据写入的上述存储体，执行属于同一存储体的其他上述写入单位中的数据写入。
17.权利要求15所述的非易失性半导体存储装置，其特征在于，
上述编写操作及上述检验操作按每一写入单位交替地执行。
18.权利要求15所述的非易失性半导体存储装置，其特征在于，
在超过了预先设定的步骤数的情况下，中止上述页写入。
19.权利要求15所述的非易失性半导体存储装置，其特征在于，
上述控制电路，生成包括指定上述页的第1地址及指定上述存储体的第2地址的列地址，
上述数据写入电路，根据上述列地址，选择成为数据写入对象的上述写入单位。
20.权利要求16所述的非易失性半导体存储装置，其特征在于，
上述控制电路，具有包括第1及第2高速缓存的页寄存器，在页写入时，在1页的数据作为多个分割数据从外部被依次输入的情况下，在将所输入的上述分割数据保存到上述第1高速缓存之后，将该分割数据复制到第2高速缓存中，之后将新输入的上述分割数据保存到第1高速缓存，同时从上述第2高速缓存向上述存储器核输入先前的上述分割数据。
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