KR20110078737A - 반도체 메모리 장치 및 그 동작 방법 - Google Patents

반도체 메모리 장치 및 그 동작 방법 Download PDF

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Abstract

본 발명의 실시 예에 따른 반도체 메모리 장치는 복수개의 메모리 블록들; 상기 복수개의 메모리 블록들 중 배드 블록 처리된 메모리 블록의 어드레스와 정상적으로 동작하는 메모리 블록의 어드레스를 서로 교환하여 교환된 정보를 저장하는 마이크로프로세서; 상기 교환된 정보를 이용하여 입력된 블록 어드레스가 상기 교환된 블록 어드레스인지를 판단하는 비교로직; 및 상기 비교로직의 판단 결과에 따라 상기 입력된 블록 어드레스를 출력하거나, 상기 입력된 블록 어드레스를 교환된 블록 어드레스로 변환하여 출력하는 어드레스 변환 로직을 포함한다.
배드 블록, 어드레스 교환

Description

반도체 메모리 장치 및 그 동작 방법{Semiconductor memory device and method of operating the same}
본 발명은 반도체 메모리 장치 및 그 동작 방법에 관한 것이다.
반도체 메모리 장치는 데이터를 저장해 두고 필요할 때 읽어볼 수 있는 기억장치이다. 반도체 메모리 장치는 크게 램(Random Access Memory: RAM)과 롬(Read Only Memory: ROM)으로 나누어진다. 램에 저장된 데이터는 전원 공급이 중단되면 소멸된다. 이러한 타입의 메모리를 휘발성(volatile) 메모리라고 한다. 반면에, 롬에 저장된 데이터는 전원 공급이 중단되더라도 소멸되지 않는다. 이러한 타입의 메모리를 비휘발성(nonvolatile) 메모리라고 한다.
종래에 반도체 메모리 장치에서는 모든 블록들(blocks)이 하나의 플레인(plane)에 배치되었다. 이러한 구조를 단일 플레인(single plane) 구조라 한다. 여기서 블록은 소거(erase) 연산의 단위이다. 각각의 블록은 복수개의 메모리 세들을 포함한다.
단일 플레인 구조의 플래시 메모리에서, 소거(erase)의 경우에는 한 번에 하나의 블록(block)에 대해서만, 기록(program)과 판독(read)의 경우에는 한 번에 하 나의 블록 내의 페이지(page)에 대해서만 명령의 수행이 가능하다.
반도체 메모리 장치의 성능을 향상시키기 위하여 다중 플레인(multi plane) 구조가 제안되었다. 다중 플레인 구조 반도체 메모리에서는 블록들이 복수의 플레인들에 분산 배치된다. 다중 플레인 구조의 장점은 서로 다른 플레인에 위치한 블록들 또는 페이지들에 대해 동시에 소거(erase), 기록(program) 또는 판독(read) 등의 연산을 수행할 수 있다는 것이다. 동시에 연산이 되는 블록들은 인접한 플레인에 연속하여 배열된다.
상기한 반도체 메모리 장치는 점차 고집적화 및 대용량화, 그리고 칩 사이즈의 증가를 통해서 고기능화되고 있다. 그러나 고집적화 및 대용량화, 칩 사이즈 증가 등에 따라 회로 선폭의 감소, 공정의 증가 및 복잡도 증가 등이 수반된다. 이러한 조건들은 반도체 메모리 장치의 수율을 감소시키는 요인이 되고 있다.
이러한 문제점을 해결하기 위해, 반도체 메모리 장치는 결함이 발생된 메모리 셀을 대체하기 위한 여분의 메모리 셀(Redundancy Memory Cell:이하 리던던시 메모리 셀)을 구비하고 있다. 또한, 결함 셀의 어드레스를 리던던시 메모리 셀의 어드레스로 전환하기 위한 수단들을 포함하고 있다. 그리고 페일된 메모리 셀의 개수가 너무 많아서 리던던시 메모리 셀로 대체하기에 부족한 블록은 배드 블록(Bad block)으로 설정한다. 그리고 배드 블록에 대한 액세스가 차단되도록 설정한다.
따라서 본 발명의 실시 예는 배드 블록과 정상 블록의 어드레스를 논리적으로 교환하고, 외부에서 동작명령과 함께 입력되는 블록 어드레스가 논리적으로 교환된 블록의 어드레스인 경우, 실제의 정상 블록의 어드레스로 변환하여 동작 명령을 수행하는 반도체 메모리 장치 및 그 동작 방법을 제공한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는,
복수개의 메모리 블록들; 상기 복수개의 메모리 블록들 중 배드 블록 처리된 메모리 블록의 어드레스와 정상적으로 동작하는 메모리 블록의 어드레스를 서로 교환하여 교환된 정보를 저장하는 마이크로프로세서; 상기 교환된 정보를 이용하여 입력된 블록 어드레스가 상기 교환된 블록 어드레스인지를 판단하는 비교로직; 및 상기 비교로직의 판단 결과에 따라 상기 입력된 블록 어드레스를 출력하거나, 상기 입력된 블록 어드레스를 교환된 블록 어드레스로 변환하여 출력하는 어드레스 변환 로직을 포함한다.
상기 마이크로프로세스의 제어신호에 따라서 상기 교환된 정보를 저장하는 저장수단을 더 포함한다.
전원이 입력되기 시작하면, 상기 마이크로프로세스로부터의 로딩 제어신호에 응답하여 상기 저장수단으로부터 로딩되는 상기 교환된 정보가 차례로 저장되도록 인에이블 신호들을 출력하는 어드레스 디코더; 및 상기 인에이블 신호들에 응답하 여 상기 로딩된 상기 교환된 정보를 차례로 저장하는 레지스터를 더 포함한다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법은,
복수개의 메모리 블록을 포함하는 반도체 메모리 장치의 동작 방법에 있어서, 상기 복수개의 메모리 블록들 중 배드 블록 처리된 메모리 블록의 어드레스와 정상적으로 동작하는 메모리 블록의 어드레스를 서로 교환하여 교환된 정보를 저장하는 단계; 상기 교환된 정보를 이용하여 입력된 블록 어드레스가 상기 교환된 블록 어드레스인지를 판단하는 단계; 상기 판단결과, 상기 입력된 블록 어드레스가 교환된 블록 어드레스인 경우, 상기 입력된 블록 어드레스를 해당 블록 어드레스와 교환된 블록의 어드레스로 변경하는 단계; 및 상기 변경된 블록 어드레스 정보에 응답하여 상기 복수개의 메모리 블록들 중 하나를 선택하고 상기 동작 명령을 수행하는 단계를 포함한다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 메모리 장치 및 그 동작 방법은 배드 블록의 어드레스를 정상적인 블록의 어드레스와 논리적으로 교환하여 외부 컨트롤러에서는 배드 블록을 정상 블록으로 인식하게 함으로써 멀티 플레인 명령 등을 수행할 때의 효율을 높일 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본실시 예는 본 발명의 개시가 완전하도 록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 실시 예에 따른 패키지 장치를 나타낸다.
도 1을 참조하면, 본 발명의 실시 예에 따른 패키지 장치(PK)에는 반도체 메모리 장치(100)와 컨트롤러(200)가 포함된다. 이때 반도체 메모리 장치(100)는 패키지 장치(PK)의 종류에 따라서 하나 이상으로 구성될 수 있다.
반도체 메모리 장치(100)는 제 1 및 제 2 플레인(110, 120)과 주변 회로(130), 캠셀 회로(140) 및 로직 그룹(150)을 포함한다.
제 1 및 제 2 플레인(110, 120)은 각각 4개의 메모리 블록들(BK11 내지 BK14, BK21 내지 BK24)을 포함한다. 실제로 반도체 메모리 장치의 플레인에 포함되는 메모리 블록의 개수는 4개보다는 많다. 도 1에서는 본 발명의 설명을 위하여 각각의 플레인별로 4개의 메모리 블록이 포함되는 것으로 가정하였다.
그리고 메모리 블록들(BK11 내지 BK14, BK21 내지 BK24)의 어드레스는 도 1에 나타낸 바와 같이, 각각'00', '01', '10', '11'로 제 1 및 제 2 플레인(110, 120)에서 동일한 위치에 있는 메모리 블록 어드레스는 동일하다.
제 1 플레인(110)의 메모리 블록(BK12, BK14)과 제 2 플레인(120)의 메모리 블록(BK23, BK24)이 배드 블록 처리되었다고 가정한다.
주변 회로(130)는 제 1 및 제 2 플레인(110, 120)에 데이터를 저장하고, 저장되어 있는 데이터를 독출하거나 소거하기 위한 회로이다.
캠셀 회로(140)는 반도체 메모리 장치(100)가 동작하기 위해 필요한 옵션 정 보, 예를 들면 프로그램 전압 정보와, 독출전압 정보 및 소거 전압 정보 등이 저장되는 회로이다. 그리고 캠셀 회로(140)에는 배드 블록의 어드레스 정보가 저장된다.
캠셀 회로(140)를 대신하여 제 1 및 제 2 플레인(110, 120)에 포함된 메모리 블록들 중 하나를 캠셀 블록으로 지정하여 사용하는 것도 가능하다.
로직그룹(150)은 컨트롤러(200)로부터의 동작 명령을 수행하기 위한 제어신호를 생성한다.
본 발명의 실시 예에 따른 로직그룹(150)은 다음에 설명하는 바와 같이, 배드 블록의 어드레스와 정상적인 블록의 어드레스를 논리적으로 대체하고 컨트롤러(200)로부터 입력되는 블록의 어드레스가 논리적으로 대체한 블록 어드레스인 경우, 논리적으로 대체한 블록 어드레스의 실제 메모리 블록을 선택하여 동작 제어를 수행한다.
한편 컨트롤러(200)는 반도체 메모리 장치(100)로부터 배드 블록 어드레스 정보를 입력받을 수 있다. 컨트롤러(200)는 패키지 장치(PK)의 외부에서 입력되는 동작 명령을 반도체 메모리 장치(100)로 입력한다.
컨트롤러(200)는 반도체 메모리 장치(100)로 동작 명령을 입력할 때, 멀티 플레인 동작 명령 또는 싱글 플레인 동작 명령으로 입력한다. 컨트롤러(200)는 반도체 메모리 장치(100)에서 제공한 배드 블록 어드레스 정보를 참조하여, 멀티 플레인 동작 명령 또는 싱글 플레인 동작 명령을 선택하여 입력한다.
싱글 플레인 동작 명령은 하나의 플레인만 선택하여 동작하게 하는 명령이 고, 멀티 플레인 동작 명령은 두 개 이상의 플레인을 동시에 선택하여 동작하게 하는 명령이다.
도 1에서 제 1 플레인(110)의 메모리 블록(BK12, BK14)과 제 2 플레인(120)의 메모리 블록(BK23, BK24)이 배드 블록 처리 되었다.
만약 로직그룹(150)이 배드 블록의 어드레스 정보로서 [제 1 플레인(100)의 '01'과 '11', 제 2 플레인(120)의 '10'과 '11']을 컨트롤러(200)에 알렸다면, 컨트롤러(200)는 배드 블록 어드레스 정보를 참조하여 멀티 플레인 동작 명령을 입력할지 또는 싱글 플레인 동작 명령을 입력할지를 결정한다.
컨트롤러(200)가 제 1 및 제 2 플레인(110, 120)의 모든 메모리 블록에 데이터를 독출하도록 하는 명령을 입력해야 한다고 가정하면, 컨트롤러(200)는 메모리 블록의 어드레스 "00"에 대한 동작 명령을 입력할 때는, 멀티 플레인 동작 명령을 입력한다.
로직그룹(150)은 멀티 플레인 동작 명령에 응답하여 제 1 및 제 2 플레인(110, 120)의 메모리 블록(BK11, BK21)을 동시에 선택하고, 데이터 독출 동작을 수행한다.
그리고 다음으로 컨트롤러(200)가 메모리 블록의 어드레스 "01"에 대한 명령을 입력할 때는, 제 2 플레인(120)에 대한 싱글 플레인 동작 명령을 입력한다. 그 이유는 컨트롤러(200)가 제 1 플레인(110)의 메모리 블록(BK12)이 배드 블록 처리된 상태인 것을 알고 있기 때문이다.
로직그룹(150)은 제 2 플레인(120)의 싱글 플레인 동작 명령에 응답하여 제 2 플레인(120)의 메모리 블록(BK22)만을 선택하고, 데이터 독출을 수행한다.
이는 멀티 플레인 동작 명령을 입력하기 위해서는 선택되는 모든 플레인의 어드레스만 다르고 메모리 블록의 어드레스는 동일해야 한다는 제약이 있기 때문이다.
메모리 블록의 어드레스 "10"에 대한 명령을 입력할 때도 마찬가지이다.
컨트롤러(200)는 제 2 플레인(100)의 메모리 블록(BK23)이 배드 블록 처리된 상태인 것을 알고 있기 때문에 제 1 플레인(110)에 대한 싱글 플레인 동작 명령을 입력한다.
따라서 제 1 및 제 2 플레인(110, 120)의 모든 플레인의 데이터를 독출하기 위해서 컨트롤러(200)는 3개의 동작 명령을 입력해야 한다.
그러나 본 발명의 실시 예에서는 로직그룹(150)이 제 1 및 제 2 플레인(110, 120)에서 배드 블록의 어드레스를 정상적인 블록의 어드레스와 논리적으로 교환하고, 컨트롤러(200)에는 논리적으로 대체된 블록의 어드레스를 전달한다.
본 발명의 실시 예에 다른 로직그룹(150)의 동작에 대해 좀 더 상세히 설명하기 전에 제 1 및 제 2 플레인(110, 120)의 배드 블록 어드레스를 논리적으로 대체되는 것에 대해 설명하기로 한다.
도 2a 및 도 2b는 메모리 블록의 어드레스가 로직그룹에 의해서 논리적으로 대체되는 설명을 하기 위해 나타낸 도면이다.
도 2a는 도 1과 동일하게 제 1 및 제 2 플레인(110, 120)과 같이 배드 블록이 발생된 경우를 나타내고, 도 2b는 로직그룹(150)에 이하여 배드 블록의 어드레 스가 논리적으로 대체된 후의 논리적으로 대체된 블록 어드레스를 적용한 경우를 나타낸다. 로직그룹(150)은 도 2b와 같은 논리적으로 대체된 블록 어드레스를 컨트롤러(200)에 제공한다.
물리적으로는 도 2a와 같이 제 1 플레인(110)의 블록 어드레스가 "01"과 "11"인 메모리 블록(BK12, BK14)과 제 2 플레인(120)의 블록 어드레스가 "10"과 "11"인 메모리 블록(BK23, BK24)이 배드 블록이다. 이때의 블록 어드레스는 물리적으로 결정되어 있는 물리적인 블록 어드레스이다.
제어 로직(150)은 제 1 플레인(110)의 메모리 블록(BK12)과 메모리 블록(BK13)의 블록 어드레스를 논리적으로 바꾼다.
즉, 도 2b와 같이 논리적인 어드레스로 메모리 블록을 나열하면 제 1 플레인(110)에서 논리 블록 어드레스가 "10"인 메모리 블록(BK13_L)이 배드 블록인 것처럼 인식된다.
그리고 논리 블록 어드레스가 "01"인 메모리 블록(BK12_L)은 정상적인 블록으로 인식된다.
논리 블록 어드레스 "01"에 대응하는 실제 메모리 블록(BK13)의 어드레스가 "10"이 된다.
제어 로직(150)은 상기의 도 2b와 같은 블록 어드레스를 논리적으로 대체하고 논리적으로 대체된 블록 어드레스 정보를 컨트롤러(200)에게 제공한다.
그리고 제어 로직(150)은 캠셀 회로(140)에 도 2a 및 도 2b의 논리적으로 대체된 블록 어드레스와, 상기 논리적으로 대체된 블록 어드레스에 대응하는 실제 블 록의 어드레스를 차례로 저장한다.
컨트롤러(200)는 실제 도 2a와 같이 배드 블록이 있다는 것은 알지 못하고, 도 2b와 같이 배드 블록이 있다고 판단한다.
따라서 컨트롤러(200)가 제 1 및 제 2 플레인(110, 120)의 모든 메모리 블록에 대한 독출 명령을 입력하고자 하면, 먼저 제 1 및 제 2 플레인(110, 120)의 논리 블록 어드레스가 "00"인 메모리 블록(BK11_L, BK21_L)을 선택하게 하는 멀티 플레인 동작 명령을 입력한다.
그리고 제 1 및 제 2 플레인(110, 120)의 논리 블록 어드레스가 "01"인 메모리 블록(BK12_L, BK22_L)을 선택하게 하는 멀티 플레인 동작 명령을 입력한다.
즉 컨트롤러(200)가 도 2a와 같은 배드 블록 정보를 알고 있을 때와, 도 2b와 같은 배드 블록 정보를 알고 있을 때, 모든 메모리 블록에 대한 동작 명령을 입력하는 과정에서 컨트롤러가(200)가 반도체 메모리 장치(100)에 입력하는 동작 명령의 수가 달라진다.
도 2b와 같은 배드 블록 정보를 알고 있을 때는 2 번의 멀티 플레인 동작 명령(논리 블록 어드레스 "00"과 "01"에 대한 명령)만 입력하면 되지만, 도 2a와 같은 배드 블록 정보를 알고 있을 때는 한 번의 멀티 플레인 명령(블록 어드레스 "00"에 대한 명령)과, 두 번의 싱글 플레인 명령(블록 어드레스 "10", "01"에 대한 명령)을 입력해야 한다.
컨트롤러(200)가 도 2b와 같은 배드 블록 정보를 알고 있는 경우에 입력해야 하는 명령이 개수도 적어지고, 그만큼 동작의 효율도 높아진다.
따라서 논리적으로 배드 블록 어드레스를 정상적인 메모리 블록 어드레스로 대체함으로써, 특정 조건에서의 동작 효율을 높일 수 있다.
상기 특정 조건은 예를 들면 다음과 같다.
두 개 이상의 플레인을 포함하는 반도체 메모리 장치에서, 하나의 블록 어드레스에 대해서 한쪽 플레인의 메모리 블록은 배드 블록 처리되고, 나머지 플레인 쪽의 메모리 블록은 정상적으로 동작하고 있다는 조건이 있다.
이러한 조건에서 실제로는 해당 블록 어드레스에 대해서 멀티 플레인 동작 명령을 입력할 수 없다.
그러나 논리적으로 배드 블록의 어드레스를 변경해 줌으로써 멀티 플레인 명령을 입력할 수 있게 하여 동작 효율을 높일 수 있는 것이다.
상기의 배드 블록의 어드레스를 논리적으로 변경하기 위해 본 발명의 실시 예에 따른 로직그룹(150)은 도 3과 같이 구성된다.
도 3은 도 1의 로직그룹을 나타낸다.
도 3을 참조하면, 본 발명의 실시 예에 따른 로직그룹(150)은 마이크로프로세서(151), 어드레스 디코더(152), 레지스터(153), 비교로직(154) 및 어드레스 변환 로직(155)을 포함한다.
마이크로프로세서(151)는 반도체 메모리 장치(100)의 동작 전체를 제어하기 위한 프로세서이다.
어드레스 디코더(152)는 마이크로프로세서(151)의 제어신호(CAM_BADBLKLOAD, CAM_ROWADD<2:0>, CAMREG_WRITE)에 응답하여 인에이블 신호들(BADBLKREG_EN<3:0>, BADBLKRLCREG_EN<3:0>)을 출력한다.
인에이블 신호들(BADBLKREG_EN<3:0>, BADBLKRLCREG_EN<3:0>)은 레지스터(153)에 배드 블록의 어드레스가 저장되게 하는 제어신호이다.
레지스터(153)는 어드레스 디코더(152)로부터의 인에이블 신호들(BADBLKREG_EN<3:0>, BADBLKRLCREG_EN<3:0>)에 응답하여 컨트롤 버스(CTLBUS)를 통해 입력되는 배드 블록 어드레스와 대체된 배드 블록 어드레스를 래치한다.
상기 배드 블록 어드레스는 도 2a와 같이 실제의 배드 블록 어드레스이고, 대체된 배드 블록 어드레스는 도 2b와 같이 논리적으로 배드블록에 대해 대체된 블록의 어드레스를 나타낸다.
그리고 레지스터(153)는 저장되어 있는 블록의 어드레스 체크 정보를 출력한다.
도 1과 같은 본 발명의 실시 예에 따른 반도체 메모리 장치(100)의 캠셀 회로(140)에는 4개의 배드 블록 어드레스(BK12, BK14, BK23, BK24)와, 4개의 대체된 배드 블록 어드레스(BK13_L, BK14_L, BK23_L, BK24_L)가 저장된다.
따라서 레지스터(153)는 총 8개의 어드레스 정보가 저장된다.
비교 로직(154)에는 동작 명령과 함께 입력되는 블록의 어드레스와, 레지스터(153)로부터의 어드레스 체크 정보가 입력된다.
비교 로직(154)은 동작 명령과 함께 입력되는 블록 어드레스와 레지스터(153)에 저장된 어드레스를 비교하고, 그 결과를 출력한다.
어드레스 변환 로직(155)은 비교 로직(154)로부터의 결과 신호들을 이용하여 메모리 블록의 원래의 어드레스 정보를 출력한다.
상술한 로직 그룹(150)의 각 로직의 동작을 다음의 도 4 내지 도 7을 참조하여 상세히 설명하기로 한다.
도 4는 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 순서도이다.
도 4를 참조하면, 도 1의 반도체 메모리 장치(100)에 전원이 입력되어 초기화 동작이 시작되면(S401), 마이크로프로세서(151)는 캠셀 리드 명령을 수행하여 캠셀 회로(140)에 저장된 옵션 정보와 배드 블록 정보 등의 로딩을 한다(S403).
캠셀회로(140)에서 로딩된 정보들은 컨트롤 버스(CTLBUS)를 통해서 로직그룹(150)으로 전달된다.
그리고 마이크로프로세서(151)는 리셋 신호(CAM_RST)를 출력한다. 리셋 신호(CAM_RST)는 레지스터(153)로 입력된다.
레지스터(153)는 리셋 신호(CAM_RST)가 입력되면 저장되어 있던 정보들을 모두 삭제하는 리셋 동작을 한다.
그리고 마이크로프로세서(151)는 상기 캠셀 리드 동작에서, 배드 블록 어드레스에 대한 정보가 리드되기 시작하면 제 1 플래그 신호(CAM_BADBLKLOAD)와 어드레스 인에이블 신호(CAM_ROWADD<2:0>) 및 레지스터 쓰기 제어신호(CAMREG_WRITE)를 출력한다.
제 1 플래그 신호(CAM_BADBLKLOAD)는 캠셀 리드 동작을 하는 중에, 배드 블록 어드레스가 저장되어 있는 곳을 읽기 시작했다는 것을 나타내는 신호이고, 어드 레스 인에이블 신호(CAM_ROWADD<2:0>)는 레지스터(153)의 어드레스를 인에이블 시킬 수 있게 하는 제어신호이다. 상기 어드레스 인에이블 신호(CAM_ROWADD<2:0>)가 3비트 신호인 이유는 캠셀회로(140)에 저장된 배드 블록 어드레스와 대체된 배드 블록 어드레스가 모두 8개이기 때문이다.
만약 이보다 더 많은 개수의 배드 블록 어드레스와 논리 배드블록 어드레스가 저장되어 있다면, 마이크로프로세서(151)는 어드레스 인에이블 신호(CAM_ROWADD<2:0>)의 비트수를 늘려서 출력할 수 있다.
제 1 플래그 신호(CAM_BADBLKLOAD)와 어드레스 인에이블 신호(CAM_ROWADD<2:0>) 및 레지스터 쓰기 인에이블 신호(CAMREG_WRITE)는 어드레스 디코더(151)에 입력된다.
어드레스 디코더(151)는 제 1 플래그 신호(CAM_BADBLKLOAD)가 입력됨에 따라 캠셀 회로(140)에서 배드블록 정보가 로딩되고 있음을 알게 된다.
그리고 어드레스 인에이블 신호(CAM_ROWADD<2:0>)와 레지스터 쓰기 제어신호(CAMREG_WRITE)에 응답하여 배드 블록 어드레스 저장 인에이블 신호(BADBLKREG_EN<3:0>)와 대체된 배드 블록 어드레스 저장 인에이블 신호(BADBLKRLCREG_EN<3:0>)를 출력한다.
배드 블록 어드레스 저장 인에이블 신호(BADBLKREG_EN<3:0>)와 대체된 배드 블록 어드레스 저장 인에이블 신호(BADBLKRLCREG_EN<3:0>)는 레지스터(153)에 입력된다.
배드 블록 어드레스 저장 인에이블 신호(BADBLKREG_EN<3:0>)와 대체된 배드 블록 어드레스 저장 인에이블 신호(BADBLKRLCREG_EN<3:0>)는 컨트롤 버스(CTLBUS<3:0L>)를 통해서 입력되는 4개의 배드 블록 어드레스와 4개의 대체된 배드 블록 어드레스가 레지스터(153)에 차례로 저장되게 하는 어드레스 인에이블 신호이다.
레지스터(153)는 앞서 마이크로프로세서(151)로부터의 리셋 신호(CAM_RST)에 의하여 리셋된 상태이다. 그리고 레지스터(153)는 컨트롤 버스(CTLBUS<3:0>)를 통해서 배드 블록 어드레스와 대체된 배드 블록 어드레스를 차례로 수신한다.
이때 배드 블록 어드레스와 대체된 배드 블록 어드레스는 배드 블록 어드레스 저장 인에이블 신호(BADBLKREG_EN<3:0>)와 대체된 배드 블록 어드레스 저장 인에이블 신호(BADBLKRLCREG_EN<3:0>)에 의하여 레지스터(153)에 차례로 저장된다.
레지스터(153)는 데이터 저장을 위한 래치 회로로 구성될 수 있고, 저장되는 데이터의 종류에 따라서 배드 블록체크 래치(BADBLKCHK_Latch<3:0>)들과, 대체된 배드 블록체크 래치(BADBLRLCKCHK_Latch<3:0>)들과, 어드레스 래치(FAXC_Latch<11:0>)들과, 대체된 어드레스 래치(FAXC_RLC_LATCH<11:0>)들로 구분된다.
컨트롤 버스(CTLBUS<3:0>)를 통해서 입력되는 4비트의 정보 중에서, 최상위 비트는 배드 블록체크 래치(BADBLKCHK_Latch<3:0>)들과, 대체된 배드 블록체크 래치(BADBLRLCKCHK_Latch(3:0>)들에 각각 저장된다.
그리고 컨트롤 버스(CTLBUS<3:0>)를 통해 입력되는 4비트의 정보 중에서 나머지 세 개의 비트(CTLBUS<2:0>)는 어드레스 래치(FAXC_Latch<11:0>)들과, 대체된 어드레스 래치(FAXC_RLC_LATCH<11:0>)들에 각각 저장된다.
레지스터(153)는 래치들에 저장된 데이터를 배드 블록체크 인에이블 정보(BADBLKCHKEN<3:0>)와 대체된 배드 블록체크 인에이블 정보(BADBLKRLCCHKEN<3:0>)와, 어드레스 정보(FAXC<11:0>)와 대체된 어드레스 정보(FAXC_RLC<11:0>)로서 비교로직(154)에 제공한다.
레지스터(153)에 대해서 도 5의 타이밍 도를 참조하여 좀 더 상세히 설명하기로 한다.
도 5는 도 3의 로직그룹에서 배드 블록 어드레스와 대체된 배드 블록 어드레스가 저장되는 것에 대해 설명하기 위한 타이밍도이다.
도 5를 참조하면, 어드레스 디코더(152)가 어드레스 인에이블 신호(CAM_ROWADD<2:0>)와 레지스터 쓰기 인에이블 신호(CAMREG_WRITE)에 응답하여 배드 블록 어드레스 저장 인에이블 신호(BADBLKREG_EN<3:0>)와 대체된 배드 블록 어드레스 저장 인에이블 신호(BADBLKRLCREG_EN<3:0>)를 생성한다.
그리고 컨트롤 버스(CTLBUS<3:0>)를 통해 입력되는 4비트의 정보가 블록 어드레스 저장 인에이블 신호(BADBLKREG_EN<3:0>)와 대체된 배드 블록 어드레스 저장 인에이블 신호(BADBLKRLCREG_EN<3:0>)에 맞추어서 어드레스 래치(FAXC_Latch<11:0>)와 논리 어드레스 래치(FAXC_RLC_Latch<11:0>)에 저장된다.
예를 들어 도 5에서 컨트롤 버스(CTLBUS<3:0>)를 통해서 "1001"이 입력되는 때에 배드 블록 어드레스 저장 인에이블 신호(BADBLKREG_EN<0>)가 하이 레벨로 인에이블 된다.
이에 따라서 "1001" 중 가장 상위의 비트인 "1"은 배드 블록체크 래치(BADBLKCHKEN_Latch<0>)에 저장되고, 나머지 "001"은 어드레스 래치(FAXC_Latch<2:0>)에 저장된다.
어드레스 래치(FAXC_Latch<2:0>)에 저장되는 3비트 데이터 중에서 최상위인 "0"은 플레인의 어드레스이고, "01"은 배드 블록의 어드레스이다.
"001"은 제 1 플레인(110)의 메모리 블록(BK12)이 배드 블록임을 표시하는 것이다.
그리고 연속하여 컨트롤 버스(CTLBUS<3:0>)를 통해서 "1110"이 입력된다.
이때 배드 블록 어드레스 저장 인에이블 신호(BADBLKREG_EN<1>)가 하이 레벨로 인에이블 된다.
배드 블록 어드레스 저장 인에이블 신호(BADBLKREG_EN<1>)가 하이 레벨이므로 "1110"에서 "1"은 배드 블록체크 인에이블 래치(BADBLKCHKEN_Latch<1>)에 저장되고, "110"은 어드레스 래치(FAXC_Latch<5:3>)에 저장된다.
컨트롤 버스(CTLBUS<3:0>)를 통해서 입력되는 배드 블록 어드레스와 논리 배드 블록 어드레스는 상술한 바와 같이 레지스터(153)에 차례로 저장된다.
그리고 레지스터(153)는 저장되어 있는 데이터 정보(BADBLKCHKEN<3:0>, BADBLKRLCCHKEN<3:0>, FAXC<11:0>, FAXC_RLC<11:0>)를 비교로직(154)에 제공한다.
또한, 마이크로프로세서(151)는 캠셀 회로(140)를 리드할 때, 대체된 배드 블록 어드레스 정보를 컨트롤러(200)로 제공한다.
레지스터(153)에 배드 블록 어드레스와 대체된 배드 블록 어드레스를 모두 저장한 후, 초기화 동작이 완료되면(S405), 반도체 메모리 장치(100)는 동작 명령이 입력되기를 기다리는 대기 상태가 된다(S407).
그리고 도 1의 컨트롤러(200)가 외부로부터의 동작 명령을 입력받고, 반도체 메모리 장치(100)로 동작 명령을 전달한다.
이때 컨트롤러(200)는 초기화 동작에서 마이크로프로세서(151)로부터 제공받은 대체된 배드블록 어드레스 정보를 참조하여 멀티 플레인 동작 명령을 입력한다.
컨트롤러(200)가 알고 있는 대체된 배드 블록 어드레스 정보는 도 2b와 같다. 만약 컨트롤러가 블록 어드레스 "01"에 대한 멀티 플레인 동작 명령을 입력하면(S409), 비교 로직(154)은 블록 어드레스 "01"이 페일 처리된 배드 블록 어드레스인지를 확인한다(S411).
만약 블록 어드레스 "01"이 배드 블록 어드레스가 아니라면, 컨트롤러(200)로부터의 멀티 플레인 동작 명령을 수행하면 된다.
그러나 블록 어드레스 "01"이 배드 블록 어드레스라면 이를 확인하고, 대체된 블록 어드레스로 재변경해야 한다.
좀 더 상세히 설명하면, 컨트롤러(200)가 동작 명령과 어드레스를 입력하면, 마이크로프로세서(151)는 컨트롤러(200)로부터의 어드레스 정보에 따른 제 1 및 제 2 외부 입력 블록 어드레스 정보(CI_AXBLC_P0<1:0>, CI_AXBLC_P1<1:0>)를 출력한다.
상기 컨트롤러(200)가 블록 어드레스 "01"에 대한 멀티 플레인 동작 명령을 입력했으므로, 제 1 및 제 2 외부 입력 블록 어드레스 정보(CI_AXBLC_P0<1:0>, CI_AXBLC_P1<1:0>)는 모두 "01"이 된다.
비교로직(154)은 제 1 및 제 2 외부 입력 블록 어드레스 정보(CI_AXBLC_P0<1:0>, CI_AXBLC_P1<1:0>)인 "01"과 레지스터(153)에 저장된 어드레스 정보(FAXC<11:0>)를 비교한다.
도 5를 참조한 설명에서 "01"은 어드레스 래치(FAXC_Latch<2:0>)에 저장되어 있다.
따라서 비교 로직(154)은 어드레스 비교결과 "01"이 어드레스 정보(FAXC<2:0>)와 같다는 것을 확인하고, 제 1 플레인(110)의 블록 어드레스 "01"은 배드 블록 어드레스이며 어드레스 정보(FAXC<2:0>)에 의하여 어드레스 래치(FAXC_Latch<2:0>)에 저장되어 있음을 나타내기 위한 하이 레벨의 제 1 플레인 배드 블록 확인 신호(int_BADBLK_P0<0>)를 출력한다.
만약 제 1 플레인 배드 블록 확인 신호(int_BADBLK_P0<1>)가 하이 레벨로 출력된다면 어드레스 래치(FAXC_Latch<5:3>)에 저장된 배드 블록 어드레스임을 나타낸다.
또한 비교 로직(154)은 어드레스 래치(FAXC_Latch<2:0>)에 대응되는 대체된 어드레스 래치(FAXC_RLC_Latch<2:0>)에 저장된 대체된 배드 블록 어드레스가 있는지를 확인한다.
대체된 어드레스 래치(FAXC_RLC_Latch<2:0>)에 저장된 대체된 배드 블록 어드레스가 있다면, 비교 로직(154)은 "01"에 대한 교환된 블록 어드레스가 있음을 나타내기 위하여 하이 레벨의 제 2 플래그 신호(int ADDRLC)를 출력한다.
만약 논리 어드레스 래치(FAXC_RLC_Latch<2:0>)에 저장된 대체된 배드 블록 어드레스가 없다면 비교로직(154)은 로우 레벨의 제 2 플래그 신호(int ADDRLC)를 출력한다.
그리고 "01"에 대해 대체된 블록의 어드레스가 "10"임을 알리기 위하여 제 1 대체된 블록 어드레스 신호(int AXBLC_P0_RLC<1:0>)를 "10"으로 출력한다.
비교 로직(154)이 출력하는 제 1 플레인 배드 블록 확인 신호(int BADBLK_P0<0>)와 제 2 플래그 신호(int ADDRLC)와 제 1 대체된 블록 어드레스 신호(int AXBLC_PO_RLC<1:0>)는 어드레스 변환 로직(155)으로 입력된다.
한편 제 2 플래그 신호(int ADDRLC)는 마이크로프로세서(151)로도 전달된다.
그리고 어드레스 변환 로직(155)은 외부 입력 블록 어드레스를 대체된 블록 어드레스로 변환한다.
도 6은 블록 어드레스를 변환하는 과정을 설명하기 위한 동작 타이밍도이다.
도 4 및 도 6의 순서도와 타이밍 도를 참조하면, 어드레스 변환 로직(155)은 제 2 플래그 신호(int ADDRLC)를 확인하여 배드 블록에 대해서 대체된 블록 어드레스가 있는지 여부를 확인한다(S415).
제 2 플래그 신호(int ADDRLC)가 하이 레벨이면 대체된 블록 어드레스가 있음을 의미한다.
따라서 어드레스 변환 로직(155)은 제 1 플레인(110)의 블록 어드레스 "01"을 제 1 대체된 블록 어드레스 신호(int AXBLC_P0_RLC<1:0>)를 참고하여 "10"으로 변환한다.
그리고 어드레스 변환 로직(155)은 하이 레벨의 제 1 및 제 2 플레인 선택신호(XDEC_EN_P0, XDEC_EN_P1)를 출력하여 정상적으로 두 개의 플레인이 선택될 수 있게 한다.
이때 어드레스 변환 로직(155)은 제 1 플레인의 블록 변환 신호(BADBLKRLC_P0) 및 제 1 플레인의 대체된 블록 어드레스 신호(CI_AXBLC_P0_RLC<1:0>)도 출력한다.
상기 제 1 플레인의 블록 변환 신호(BADBLKRLC_P0) 및 제 1 플레인의 대체된 블록 어드레스 신호(CI_AXBLC_P0_RLC<1:0>)에 의하여 주변 회로(130)는 제 1 및 제 2 플레인(110, 120)을 동시에 선택하여 동작을 수행하되, 제 1 플레인(110)은 실제 블록 어드레스가 "01"인 메모리 블록(BK12) 대신에 실제 블록 어드레스가 "10"인 메모리 블록(BK13)을 선택하도록 한다.
그리고 멀티 플레인 동작 명령에 따르는 동작을 수행한다(S419).
도 4를 참조하여 초기화 완료(S405) 이후의 동작에 대해서 간단히 다시 한 번 설명하면 다음과 같다.
마이크로프로세서(151)는 컨트롤러(200)로부터 동작 명령이 입력되기를 기다리는 대기 상태이다(S407). 그리고 컨트롤러(200)로부터 동작 명령과 어드레스가 입력되면(S409), 비교로직(154)은 컨트롤러(200)로부터 입력된 어드레스가 배드 블록에 대한 어드레스인지를 확인한다(S411).
비교로직(154)은 실제의 배드 블록에 대한 어드레스가 입력되었는지를 확인하고, 해당 배드 블록에 대해 대체된 블록 어드레스가 있는지를 확인한다(S415).
만약 대체된 블록 어드레스가 없다면, 이에 대해서 마이크로프로세서(151)에 알리고, 마이크로프로세서(151)는 컨트롤러(200)로부터의 명령에 대하여 어드레스가 페일 되었다는 것을 알린다(S417).
그리고 대체된 블록 어드레스가 있다면, 해당 논리 블록 어드레스로 블록 어드레스를 변경하여, 동작 명령을 수행한다(S419).
상술한 바와 같이 본 발명의 실시 예에 따른 반도체 메모리 장치(100)는 내부적으로 배드 블록 어드레스를 변경하여 외부에서 입력되는 명령에 대한 효율을 높일 수 있다.
배드 블록 어드레스를 변경하는 것은 시스템의 설정에 따라 다르다. 그 중 하나의 방법으로는 배드 블록 어드레스를 가장 높은 블록 어드레스와 교환하는 방식이다.
예를 들어, 1, 2, 3, 4, 5, 6, 7, 8 의 블록 어드레스가 있다고 가정할 때, 배드 블록이 2, 3, 5 라면, 블록 어드레스 2, 3, 5를 각각 블록 어드레스 8, 7, 6 과 교환하는 방식이다. 이 같은 방식은 메모리 블록의 어드레스가 되도록이면 연속적이 되도록 만드는 방법으로, 앞쪽의 어드레스부터 연속되게 하는 방식이다.
이 밖에도 다양한 방식으로 배드 블록 어드레스를 정상적인 블록 어드레스와 교환하여 대체된 블록 어드레스로 설정하는 것이 가능하다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 본 발명의 실시 예에 따른 패키지 장치를 나타낸다.
도 2a 및 도 2b는 메모리 블록의 어드레스가 로직그룹에 의해서 논리적으로 치환되는 설명을 하기 위해 나타낸 도면이다.
도 3은 도 1의 로직그룹을 나타낸다.
도 4는 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 순서도이다.
도 5는 도 3의 로직그룹에서 배드 블록 어드레스와 대체된 배드 블록 어드레스가 저장되는 것에 대해 설명하기 위한 타이밍도이다.
도 6은 블록 어드레스를 변환하는 과정을 설명하기 위한 동작 타이밍도이다.
*도면의 주요 부분의 간단한 설명*
100 : 반도체 메모리 장치 110, 120 : 제 1 및 제 2 플레인
130 : 주변회로 140 : 캠셀회로
150 : 로직그룹
200 : 컨트롤러

Claims (10)

  1. 복수개의 메모리 블록들;
    상기 복수개의 메모리 블록들 중 배드 블록 처리된 메모리 블록의 어드레스와 정상적으로 동작하는 메모리 블록의 어드레스를 서로 교환하여 교환된 정보를 저장하는 마이크로프로세서;
    상기 교환된 정보를 이용하여 입력된 블록 어드레스가 상기 교환된 블록 어드레스인지를 판단하는 비교로직; 및
    상기 비교로직의 판단 결과에 따라 상기 입력된 블록 어드레스를 출력하거나, 상기 입력된 블록 어드레스를 교환된 블록 어드레스로 변환하여 출력하는 어드레스 변환 로직
    을 포함하는 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 마이크로프로세스의 제어신호에 따라서 상기 교환된 정보를 저장하는 저장수단을 더 포함하는 반도체 메모리 장치.
  3. 제 2항에 있어서,
    전원이 입력되기 시작하면, 상기 마이크로프로세스로부터의 로딩 제어신호에 응답하여 상기 저장수단으로부터 로딩되는 상기 교환된 정보가 차례로 저장되도록 인에이블 신호들을 출력하는 어드레스 디코더; 및
    상기 인에이블 신호들에 응답하여 상기 로딩된 상기 교환된 정보를 차례로 저장하는 레지스터를 더 포함하는 반도체 메모리 장치.
  4. 제 3항에 있어서,
    상기 어드레스 변환로직에서 출력하는 어드레스 신호에 응답하여 상기 복수개의 메모리 블록중 하나를 선택하고, 상기 마이크로프로세서로부터의 제어신호에 응답하여 상기 동작 명령을 수행하는 주변 회로를 더 포함하는 반도체 메모리 장치.
  5. 제 3항에 있어서,
    상기 마이크로프로세서는 상기 교환된 정보에 따르는 배드 블록 어드레스 정보를 외부에 연결된 컨트롤러로 전송하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 복수개의 메모리 블록을 포함하는 반도체 메모리 장치의 동작 방법에 있어서,
    상기 복수개의 메모리 블록들 중 배드 블록 처리된 메모리 블록의 어드레스와 정상적으로 동작하는 메모리 블록의 어드레스를 서로 교환하여 교환된 정보를 저장하는 단계;
    상기 교환된 정보를 이용하여 입력된 블록 어드레스가 상기 교환된 블록 어 드레스인지를 판단하는 단계;
    상기 판단결과, 상기 입력된 블록 어드레스가 교환된 블록 어드레스인 경우, 상기 입력된 블록 어드레스를 해당 블록 어드레스와 교환된 블록의 어드레스로 변경하는 단계; 및
    상기 변경된 블록 어드레스 정보에 응답하여 상기 복수개의 메모리 블록들 중 하나를 선택하고 상기 동작 명령을 수행하는 단계
    를 포함하는 반도체 메모리 장치의 동작 방법.
  7. 제 6항에 있어서,
    상기 복수개의 메모리 블록들 중 배드 블록 처리된 메모리 블록의 어드레스와 정상적으로 동작하는 메모리 블록의 어드레스를 서로 교환하기 전에, 상기 복수개의 메모리 블록들을 테스트하여 페일 되는 배드 블록을 확인하는 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.
  8. 제 7항에 있어서,
    상기 테스트를 한 이후에,
    상기 교환된 정보는 상기 메모리 블록들 중 하나인 메모리 블록을 선택하여 저장하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  9. 제 8항에 있어서,
    상기 반도체 메모리 장치에 전원이 입력되기 시작하여 초기 동작을 할 때, 상기 교환된 정보가 저장된 메모리 블록을 선택하여 상기 교환된 정보를 독출하여 임시 저장수단에 저장하는 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.
  10. 제 9항에 있어서,
    상기 임시 저장수단에 저장하는 단계에서 상기 교환된 정보에 따르는 배드 블록 정보를 외부의 컨트롤러로 전송하는 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.
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