JPH06325185A - マイクロプロセッサ、メモリ及び内部構成可能な周辺装置を備える集積回路 - Google Patents
マイクロプロセッサ、メモリ及び内部構成可能な周辺装置を備える集積回路Info
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- JPH06325185A JPH06325185A JP6014900A JP1490094A JPH06325185A JP H06325185 A JPH06325185 A JP H06325185A JP 6014900 A JP6014900 A JP 6014900A JP 1490094 A JP1490094 A JP 1490094A JP H06325185 A JPH06325185 A JP H06325185A
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Abstract
(57)【要約】
【構成】 集積回路は、マイクロプロセッサ１と、メモ
リ２と、接続回路５によって互いに且つ集積回路の外部
回路に接続された１つまたは複数の内部周辺装置３とを
備える。周辺装置は、この周辺装置の動作を構成できる
オプション回路６と呼ばれる回路を備える。集積回路を
動作状態に置く動作セッションの間、周辺装置の動作
は、メモリ７の第１の部分に記憶された情報に応じて決
定される。メモリは更に、マイクロコントローラによっ
て実行できる命令を記憶するための第２の部分８を備え
る。周辺装置のこの構成は、その周辺装置とメモリの第
１の部分の接続によって、集積回路が作動した時実施さ
れる。このメモリは、プログラム可能な型である。オプ
ション回路回路は、プログラミングモードのために、デ
フォルトによって構成される手段を備える。このモード
では、マイクロプロセッサは、メモリの第１の部分に書
込み可能である。
リ２と、接続回路５によって互いに且つ集積回路の外部
回路に接続された１つまたは複数の内部周辺装置３とを
備える。周辺装置は、この周辺装置の動作を構成できる
オプション回路６と呼ばれる回路を備える。集積回路を
動作状態に置く動作セッションの間、周辺装置の動作
は、メモリ７の第１の部分に記憶された情報に応じて決
定される。メモリは更に、マイクロコントローラによっ
て実行できる命令を記憶するための第２の部分８を備え
る。周辺装置のこの構成は、その周辺装置とメモリの第
１の部分の接続によって、集積回路が作動した時実施さ
れる。このメモリは、プログラム可能な型である。オプ
ション回路回路は、プログラミングモードのために、デ
フォルトによって構成される手段を備える。このモード
では、マイクロプロセッサは、メモリの第１の部分に書
込み可能である。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロプロセッサ
と、電気的にプログラム可能なメモリと、１つまたは複
数の内部周辺装置とを備える集積回路に関するものであ
る。この型の集積回路は、マイクロコントローラであ
る。本発明は、これらのマイクロコントローラの使用を
容易にすることを目的とする。
と、電気的にプログラム可能なメモリと、１つまたは複
数の内部周辺装置とを備える集積回路に関するものであ
る。この型の集積回路は、マイクロコントローラであ
る。本発明は、これらのマイクロコントローラの使用を
容易にすることを目的とする。
【０００２】
【従来の技術】マイクロコントローラは、一般的には、
マイクロプロセッサまたは中央処理装置、通常マイクロ
コントローラが使用しなければならないプログラムを含
む読出専用メモリ、装置の動作に必要な１つまたは複数
の内部周辺装置によって形成された装置である。これら
の周辺装置は、例えば、デジタルディスプレイコントロ
ーラ、カウンタ、クロックまたはデジタル／アナログ変
換器である。
マイクロプロセッサまたは中央処理装置、通常マイクロ
コントローラが使用しなければならないプログラムを含
む読出専用メモリ、装置の動作に必要な１つまたは複数
の内部周辺装置によって形成された装置である。これら
の周辺装置は、例えば、デジタルディスプレイコントロ
ーラ、カウンタ、クロックまたはデジタル／アナログ変
換器である。
【０００３】現在の技術において使用される読出専用メ
モリには２つの型がある。第１に、読出だけが可能であ
るＲＯＭとして知られている不揮発性メモリがある。そ
のメモリが内蔵するプログラムは、恒久的にシリコンに
記憶されている。この記憶は、製造時のマスクによって
得られる。また、読出及び書込が可能なＥＰＲＯＭと呼
ばれる不揮発性の電気的に消去可能且つプログラム可能
なメモリが知られている。そこに記憶されたプログラム
は、紫外線によって消去可能である（これらは消去が全
体的にのみ実施されるＵＶＰＲＯＭである）か、また
は、電気的に消去可能である（消去が部分的にまたは全
体的に実施されるＥＥＰＲＯＭ）。
モリには２つの型がある。第１に、読出だけが可能であ
るＲＯＭとして知られている不揮発性メモリがある。そ
のメモリが内蔵するプログラムは、恒久的にシリコンに
記憶されている。この記憶は、製造時のマスクによって
得られる。また、読出及び書込が可能なＥＰＲＯＭと呼
ばれる不揮発性の電気的に消去可能且つプログラム可能
なメモリが知られている。そこに記憶されたプログラム
は、紫外線によって消去可能である（これらは消去が全
体的にのみ実施されるＵＶＰＲＯＭである）か、また
は、電気的に消去可能である（消去が部分的にまたは全
体的に実施されるＥＥＰＲＯＭ）。
【０００４】ＲＯＭとＥＰＲＯＭは、経済的観点及び有
用性に関する観点により互いに区別される。経済的観点
から、ＲＯＭを備えるマイクロコントローラは、大量生
産されるならば、コストがかなり低い。その規模は、10
00個以上の単位の範囲でなければならない。それは、こ
れらのマイクロコントローラのプログラムが恒久的に固
定されているからである。そのプログラムは、所定のア
プリケーションのために設計されており、従って、注文
に従って製造されている。ＥＰＲＯＭ用に設計されたマ
イクロコントローラは、小量生産のための設計されるこ
とが多い。それらのコストは使用される技術のせいで高
く、特にクォーツ窓とセラミックパッケージを必要とす
るＵＶＰＲＯＭに関してはコストが高い。しかしなが
ら、それらがプログラムできるという事実は、ユーザが
自分自身で製造及び開発コストを負担する必要なく、ユ
ーザが、自分の要求に合わせた市販装置を見出すことが
できることを意味する。
用性に関する観点により互いに区別される。経済的観点
から、ＲＯＭを備えるマイクロコントローラは、大量生
産されるならば、コストがかなり低い。その規模は、10
00個以上の単位の範囲でなければならない。それは、こ
れらのマイクロコントローラのプログラムが恒久的に固
定されているからである。そのプログラムは、所定のア
プリケーションのために設計されており、従って、注文
に従って製造されている。ＥＰＲＯＭ用に設計されたマ
イクロコントローラは、小量生産のための設計されるこ
とが多い。それらのコストは使用される技術のせいで高
く、特にクォーツ窓とセラミックパッケージを必要とす
るＵＶＰＲＯＭに関してはコストが高い。しかしなが
ら、それらがプログラムできるという事実は、ユーザが
自分自身で製造及び開発コストを負担する必要なく、ユ
ーザが、自分の要求に合わせた市販装置を見出すことが
できることを意味する。
【０００５】有用性の観点から、ＥＰＲＯＭを備えるマ
イクロコントローラは、再プログラム可能であるので、
プログラム内のどのようなエラーであれ、プログラムエ
ラーを解消するために使用できる。一方、プログラミン
グエラーがＲＯＭを備えるマイクロコントローラに出現
した時は、それについて何もすることができない。マイ
クロコントローラを再度製造しなければならない。従っ
て、ＥＰＲＯＭを備えるマイクロコントローラは、アプ
リケーションを開発し、完全にするために使用される。
プログラムの信頼性が保証されると、マイクロコントロ
ーラは常にそのコストを低くするためにＲＯＭを備える
ことによって それらの最終的な形で製造される。
イクロコントローラは、再プログラム可能であるので、
プログラム内のどのようなエラーであれ、プログラムエ
ラーを解消するために使用できる。一方、プログラミン
グエラーがＲＯＭを備えるマイクロコントローラに出現
した時は、それについて何もすることができない。マイ
クロコントローラを再度製造しなければならない。従っ
て、ＥＰＲＯＭを備えるマイクロコントローラは、アプ
リケーションを開発し、完全にするために使用される。
プログラムの信頼性が保証されると、マイクロコントロ
ーラは常にそのコストを低くするためにＲＯＭを備える
ことによって それらの最終的な形で製造される。
【０００６】プログラムを考案する他の方法がある。マ
イクロコントローラ及びそのプログラムの動作が、コン
ピュータ（例えばＰＣ型）によってシミュレートされ
る。この方法の欠点は、特にプログラムが時間の正確ま
たは臨界的な概念に敏感である時、実行速度が実際の回
路でよりシミュレーションにおいて遅いので、モデル化
の制約のために、完全なシミュレーションを達成するこ
とができないことである。また、いわゆるエミュレータ
回路を使用することができる。そのエミュレータ回路
は、それが取って替わるが、その「分解された」バージ
ョン、すなわち、内部構成要素が分離されたバージョン
であるマイクロコントローラのように作動する。端部に
マイクロコントローラのパックに類似したコネクタが取
り付けられた特定の接続コードを備えるこのエミュレー
タは、マイクロコントローラの代わりに接続される。マ
イクロコントローラの内部信号を完全にシミュレートし
て、その信号をトレースするために使用されるこの装置
は、最高の性能特性を有するが、コストが最も高い装置
である。
イクロコントローラ及びそのプログラムの動作が、コン
ピュータ（例えばＰＣ型）によってシミュレートされ
る。この方法の欠点は、特にプログラムが時間の正確ま
たは臨界的な概念に敏感である時、実行速度が実際の回
路でよりシミュレーションにおいて遅いので、モデル化
の制約のために、完全なシミュレーションを達成するこ
とができないことである。また、いわゆるエミュレータ
回路を使用することができる。そのエミュレータ回路
は、それが取って替わるが、その「分解された」バージ
ョン、すなわち、内部構成要素が分離されたバージョン
であるマイクロコントローラのように作動する。端部に
マイクロコントローラのパックに類似したコネクタが取
り付けられた特定の接続コードを備えるこのエミュレー
タは、マイクロコントローラの代わりに接続される。マ
イクロコントローラの内部信号を完全にシミュレートし
て、その信号をトレースするために使用されるこの装置
は、最高の性能特性を有するが、コストが最も高い装置
である。
【０００７】ＥＰＲＯＭを備えるマイクロコントローラ
は、よりコストが低いという利点がある。これは、使用
可能なプログラムの同じ内部ヴィジョンがないので、エ
ミュレータより正確ではないが、シミュレータより正確
である。従って、ＥＰＲＯＭを備えるマイクロコントロ
ーラの使用は、２重の利点がある。すなわち、ＲＯＭメ
モリの使用では実現できないマイクロコントローラのプ
ログラムを選択することが可能であり、同時に、エミュ
レータまたはシミュレータ等のように高価な開発手段内
を使用しての調査を必要としない。
は、よりコストが低いという利点がある。これは、使用
可能なプログラムの同じ内部ヴィジョンがないので、エ
ミュレータより正確ではないが、シミュレータより正確
である。従って、ＥＰＲＯＭを備えるマイクロコントロ
ーラの使用は、２重の利点がある。すなわち、ＲＯＭメ
モリの使用では実現できないマイクロコントローラのプ
ログラムを選択することが可能であり、同時に、エミュ
レータまたはシミュレータ等のように高価な開発手段内
を使用しての調査を必要としない。
【０００８】マイクロコントローラの内部周辺装置に関
して、購買時に動作の複数のオプションから選択するこ
とができる。「動作オプション」という語は、周辺装置
に接続される電子回路のある電気ノードに課される論理
状態を意味する。これらの論理状態の値に応じて、周辺
回路の機能は変更される。これらの論理状態は、周辺装
置の作動のために必要である。それらは定義しなければ
ならない。定義されていない時、その時、マイクロコン
トローラが電源投入されると、適切な動作状態に達しな
い危険性がある。このため、ワイヤード単安定回路によ
って、ノードに論理状態が課される。例えば、速度の遅
いカウンタまたは速度の速いカウンタ、水晶発振器ロッ
クまたは発振回路、速度の速いまたは遅い変換回路を選
択することができる。現在の所、市場では、これらのオ
プションは、予め設定された範囲内で製造者によって決
定されている。これらの範囲から、ユーザは、自分の要
求に最も適したＥＰＲＯＭを備えるマイクロコントロー
ラを選択することができる。これらのオプションは、ユ
ーザによって購買前または製造前に選択される。これら
のオプションが決定されると、製造時に、恒久的にプロ
グラムされる。
して、購買時に動作の複数のオプションから選択するこ
とができる。「動作オプション」という語は、周辺装置
に接続される電子回路のある電気ノードに課される論理
状態を意味する。これらの論理状態の値に応じて、周辺
回路の機能は変更される。これらの論理状態は、周辺装
置の作動のために必要である。それらは定義しなければ
ならない。定義されていない時、その時、マイクロコン
トローラが電源投入されると、適切な動作状態に達しな
い危険性がある。このため、ワイヤード単安定回路によ
って、ノードに論理状態が課される。例えば、速度の遅
いカウンタまたは速度の速いカウンタ、水晶発振器ロッ
クまたは発振回路、速度の速いまたは遅い変換回路を選
択することができる。現在の所、市場では、これらのオ
プションは、予め設定された範囲内で製造者によって決
定されている。これらの範囲から、ユーザは、自分の要
求に最も適したＥＰＲＯＭを備えるマイクロコントロー
ラを選択することができる。これらのオプションは、ユ
ーザによって購買前または製造前に選択される。これら
のオプションが決定されると、製造時に、恒久的にプロ
グラムされる。
【０００９】
【発明が解決しようとする課題】ＥＰＲＯＭを備えるマ
イクロコントローラの使用はプログラムの開発を容易に
したが、現在の技術では、内部周辺装置の所望のオプシ
ョンを選択するために使用できる手段はなく、これらの
オプションは製造時に記憶される。従って、内部周辺装
置のオプションの選択の変更は、マイクロコントローラ
の交換または新しいマイクロコントローラの製造を意味
し、それは、コストがかかる提案である。反対に、プロ
グラムのテスト中、マイクロコントローラの内部周辺装
置の動作オプションが、テストされているアプリケーシ
ョンでの回路の正常動作と逆に動作しているか、または
正常動作を不利にしていることが発見される時オプショ
ンの選択は特に有効であろう。
イクロコントローラの使用はプログラムの開発を容易に
したが、現在の技術では、内部周辺装置の所望のオプシ
ョンを選択するために使用できる手段はなく、これらの
オプションは製造時に記憶される。従って、内部周辺装
置のオプションの選択の変更は、マイクロコントローラ
の交換または新しいマイクロコントローラの製造を意味
し、それは、コストがかかる提案である。反対に、プロ
グラムのテスト中、マイクロコントローラの内部周辺装
置の動作オプションが、テストされているアプリケーシ
ョンでの回路の正常動作と逆に動作しているか、または
正常動作を不利にしていることが発見される時オプショ
ンの選択は特に有効であろう。
【００１０】
【課題を解決するための手段】本発明では、命令を内蔵
するメモリと同じ型のメモリまたは同じメモリであるア
ドレス可能なメモリにオプションに関する情報エレメン
トを記憶することによって、この欠点を解消することが
考えられる。電力をオンにする動作の終了時に、マイク
ロコントローラを始動させるために、内部周辺装置回路
を構成するためのこのメモリの読出が指示される。この
指示された読出は、これらのオプションなしにはマイク
ロコントローラは作動できないので、マイクロコントロ
ーラのマイクロプロセッサの制御なしに実行される。こ
のメモリは、さらに、電力がオンになった時、集積回路
をこのメモリの特定のプログラミングモードにすること
によってプログラムされる。この特定のモードでは、周
辺回路は、デフォルトオプションによって構成される。
するメモリと同じ型のメモリまたは同じメモリであるア
ドレス可能なメモリにオプションに関する情報エレメン
トを記憶することによって、この欠点を解消することが
考えられる。電力をオンにする動作の終了時に、マイク
ロコントローラを始動させるために、内部周辺装置回路
を構成するためのこのメモリの読出が指示される。この
指示された読出は、これらのオプションなしにはマイク
ロコントローラは作動できないので、マイクロコントロ
ーラのマイクロプロセッサの制御なしに実行される。こ
のメモリは、さらに、電力がオンになった時、集積回路
をこのメモリの特定のプログラミングモードにすること
によってプログラムされる。この特定のモードでは、周
辺回路は、デフォルトオプションによって構成される。
【００１１】従って、本発明によるならば、マイクロプ
ロセッサと、アドレスデコーダにアクセス可能なメモリ
と、接続回路によって互いにまたはこの外部回路に接続
された１つまたは複数の内部周辺装置とを備える集積回
路であって、上記内部周辺装置は、これらの周辺装置の
動作を、集積回路を動作状態に置く動作セッションの
間、記憶された情報エレメントに応じて構成することが
できるオプション回路と呼ばれる回路を備え、上記メモ
リは、オプションに関する記憶された情報エレメントを
格納する第１の部分と、マイクロコントローラによって
実行される情報エレメントを格納する第２の部分とを備
え、上記メモリの第１の部分は、マイクロプロセッサ、
特に、この集積回路のマイクロプロセッサの制御の下で
書き込まれる型式であることを特徴とする集積回路が提
供される。本発明は、添付図面を参照して行う以下の実
施例の説明から明らかになろう。但し、これらの実施例
は、本発明を何ら限定するものではない。
ロセッサと、アドレスデコーダにアクセス可能なメモリ
と、接続回路によって互いにまたはこの外部回路に接続
された１つまたは複数の内部周辺装置とを備える集積回
路であって、上記内部周辺装置は、これらの周辺装置の
動作を、集積回路を動作状態に置く動作セッションの
間、記憶された情報エレメントに応じて構成することが
できるオプション回路と呼ばれる回路を備え、上記メモ
リは、オプションに関する記憶された情報エレメントを
格納する第１の部分と、マイクロコントローラによって
実行される情報エレメントを格納する第２の部分とを備
え、上記メモリの第１の部分は、マイクロプロセッサ、
特に、この集積回路のマイクロプロセッサの制御の下で
書き込まれる型式であることを特徴とする集積回路が提
供される。本発明は、添付図面を参照して行う以下の実
施例の説明から明らかになろう。但し、これらの実施例
は、本発明を何ら限定するものではない。
【００１２】
【実施例】図１を参照すると、本発明の集積回路は、接
続回路または接続バス５に接続されたマイクロプロセッ
サ１によって形成されている。その接続バスには更に、
メモリ２、内部周辺装置３及び外部回路４が接続されて
いる。周辺装置３は、集積回路の内部であり、いわゆる
オプション回路６を備える。メモリ２は、周辺装置に関
する情報エレメントが記憶された第１の部分７と、マイ
クロプロセッサ１によって実行される命令を記憶するた
めの第２の部分８によって構成されている。接続バス５
は、図３に図示したアドレスバス25、コントロールバス
26及びデータバス15によって構成されている。
続回路または接続バス５に接続されたマイクロプロセッ
サ１によって形成されている。その接続バスには更に、
メモリ２、内部周辺装置３及び外部回路４が接続されて
いる。周辺装置３は、集積回路の内部であり、いわゆる
オプション回路６を備える。メモリ２は、周辺装置に関
する情報エレメントが記憶された第１の部分７と、マイ
クロプロセッサ１によって実行される命令を記憶するた
めの第２の部分８によって構成されている。接続バス５
は、図３に図示したアドレスバス25、コントロールバス
26及びデータバス15によって構成されている。
【００１３】周辺装置３のオプション回路６によって、
これらの周辺装置の動作の構成が可能である。構成の選
択は、集積回路を動作状態に置くための動作セッション
の間に行われる。メモリの第１の部分７は、ＥＰＲＯＭ
型である。メモリの第２の部分に関しては、ＲＯＭ型で
あることが考えられるが、ユーザの自由はオプション選
択に限定される。
これらの周辺装置の動作の構成が可能である。構成の選
択は、集積回路を動作状態に置くための動作セッション
の間に行われる。メモリの第１の部分７は、ＥＰＲＯＭ
型である。メモリの第２の部分に関しては、ＲＯＭ型で
あることが考えられるが、ユーザの自由はオプション選
択に限定される。
【００１４】しかしながら、ＥＰＲＯＭ回路の利点はと
くにＲＯＭバージョンでの回路の大量生産を始める前に
アプリケーションを開発することが容易なことから生じ
るので、この選択はあまり価値がないとみなされる。従
って、現在では、本発明は、メモリの第２の部分がまた
ＥＥＰＲＯＭ型である時好ましい実際的な有用性を示
す。この場合、２つの部分の間の相違は、まず、機能的
なものである。物理的には、２つの部分は関係してお
り、それらの間の唯一の相違はそれらの各区域のアドレ
スに関するものである。好ましくは、メモリのデータバ
イトを、メモリの第１の部分に対応するように固定する
ことさえ可能である。このデータエレメントのアドレス
は、さらに、製造者によって恒久的に固定される。少数
の内部周辺回路及びこれらの周辺装置に可能な少数の動
作モードに関するオプションを決定するためには、１つ
のバイトで十分なことがある。
くにＲＯＭバージョンでの回路の大量生産を始める前に
アプリケーションを開発することが容易なことから生じ
るので、この選択はあまり価値がないとみなされる。従
って、現在では、本発明は、メモリの第２の部分がまた
ＥＥＰＲＯＭ型である時好ましい実際的な有用性を示
す。この場合、２つの部分の間の相違は、まず、機能的
なものである。物理的には、２つの部分は関係してお
り、それらの間の唯一の相違はそれらの各区域のアドレ
スに関するものである。好ましくは、メモリのデータバ
イトを、メモリの第１の部分に対応するように固定する
ことさえ可能である。このデータエレメントのアドレス
は、さらに、製造者によって恒久的に固定される。少数
の内部周辺回路及びこれらの周辺装置に可能な少数の動
作モードに関するオプションを決定するためには、１つ
のバイトで十分なことがある。
【００１５】集積回路を動作状態に置く動作は、図２に
図示した、通常ＲＥＳＥＴと呼ばれる２値信号17によっ
てアクティブにされる。ここで扱う場合には、この信号
は、一時的に、２つの連続した段階を備える。信号が高
い状態で動作するように決定されているとすると、最初
に区別される段階は、集積回路の電源の立ち上げ及び安
定化に対応する期間18の間である、回路の物理的な初期
化段階である。この段階の後、内部周辺装置の構成段
階、すなわち、マイクロプロセッサが図３に示した回路
16によってデータバス15から接続を遮断されている期間
19が続く。回路16は、例えば、その制御入力に図２の信
号を受ける。マイクロプロセッサは、図２の信号17が低
い状態に戻る時だけデータバス15に作用することができ
る。回路16は、集積回路を動作状態に置く段階の間、マ
イクロプロセッサ１がデータバス５に電圧値を出力しな
いことを保証することができる。必要ならば、回路16の
物理的な存在なしに行うことができる。
図示した、通常ＲＥＳＥＴと呼ばれる２値信号17によっ
てアクティブにされる。ここで扱う場合には、この信号
は、一時的に、２つの連続した段階を備える。信号が高
い状態で動作するように決定されているとすると、最初
に区別される段階は、集積回路の電源の立ち上げ及び安
定化に対応する期間18の間である、回路の物理的な初期
化段階である。この段階の後、内部周辺装置の構成段
階、すなわち、マイクロプロセッサが図３に示した回路
16によってデータバス15から接続を遮断されている期間
19が続く。回路16は、例えば、その制御入力に図２の信
号を受ける。マイクロプロセッサは、図２の信号17が低
い状態に戻る時だけデータバス15に作用することができ
る。回路16は、集積回路を動作状態に置く段階の間、マ
イクロプロセッサ１がデータバス５に電圧値を出力しな
いことを保証することができる。必要ならば、回路16の
物理的な存在なしに行うことができる。
【００１６】マイクロプロセッサが、周辺装置の組合わ
せの特定の構成で動作するようにプログラムされている
ので、この接続の遮断が実施される。従って、構成段階
ではこのマイクロプロセッサを分離して、起こりうる動
作障害や回路の遮断を防ぐことが好ましい。それは、オ
プションについての情報エレメントがデータバス15を介
してメモリ２から周辺装置３に転送されるからである。
周辺装置３の構成は、構成段階19の間に、これらの周辺
装置をメモリの第１の部分に接続することによって可能
にされる。
せの特定の構成で動作するようにプログラムされている
ので、この接続の遮断が実施される。従って、構成段階
ではこのマイクロプロセッサを分離して、起こりうる動
作障害や回路の遮断を防ぐことが好ましい。それは、オ
プションについての情報エレメントがデータバス15を介
してメモリ２から周辺装置３に転送されるからである。
周辺装置３の構成は、構成段階19の間に、これらの周辺
装置をメモリの第１の部分に接続することによって可能
にされる。
【００１７】図３を参照すると、メモリ２は、メモリセ
ルの第１の部分７と第２の部分８及びこれらのメモリセ
ルの読出及び書込に必要な回路によって形成されてい
る。これらのメモリセルは、メモリの部分７及び８によ
って形成されたメモリマトリクスの行及び列に対応する
２つデコーダ20及び21によってアクセス可能である。こ
れらのデコーダ20及び21は、構成段階19の間、自動回路
12を介してアドレスバス25から来るアドレスをデコード
する。
ルの第１の部分７と第２の部分８及びこれらのメモリセ
ルの読出及び書込に必要な回路によって形成されてい
る。これらのメモリセルは、メモリの部分７及び８によ
って形成されたメモリマトリクスの行及び列に対応する
２つデコーダ20及び21によってアクセス可能である。こ
れらのデコーダ20及び21は、構成段階19の間、自動回路
12を介してアドレスバス25から来るアドレスをデコード
する。
【００１８】メモリ２は更に、２つの回路22及び23を備
えるが、この第１の回路はメモリの書込のためのもので
あり、第２の回路はメモリの読出のためのものである。
書込回路22は、一方で、メモリマトリクスに接続され、
他方で、データバス15に接続されている。読出回路23
は、一方で、メモリマトリクスに接続され、他方で、回
路10を介してデータバス15に接続されている。この回路
10は更に、以下、電気リコール回路９と呼ぶ電圧基準型
の回路に接続されている。この回路10は、装置がプログ
ラミングモードの時、メモリからデータバス15へのデー
タ要素の転送を変更する必要があるとき、使用される。
電気リコール回路９は、所定の２値電圧を与えるワイヤ
ード回路である。好ましくは、この電圧は、回路の電源
またはアースへの直接接続によって与えられる。また、
図７のインバータ44及び45の場合のように、２つのイン
バータを互いに逆向きに並列して接続することによって
形成される。
えるが、この第１の回路はメモリの書込のためのもので
あり、第２の回路はメモリの読出のためのものである。
書込回路22は、一方で、メモリマトリクスに接続され、
他方で、データバス15に接続されている。読出回路23
は、一方で、メモリマトリクスに接続され、他方で、回
路10を介してデータバス15に接続されている。この回路
10は更に、以下、電気リコール回路９と呼ぶ電圧基準型
の回路に接続されている。この回路10は、装置がプログ
ラミングモードの時、メモリからデータバス15へのデー
タ要素の転送を変更する必要があるとき、使用される。
電気リコール回路９は、所定の２値電圧を与えるワイヤ
ード回路である。好ましくは、この電圧は、回路の電源
またはアースへの直接接続によって与えられる。また、
図７のインバータ44及び45の場合のように、２つのイン
バータを互いに逆向きに並列して接続することによって
形成される。
【００１９】さらに、図３は、接続回路５を介して集積
回路の残りの部分に接続された内部周辺装置３を示す。
この周辺装置３は、特に、回路14によってデータバス15
に接続されたオプションレジスタ24を備えるオプション
回路６と呼ばれる回路を有する。このオプションレジス
タ24は、周辺装置の構成を示すコードを表す２進数値を
含む。周辺装置の構成を可能にするメモリの第１の部分
に記憶された情報エレメントがこのレジスタにロードさ
れる。このレジスタに現れる論理レベルは、回路６の電
気ノードに直接作用する。
回路の残りの部分に接続された内部周辺装置３を示す。
この周辺装置３は、特に、回路14によってデータバス15
に接続されたオプションレジスタ24を備えるオプション
回路６と呼ばれる回路を有する。このオプションレジス
タ24は、周辺装置の構成を示すコードを表す２進数値を
含む。周辺装置の構成を可能にするメモリの第１の部分
に記憶された情報エレメントがこのレジスタにロードさ
れる。このレジスタに現れる論理レベルは、回路６の電
気ノードに直接作用する。
【００２０】図３は、本発明の機能状況を設定すること
を可能にする。図４〜７は、メモリ７から来た必要な情
報エレメントのオプションレジスタ24へのロードを実施
するために使用できる実施例を図示したものである。デ
フォルト２進数値の周辺装置のオプションレジスタ24へ
のロードには複数の可能性を考えることができる。これ
らのデフォルト２進数値は、ユーザによってプログラミ
ングしない場合に対応する。この非プログラミングのケ
ースは、少なくとも集積回路を最初に動作状態に置く場
合に起こる。それはまたメモリ２が消去されている時起
こる。
を可能にする。図４〜７は、メモリ７から来た必要な情
報エレメントのオプションレジスタ24へのロードを実施
するために使用できる実施例を図示したものである。デ
フォルト２進数値の周辺装置のオプションレジスタ24へ
のロードには複数の可能性を考えることができる。これ
らのデフォルト２進数値は、ユーザによってプログラミ
ングしない場合に対応する。この非プログラミングのケ
ースは、少なくとも集積回路を最初に動作状態に置く場
合に起こる。それはまたメモリ２が消去されている時起
こる。
【００２１】第１の実施例では、これらのデフォルト２
進数値は、電気リコール回路９によって与えられる。こ
の場合、電気リコール回路の製造時にこれらの回路の書
込みを考えることができる。回路10は、これらの電気リ
コール回路９をメモリ読出回路の代わりにデータバスに
接続する。この方法は、図４に概略的に示した。メモリ
２（及び特に第１の部分７）が既に部分的にプログラム
されている時はワイヤード回路を使用することもある。
メモリ２の第１の部分７にプログラムされた値が何であ
れ、回路の動作はプログラミングモードでは常に同じで
ある。また、他のモードでは、非プログラム状態での区
域７の読出の促進を考えることができる。この実施例
は、図５に概略的に示した。「非プログラムメモリ」と
いう語は、メモリセルの全てまたは一部分が１つの同じ
状態にあるメモリを意味するものとする。この状態は、
なんらプログラミングされずに、装置が製造ラインを離
れる時の状態、または消去動作後の状態である。この状
態の値は、使用した技術に関係する。
進数値は、電気リコール回路９によって与えられる。こ
の場合、電気リコール回路の製造時にこれらの回路の書
込みを考えることができる。回路10は、これらの電気リ
コール回路９をメモリ読出回路の代わりにデータバスに
接続する。この方法は、図４に概略的に示した。メモリ
２（及び特に第１の部分７）が既に部分的にプログラム
されている時はワイヤード回路を使用することもある。
メモリ２の第１の部分７にプログラムされた値が何であ
れ、回路の動作はプログラミングモードでは常に同じで
ある。また、他のモードでは、非プログラム状態での区
域７の読出の促進を考えることができる。この実施例
は、図５に概略的に示した。「非プログラムメモリ」と
いう語は、メモリセルの全てまたは一部分が１つの同じ
状態にあるメモリを意味するものとする。この状態は、
なんらプログラミングされずに、装置が製造ラインを離
れる時の状態、または消去動作後の状態である。この状
態の値は、使用した技術に関係する。
【００２２】図４を参照して、読出回路23によってメモ
リ２から読み出されるデータエレメントまたは電気リコ
ール回路９によって物理的に決定されるデータエレメン
トのデータバス15への転送を行うことができる。読出回
路23は、特に、この実施例では、２つの入力を備えるＯ
Ｒゲートの出力によって制御されるトランジスタ50を備
える。データバス15上のワイヤと同数のトランジスタ50
が存在する。このＯＲゲート29の２つの入力は、各々、
読出信号命令27と集積回路を作動させる信号17を受け
る。トランジスタ50は、メモリ２からデータバス15に行
くデータ線を遮断するスイッチとして使用される。
リ２から読み出されるデータエレメントまたは電気リコ
ール回路９によって物理的に決定されるデータエレメン
トのデータバス15への転送を行うことができる。読出回
路23は、特に、この実施例では、２つの入力を備えるＯ
Ｒゲートの出力によって制御されるトランジスタ50を備
える。データバス15上のワイヤと同数のトランジスタ50
が存在する。このＯＲゲート29の２つの入力は、各々、
読出信号命令27と集積回路を作動させる信号17を受け
る。トランジスタ50は、メモリ２からデータバス15に行
くデータ線を遮断するスイッチとして使用される。
【００２３】説明を単純にするために、第１に、メモリ
２から来る線（２つの部分７及び８によって構成され
る）と、第２に、電気リコール回路９の線は、バス15の
各データ線に対応するようにされる。図４に図示した実
施例では、回路10は、第１に電気リコール回路９の線
に、第２にメモリ２から来る線に各々接続されたトラン
ジスタ35及び36の組を備える。これらのトランジスタ35
及び36は、トランジスタ35の２入力ＡＮＤゲート28の出
力によって直接制御されるスイッチとして働く。ＡＮＤ
ゲート28は、その２つの入力にプログラミングモードを
示す信号11と集積回路を動作状態に置くための信号17を
受ける。トランジスタ36では、ＡＮＤゲート28の出力は
インバータ30の入力に接続され、そのインバータの出力
がトランジスタを制御するために使用される。従って、
回路10は、全体として、スイッチオーバー機能を有す
る。別の実施例では、電気リコール回路９を周辺装置に
接続することができる。
２から来る線（２つの部分７及び８によって構成され
る）と、第２に、電気リコール回路９の線は、バス15の
各データ線に対応するようにされる。図４に図示した実
施例では、回路10は、第１に電気リコール回路９の線
に、第２にメモリ２から来る線に各々接続されたトラン
ジスタ35及び36の組を備える。これらのトランジスタ35
及び36は、トランジスタ35の２入力ＡＮＤゲート28の出
力によって直接制御されるスイッチとして働く。ＡＮＤ
ゲート28は、その２つの入力にプログラミングモードを
示す信号11と集積回路を動作状態に置くための信号17を
受ける。トランジスタ36では、ＡＮＤゲート28の出力は
インバータ30の入力に接続され、そのインバータの出力
がトランジスタを制御するために使用される。従って、
回路10は、全体として、スイッチオーバー機能を有す
る。別の実施例では、電気リコール回路９を周辺装置に
接続することができる。
【００２４】図５は、別の動作モードを示している。図
５の読出回路23は、トランジスタ50の制御に関して、図
４の読出回路とは異なる。図５の場合、トランジスタ50
は２入力ＯＲゲート31の出力によって制御されている。
このＯＲゲート31の２つの入力は、各々、読出制御信号
27と集積回路を動作状態に置くための信号17を受ける入
力に接続されている。この構成は、周辺装置を構成する
ためにメモリ２の第１の部分のメモリセルだけを使用す
ることが望ましい場合に適用される。この場合、メモリ
２の部分７のメモリセルはまたデフォルト構成を含む。
これは、回路10を単純化する。実際には、消去が正確で
ない時プログラミング前または消去後のメモリセルの値
については不確実性があるので、この選択には注意を払
うことが適切である。
５の読出回路23は、トランジスタ50の制御に関して、図
４の読出回路とは異なる。図５の場合、トランジスタ50
は２入力ＯＲゲート31の出力によって制御されている。
このＯＲゲート31の２つの入力は、各々、読出制御信号
27と集積回路を動作状態に置くための信号17を受ける入
力に接続されている。この構成は、周辺装置を構成する
ためにメモリ２の第１の部分のメモリセルだけを使用す
ることが望ましい場合に適用される。この場合、メモリ
２の部分７のメモリセルはまたデフォルト構成を含む。
これは、回路10を単純化する。実際には、消去が正確で
ない時プログラミング前または消去後のメモリセルの値
については不確実性があるので、この選択には注意を払
うことが適切である。
【００２５】図４に図示した原理と比較して、回路10は
図５によって示した原理において単純化されている。非
プログラミング状態がユーザによって許容された構成に
対応する時、読出回路を直接データバスに接続すること
ができる。また、利便性のため、読出回路の１つまたは
複数の入力または全ての入力と、データバスとの間にイ
ンバータゲート32を加えることによって非プログラム状
態の値を変化させることができる。メモリの第１の部分
のメモリセルの値は、バス15から分かるように、必ずし
も互いに等しいわけでなく、非プログラム状態に等しい
わけでもない。また、プログラミングモードで非プログ
ラミング状態に戻り、別のモードでは戻らないスイッチ
ング回路を設計することができる。ユーザはそのオプシ
ョンの選択をプログラミングすることができるので、情
報が配置されているアドレスを知るべきである。
図５によって示した原理において単純化されている。非
プログラミング状態がユーザによって許容された構成に
対応する時、読出回路を直接データバスに接続すること
ができる。また、利便性のため、読出回路の１つまたは
複数の入力または全ての入力と、データバスとの間にイ
ンバータゲート32を加えることによって非プログラム状
態の値を変化させることができる。メモリの第１の部分
のメモリセルの値は、バス15から分かるように、必ずし
も互いに等しいわけでなく、非プログラム状態に等しい
わけでもない。また、プログラミングモードで非プログ
ラミング状態に戻り、別のモードでは戻らないスイッチ
ング回路を設計することができる。ユーザはそのオプシ
ョンの選択をプログラミングすることができるので、情
報が配置されているアドレスを知るべきである。
【００２６】図６は、自動回路12の構成するための考え
られる方法を示す。読み出されるべきメモリセルのアド
レスは、アドレスバス25を介して回路12によってメモリ
２に送られる。メモリセルの選択は、デコーダ20及び21
によって実施される（図は、簡単にするために列デコー
ダ21だけを示している）。デコーダ21に与えられるアド
レスは、バスまたはアドレス信号と同じ型の２値信号13
（等しいビット数）を与える電気リコール回路60から来
る。バス15の各線には、この電気リコール回路60に接続
された線が対応する。従って、これらの線は、共通の点
を有する。線は、スイッチとして作動するトランジスタ
38及び39によってこの点から分離され、従って、デコー
ダに送られる信号の選択を可能にする。
られる方法を示す。読み出されるべきメモリセルのアド
レスは、アドレスバス25を介して回路12によってメモリ
２に送られる。メモリセルの選択は、デコーダ20及び21
によって実施される（図は、簡単にするために列デコー
ダ21だけを示している）。デコーダ21に与えられるアド
レスは、バスまたはアドレス信号と同じ型の２値信号13
（等しいビット数）を与える電気リコール回路60から来
る。バス15の各線には、この電気リコール回路60に接続
された線が対応する。従って、これらの線は、共通の点
を有する。線は、スイッチとして作動するトランジスタ
38及び39によってこの点から分離され、従って、デコー
ダに送られる信号の選択を可能にする。
【００２７】この実施例では、選択は、集積回路を作動
させる信号17によってトランジスタ38のために制御され
る。トランジスタ39は、インバータ42の出力によって制
御され、そのインバータの入力には集積回路を動作状態
に置く信号17が入力される。更に、集積回路を動作状態
に置く信号17は、２つの回路33及び34の間でスイッチと
して働いてデコーダと読出回路との入力を制御する２つ
のトランジスタ40及び41を制御する。回路33及び34は、
各々、常に制御電圧を与える。この装置は、所望のアド
レスでのメモリの読出を制御するために使用される。
させる信号17によってトランジスタ38のために制御され
る。トランジスタ39は、インバータ42の出力によって制
御され、そのインバータの入力には集積回路を動作状態
に置く信号17が入力される。更に、集積回路を動作状態
に置く信号17は、２つの回路33及び34の間でスイッチと
して働いてデコーダと読出回路との入力を制御する２つ
のトランジスタ40及び41を制御する。回路33及び34は、
各々、常に制御電圧を与える。この装置は、所望のアド
レスでのメモリの読出を制御するために使用される。
【００２８】図７を参照すると、実施例では、周辺装置
は、各々２進数値に対応する２つのオプションレジスタ
43にコード化されたオプションを有する。これらの２つ
のレジスタは、互いに逆向きに並列に接続されている２
つのインバータ44及び45とトランジスタ46によって構成
されている電気リコール回路を介して、データバス15の
線に接続されている。トランジスタ46の組は、データバ
ス15にオプション回路を接続するための回路14を構成す
る。スイッチとして使用されるこれらのトランジスタ46
は、集積回路を動作状態に置く信号17によって制御され
る。２つのレジスタ43の１つでは、また、トランジスタ
46とバスの対応する線との間にインバータ47が挿入され
ている。この任意のインバータは、消去されたメモリの
読出を備えるデフォルト構成の間適切な信号を得る手段
である。従って、図５のインバータ32として同じ役割を
果たす。
は、各々２進数値に対応する２つのオプションレジスタ
43にコード化されたオプションを有する。これらの２つ
のレジスタは、互いに逆向きに並列に接続されている２
つのインバータ44及び45とトランジスタ46によって構成
されている電気リコール回路を介して、データバス15の
線に接続されている。トランジスタ46の組は、データバ
ス15にオプション回路を接続するための回路14を構成す
る。スイッチとして使用されるこれらのトランジスタ46
は、集積回路を動作状態に置く信号17によって制御され
る。２つのレジスタ43の１つでは、また、トランジスタ
46とバスの対応する線との間にインバータ47が挿入され
ている。この任意のインバータは、消去されたメモリの
読出を備えるデフォルト構成の間適切な信号を得る手段
である。従って、図５のインバータ32として同じ役割を
果たす。
【００２９】データバス15のマイクロプロセッサの接続
を遮断するための回路16は、図７に概略的に図示されて
いる。実施例では、バス15の線でスイッチとして使用さ
れるトランジスタ49の組によって構成される。これらの
トランジスタは、インバータ48の出力信号によって制御
され、このインバータの入力は、集積回路を動作状態に
置く信号17によって制御される。動作の好ましい１実施
例だけを記載及び図示したが、同じ精神で当業者によっ
て行われる変更は、本発明の範囲内にあることが明らか
である。
を遮断するための回路16は、図７に概略的に図示されて
いる。実施例では、バス15の線でスイッチとして使用さ
れるトランジスタ49の組によって構成される。これらの
トランジスタは、インバータ48の出力信号によって制御
され、このインバータの入力は、集積回路を動作状態に
置く信号17によって制御される。動作の好ましい１実施
例だけを記載及び図示したが、同じ精神で当業者によっ
て行われる変更は、本発明の範囲内にあることが明らか
である。
【図１】 本発明の集積回路の、その環境での構造を図
示した図。
示した図。
【図２】 図１の集積回路を動作状態に置く信号を図示
した図。
した図。
【図３】 メモリ、内部周辺装置、マイクロプロセッサ
及びこれらの要素の中の接続を示す集積回路の一部分の
概略機能ブロック図。
及びこれらの要素の中の接続を示す集積回路の一部分の
概略機能ブロック図。
【図４】 オプション回路として知られる回路のデフォ
ルトによる構成手段が電気基準回路または電気リコール
回路からなる、メモリで読み出されたデータエレメント
をデータバスに転送する回路の構成の１実施例を図示し
た図。
ルトによる構成手段が電気基準回路または電気リコール
回路からなる、メモリで読み出されたデータエレメント
をデータバスに転送する回路の構成の１実施例を図示し
た図。
【図５】 オプション回路と呼ばれる回路のデフォルト
による構成手段が非プログラム状態でのメモリの第１の
部分の読出を備える、メモリで読み出されたデータエレ
メントをデータバスに転送する回路の可能な構成の実施
例。
による構成手段が非プログラム状態でのメモリの第１の
部分の読出を備える、メモリで読み出されたデータエレ
メントをデータバスに転送する回路の可能な構成の実施
例。
【図６】 集積回路が動作状態に置かれたとき、メモリ
の第１の部分の読出アドレスを生成し、その指示された
アドレスでのメモリの読出を作動させる自動回路の可能
な構成を図示した図。
の第１の部分の読出アドレスを生成し、その指示された
アドレスでのメモリの読出を作動させる自動回路の可能
な構成を図示した図。
【図７】 周辺装置及びマイクロプロセッサをバスから
遮断する回路とのオプション回路の可能な構成の詳細図
に対応する集積回路の一部を図示した図。
遮断する回路とのオプション回路の可能な構成の詳細図
に対応する集積回路の一部を図示した図。
１ マイクロプロセッサ ２ メモリ ３ 内部周辺機器 ４ 外部回路 ５ 接続バス ６ オプション回路 ９、60 電気リコール回路 15 データバス 20、21 デコーダ 23 読出回路 44、45 インバータ
Claims (8)
- 【請求項１】 マイクロプロセッサと、アドレスデコー
ダにアクセス可能なメモリと、接続回路によって互いに
またはこの外部回路に接続された１つまたは複数の内部
周辺装置とを備える集積回路であって、 上記内部周辺装置は、これらの周辺装置の動作を、集積
回路を動作状態に置く動作セッションの間、記憶された
情報エレメントに応じて構成することができるオプショ
ン回路と呼ばれる回路を備え、 上記メモリは、オプションに関する記憶された情報エレ
メントを格納する第１の部分と、マイクロコントローラ
によって実行される情報エレメントを格納する第２の部
分とを備え、 上記メモリの第１の部分は、マイクロプロセッサ、特
に、この集積回路のマイクロプロセッサの制御の下で書
き込まれる型式であることを特徴とする集積回路。 - 【請求項２】 オプション回路と呼ばれる上記回路は、
プログラミングモードと呼ばれるマイクロプロセッサの
特定の動作モードのためにデフォルトによって構成され
る手段を有し、上記特定のモードでは、上記マイクロプ
ロセッサは、上記メモリの上記第１の部分に書込みでき
ることを特徴とする請求項１に記載の集積回路。 - 【請求項３】 上記デフォルトによって構成される手段
は、ワイヤードリコール回路を備えることを特徴とする
請求項２に記載に集積回路。 - 【請求項４】 上記デフォルトによって構成される手段
は、上記集積回路のメモリで読み出されたデータエレメ
ントのデータバスへの転送の変更のための変更回路を備
え、この変更回路は、集積回路のマイクロプロセッサを
プログラミングモードに置くことを可能化する信号によ
って、アクティブにされることを特徴とする請求項２に
記載の集積回路。 - 【請求項５】 上記デフォルトによって構成される手段
は、非プログラム状態のメモリの第１の部分の読出を備
えることを特徴とする請求項２に記載の集積回路。 - 【請求項６】 集積回路が作動している時、上記メモリ
の第１の部分の読出アドレスを示す２進数信号を生成す
る自動回路を備え、上記読出アドレスは、上記周辺装置
の動作に関する記憶された情報エレメントに対応し、上
記自動回路は、指示されたアドレスでのメモリの読出を
制御することを特徴とする請求項１に記載の集積回路。 - 【請求項７】 上記周辺装置のオプション回路は、集積
回路を作動させる動作の終わりにデータバスに接続され
る回路を備えることを特徴とする請求項４に記載の集積
回路。 - 【請求項８】 上記マイクロプロセッサは、上記集積回
路を作動させる動作の終りの期間の間、回路によってデ
ータバスから切り離されており、その間、周辺装置のオ
プション回路とメモリの第１の部分との接続が実施され
ることを特徴とする請求項４に記載の集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9300243 | 1993-01-13 | ||
| FR9300243A FR2700402B1 (fr) | 1993-01-13 | 1993-01-13 | Microcontrôleur à mémoire électriquement programmable multimode. |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06325185A true JPH06325185A (ja) | 1994-11-25 |
Family
ID=9442992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6014900A Pending JPH06325185A (ja) | 1993-01-13 | 1994-01-13 | マイクロプロセッサ、メモリ及び内部構成可能な周辺装置を備える集積回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5812867A (ja) |
| EP (1) | EP0606806B1 (ja) |
| JP (1) | JPH06325185A (ja) |
| DE (1) | DE69301535T2 (ja) |
| FR (1) | FR2700402B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100462177B1 (ko) * | 2002-08-26 | 2004-12-17 | 삼성전자주식회사 | 주변 장치의 동작 상태를 실시간으로 백업할 수 있는엠베디드 컨트롤러 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US6145020A (en) * | 1998-05-14 | 2000-11-07 | Advanced Technology Materials, Inc. | Microcontroller incorporating an enhanced peripheral controller for automatic updating the configuration date of multiple peripherals by using a ferroelectric memory array |
| US6272584B1 (en) * | 1998-09-10 | 2001-08-07 | Compaq Computer Corporation | System board with consolidated EEPROM module |
| FR2788145B1 (fr) | 1999-01-05 | 2001-08-17 | St Microelectronics Sa | Procede d'initialisation d'un microcontroleur |
| FR2790117B1 (fr) * | 1999-02-19 | 2001-09-14 | St Microelectronics Sa | Procede de configuration d'un microcontroleur en mode initialisation |
| US7103759B1 (en) * | 1999-10-28 | 2006-09-05 | Imsys Technologies Ab | Microcontroller architecture supporting microcode-implemented peripheral devices |
| US6640262B1 (en) * | 1999-12-20 | 2003-10-28 | 3Com Corporation | Method and apparatus for automatically configuring a configurable integrated circuit |
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| US7032038B1 (en) * | 2001-03-22 | 2006-04-18 | Xilinx, Inc. | Configurable peripheral devices |
| US20030145137A1 (en) * | 2002-01-27 | 2003-07-31 | Huckins Jeffrey L. | Partially integrating components of processor-based systems |
| JP2004087867A (ja) * | 2002-08-28 | 2004-03-18 | Renesas Technology Corp | 半導体集積回路装置 |
| WO2004055668A2 (en) * | 2002-12-18 | 2004-07-01 | Koninklijke Philips Electronics N.V. | Encapsulated hardware configuration/control |
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| US7650437B2 (en) * | 2006-08-01 | 2010-01-19 | Research In Motion Limited | System and method for managing hardware configuration parameters |
| EP1909172A1 (en) * | 2006-08-01 | 2008-04-09 | Research In Motion Limited | System and method for managing hardware configuration parameters |
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|---|---|---|---|---|
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Also Published As
| Publication number | Publication date |
|---|---|
| FR2700402B1 (fr) | 1995-04-07 |
| US5812867A (en) | 1998-09-22 |
| FR2700402A1 (fr) | 1994-07-13 |
| DE69301535D1 (de) | 1996-03-21 |
| EP0606806A1 (fr) | 1994-07-20 |
| DE69301535T2 (de) | 1996-07-04 |
| EP0606806B1 (fr) | 1996-02-07 |
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| Date | Code | Title | Description |
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| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
| A601 | Written request for extension of time |
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|
| A602 | Written permission of extension of time |
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|
| A521 | Request for written amendment filed |
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|
| A02 | Decision of refusal |
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