JPS63200398A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、情報処理装置に関し、例えばＥＥＰＲＯＭ
　（エレクトリカリ・イレーザブル及プログラマブル・
リード・オンリー・メモリ）を内蔵する１チップマイク
ロコンピユータ等に利用して有効な技術に関するもので
ある。

〔従来の技術〕

ＥＰＲＯＭ　（イレーザブル及プログラマブル・リード
・オンリー・メモリ）を内蔵した１チップマイクロコン
ピユータが、■日立製作所昭和６０年９月発行ｒ日立マ
イクロコンピュータデータブック　８ビツトシングルチ
ップ１頁６４３〜頁７９０によって公知である。

〔発明が解決しようとする問題点〕

上記の１チップマイクロコンピユータは、ＥＰＲＯＭに
プログラムを書き込む構成を採るものである。本願発明
者は、上記のようなプログラムの格納のためではなく、
データの格納にプログラマブルＲＯＭを用いることを考
えた。すなわち、テレビシジョン受像器やビディオテー
ブレコーダにおいて、電源の再投入のときに電源遮断前
に指定したチャンネルや音量等を記憶させる機能を持た
せるようにするものである。このため、ＲＯＭとしては
、電気的にデータの書き換えが可能なＥＥＰＲＯＭが用
いられる。

しかしながら、ＥＥＰＲＯＭには書き換え回数に制限が
あり、上記のようにＥＥＰＲＯＭをテレビシジョン受像
器やビディオテーブレコーダにおけるチャンネル指定や
音量等を記憶させるものとすると、１日に数１０回もの
書き換えが行われる虞れがあるため、工ないし２年で上
記ＥＥＰＲＯＭの書き換え制限回数を超えてしまう可能
性が生じる。

この発明の目的は、ＥＥＰＲＯＭの書き換え回数を実質
的に低減させる機能を持つ情報処理装置を提供すること
にある。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、ＥＥＰＲＯＭを複数のメモリブロックに分割
して各メモリブロック毎にその書き込み回数をそれぞれ
記憶する記憶回路を設け、書き込み回数が所定の回数を
超えたことを検出するとソフトウェア又はハードウェア
により上記ＥＥＰＲＯＭに対するアドレス指定をメモリ
ブロック単位で変更させるようにする。

〔作　用〕

上記した手段によれば、書き換え回数の多いデータの格
納エリアが、上記アドレス指定の変更によりメモリブロ
ック単位で移動するため、特定のメモリエリアに対して
集中的に書き換え回数が増加してしまうことを防止でき
る。

〔実施例〕

第３図には、この発明が適用された１チップマイクロコ
ンピユータの一実施例のブロック図が示されている。

同図において、破線で囲まれた部分は集積回路ＬＳＩで
あり、ここに形成された各回路ブロックは、全体として
ｌチップマイクロコンピュータを構成しており、公知の
半導体集積回路の製造技術によってシリコンのような１
個の半導体基板上において形成される。

記号ＣＰＵで示されているのは、マイクロプロセッサで
あり、その主要構成ブロックが代表として例示的に示さ
れている。

Ａはアキエムレータ、Ｘはインデックスレジスタ、ＣＣ
はコンディシロンコードレジスタ、ＳＰはスタックポイ
ンタ、ＰＣｌ、ＰＣＬはプログラムカウンタ、ＣＰＵ−
Ｃ０ＮＴはＣＰＵコントローラ、ＡＬＵは算術論理演算
ユニットである。

このようなマイクロプロセッサＣＰＵの構成は、例えば
、■オーム社から昭和５３年４月１０に発行されたｒマ
イクロコンピュータの基礎ｊ矢田光治著によって公知で
あるので、その詳細な説明を省略する。

記号Ｔ１０で示されているのは、入出力ボートであり、
その内部にデータ伝送方向レジスタを含んでいる。また
、記号Ｉで示されているのは、入力専用ボートである。

記号Ｏ３Ｃで示されているのは、発振回路であり、特に
制限されないが、外付される水晶振動子Ｘｔａｌを利用
して高精度の基準周波数信号を形成する。この基準周波
数信号により、マイクロプロセッサＣＰＵにおいて必要
とされるクロックパルスが形成される。また、上記基準
周波数信号は、タイマーの基準時間パルスとしても用い
られる。

このタイマーは、カウンタＣ０ＵＴ、プリスケーラＰＲ
及びコントローラＣ０ＮＴとによって構成される。

記号ＲＡＭで示されているのは、ランダム・アクセス・
メモリであり、主として一時データの記憶回路として用
いられる。

記号ＲＯＭで示されているのは、マスク型ＲＯＭ（又は
消去不能にされたＥＰＲＯＭ）により構成されるリード
・オンリー・メモリであり、情報処理のためのプログラ
ムが格納される。

記号ＥＥＰＲＯＭで示されているのは、エレクトリカリ
・イレーザブル＆プログラマブル・リード・オンリー・
メモリであり、その電源遮断においても保持すべきデー
タが記憶される。例えば、前記のようにテレビジョン受
像機やビディオテーブレコーダに利用される場合、チャ
ンネル情報、音量等のデータが格納される。書き込み制
御回路ＷＣＯＮは、その書き込み動作に必要な各種動作
電圧又はタイミング信号を形成する。特に制限されない
が、書き込みに必要な高電圧ｖｐｐは、外部端子から供
給される。

以上の各回路ブロックは、マイクロプロセッサＣＰＵを
中心としバスＢＵＳによって相互に接続されている。こ
のバスＢＵＳには、データバスとアドレスバスとが含ま
れるものである。

第１図には、上記ＥＥＰＲＯＭの一実施例のブロック図
が示されている。

この実施例では、メモリアレイは、同図に示すように複
数のメモリブロックＭＯ〜Ｍｎに分割して構成される。

各メモリブロックＭＯｘＭｎには、特に制限されないが
、実質的に書き込み回数を記憶させるレジスタとして作
用する記憶エリアＲＧＯ〜ＲＧｎがそれぞれ設けられる
。また、上記各回路ブロックＭＯ−Ｍｎに対応して、書
き込み／消去用の高電圧ｖｐｐを選択的に供給するスイ
ッチ回路ＳＷＯ〜ＳＷｎが設けられる。

デコーダＤＣＲは、マイクロプロセッサＣＰＵからアド
レスバスＡＢを介して供給されるアドレス信号を解読し
て、上記メモリアレイの選択信号を形成する。また、上
記指定された記憶番地を含むメモリブロックに対応した
選択信号を形成して、上記スイッチ回路Ｓ　Ｗ　Ｏ＝　
Ｓ　Ｗ　ｎの選択信号を形成する。これによって、アド
レス指定された１つのメモリブロックに対してのみ、書
き込み／消去用の高電圧ＶｐＰが供給される。

上記メモリアレイに対する記憶情報の書き込み／読み出
しは、データバスＤＢを介して授受される。

なお、同図では省略されているが、上記情報の授受は、
その入出力端子がメモリアレイ側とデータバスＤＢに結
合される双方向データバッファを介して行われる。

この実施例では、上記メモリアレイの各メモリブロック
ＭＯ〜Ｍｎに対してデータの書き換え回数を平均化させ
るため、コントロール回路ＣＬＧが設けられる。このシ
ントロール回路ＣＬＧは、特に制限されないが、書き込
み動作が終了したとき、その書き込みが行われたメモリ
ブロックのレジスタとして作用させられる記憶エリアＲ
Ｇの記憶情報、言い換えるならば、書き換え回数を読み
出し、所定の書き換え回数、例えば５０００回に等しい
書き換え回数か否かの検出回路と、この検出出力により
オフセットアドレス信号Ａｏｆｆを発生させる。このオ
フセットアドレス信号Ａｏｆｆは、上記各メモリブロッ
クＭＯ−Ｍｎに割り当てられるアドレス空間の変更を指
示するアドレス信号とされる。したがって、上記デコー
ダＤＣＲは、上記マイクロプロセッサＣＰＵからアドレ
スバスＡＢを介して指定されるアドレス信号に、上記オ
フセットアドレス信号Ａｏｆｆを加えたアドレスにより
メモリアレイのアドレス指定を行う。

例えば、第２図のメモリマツプ図に示すように、ＥＥＰ
ＲＯＭに割り当てられるアドレス空間は、前記メモリブ
ロックＭＯｘＭｎに対応して、ＭＯ〜Ｍｎのように分割
されたアドレス空間から構成される。各メモリブロック
ＭＯｘＭｎにおいて、点線で示すようにその書き換え回
数が記憶される記憶エリアが設けられる。

なお、特に制限されないが、後述するような記憶情報の
ブロック単位での移動を前便にするため、上記メモリブ
ロックＭ（１−Ｍｎのうち、例えばメモリブロックＭｎ
は、データの書き込みが行われない予備の空きエリアと
される。これにより、例えばメモリブロックＭ　Ｏ＝　
Ｍｎ−１にＮＭ［のデータがそれぞれ格納される。

初期状態においζは、いずれのメモリブロックにおける
書き換え回数が零であることから、上記オフセットアド
レス信号ＡｏｆｆもＯに指定される。

コレにより、マイクロプロセッサＣＰＵから供給される
アドレス信号とメモリアレイの物理的なアドレス空間は
一対一に対応している。

例えば、メモリブロックＭＯに対して書き換えデータが
集中することによって、その書き換え回路数が上記指定
された書き換え回数に達すると、コントロール回路ＣＬ
Ｇは、上記メモリブロックのアドレス空間に相当する１
ステップ分のオフセットアドレス信号Ａｏｆｆを発生さ
せる。

これにより、以後のマイクロプロセッサＣＰＵからのア
ドレス指定において、マイクロプロセッサＣＰＵから上
記メモリブロックＭＯを指定するアドレス信号ＡＯが供
給された場合でもデコーダＤＣＲは、上記アドレス信号
ＡＯにオフセントアドレス信号Ａｏｆｆを加えてメモリ
ブロックＭ１を指定することになる。このようなアドレ
ス指定の変更に先立って、メモリブロック毎の記憶デー
タの移動が行われる。すなわち、上記検出回路において
上記指定された書き換え回数の検出が行われると、マイ
クロプロセッサＣＰＵは、メモリブロックＭｎ−１の全
記憶データを読み出してそれを上記のように予備エリア
とされたメモリブロックＭｎに対して書き込みを行う（
同図では書き込みモードＷｌとして示している）。

以後、上記データ移動を行ったメモリブロックＭｎ−１
を消去して、メモリブロックＭｎ−２のデータをメモリ
ブロックＭ　ｎ−１に移動させる。同様にして、最後に
メモリブロックＭＯのデータがメモリブロックＭ１に移
動される。これにより、Ｎ回により、各データがメモリ
ブロックの物理的なアドレスがメモリブロック単位でシ
フトされる。ただし、それぞれのメモリブロックＭＯ−
Ｍｎに対応して設けられる書き換え回数を示すデータは
、そのメモリブロックに付属させられるものであるため
、上記のようなデータ移動は行われずそのままにされる
。上記のようなデータ移動動作によって、メモリブロッ
クＭＯが一時的に空きエリアとされる。

したがって、上記のようなデータ移動後においては、上
記のようなオフセット信号Ａｏｆｆによるアドレス空間
を変更しても、引き続き同様なデータ記憶を行うことが
できる。

上記アドレス空間の変更後においても、例えばメ−！１
−　ＩＪブロックＭ１において、上記同様にデータの書
き換えが集中することによって、上記指定された書き換
え回数に達すると、コントロール回路ＣＬＧは、上記メ
モリブロックのアドレス空間に相当する２ステップ分の
オフセットアドレス信号Ａｏｆｆを発生させる。

これにより、以後のマイクロプロセッサＣＰＵからのア
ドレス指定において、マイクロプロセッサＣＰＵから上
記メモリブロックＭＯを指定するアドレス信号ＡＯが供
給された場合でもデコーダＯＣＲは、上記アドレス信号
ＡＯにオフセットアドレス信号Ａｏｆｆを加えてメモリ
ブロックＭ２を指定することになる。このようなアドレ
ス指定の変更に先立って、前記同様なメモリブロック毎
の記憶データの移動が行われる。したがって、上記のよ
うなデータ移動後においては、上記のようなオフセット
信号Ａｏｆｆによるアドレス空間を変更しても、引き続
き同様なデータ記憶を行うことができる。なお、上記空
きエリアとされてメモリブロックＭＯに対して、初期に
おいてメモリブロックＭ　ｎ−１に記憶されたデータが
移動される。そして、その書き換え回数は、すでに制限
された書き換え回数に達している。したがって、この実
施例のコントロール回路ＣＬＧは、メモリブロックに対
して書き込みが行われた直後に、その書き換え回数の読
み出して指定された書き換え回数と等しいときのみ、上
記検出信号を形成する。これにより、メモリブロックＭ
Ｏに対してデータの書き換えが発生しても、上記のよう
なアドレス空間の変更とデータの移動が行われない。こ
のような構成を採るため、上記指定される書き換え回数
は、ＥＥＰＲＯＭの保証された書き換え回数より少ない
回数に設定されることが望ましい。

例えば、上記のようにＮ＋１個のメモリブロックのうち
、Ｎ個のメモリブロックに対してそれぞれ異なるデータ
を格納する構成において、１つのメモリブロックに書き
換え回数の多いデータの記憶エリアとして用い、他のメ
モリブロックには―き換え回数の少ないデータを格納す
る場合、等価的にＮ個倍もの大幅な書き換え回数の増加
を図ることができるものである。

上記コントロール回路ＣＬＧは、単に上記オフセットア
ドレス信号Ａｏｆｆを発生させる機能のみとしてもよい
、この場合、ソフトウェアによりマイクロプロセッサＣ
ＰＵが各メモリブロックの書き換え回数を読み出して指
定された書き換え回数に達したか否かの判定を行い、そ
の判定結果に基づいてアドレス指定を変更するようにす
るものであってもよい、このアドレス指定の変更は、上
記のようにデコーダ回路ＤＣＨに対するオフセット信号
Ａｏｆｆの発行によるものの他、マイクロプロセッサＣ
ＰｔＪ自身が、コントロール回路ＣＬＣ等に記憶された
情報ビットに応じて前記のようにアドレス信号を修飾す
るようにしてもよい。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１）　Ｅ　Ｅ　Ｐ　ＲＯＭを複数のメモリブロックに
分割して各メモリブロック毎にその書き込み回数をそれ
ぞれ記憶する記憶回路を設け、書き込み回数が所定の回
数を超えたことを検出するとソフトウェア又はハードウ
ェアにより上記ＥＥＰＲＯＭに対するアドレス指定をメ
モリブロック単位で変更させるようにすることによって
、書き換え回数の多いデータの格納エリアが、上記アド
レス指定の変更によりメモリブロック単位で移動するた
め、特定のメモリエリアに対して集中的に書き換え回数
が増加してしまうことを防止できるという効果が得られ
る０例えば、上記のようにＮ＋１個のメモリブロックの
うち、Ｎ個のメモリブロックに対してそれぞれ異なるデ
ータを格納する構成において、１つのメモリブロックに
書き換え回数の多いデータの記憶エリアとして用い、他
のメモリブロックには書き換え回数の少ないデータを格
納する場合、等価的にＮ個倍もの大幅な書き換え回数の
増加を図ることができるものである。

（２）上記（１）により、ＥＥＰＲＯＭをデータの記憶
に用いるマイクロコンピュータ等の情報処理装置の信頬
性の向上を図ることができるという効果が得られる。

（３）上記（１）により、テレビジョン受像機やビディ
オテープレコーダ等におけるチャンネル情報や音量等の
ような書き換え回数の多いデータを格納するＥＥＰＲＯ
Ｍを内蔵した１チップマイクロコンピユータを実現でき
るという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、メモリブロック
は、Ｎ個からなり、それぞれにデータを格納させるよう
にするものであってもよい、この場合、書き換え回数が
所定の回数に達したとき、各メモリブロックのデータを
移動させるとき、ＲＡＭにいったんデータを退避させて
、移動先のメモリブロックを消去するものとすればよい
。書き換え回数を記憶する記憶回路は、メモリブロック
毎に対応した所定の記憶エリアを用いるものの他、ＥＥ
ＰＲＯＭの所定の記憶エリアを書き換え回数の記憶情報
エリアとして使用し、上記コントロール回路ＣＬＧによ
りアクセスするようにしてもよい、また、ＥＥＰＲＯＭ
は、マイクロコンピュータに内蔵させるものの他、マイ
クロコンピュータとは別の半導体チップにより構成する
ものであってもよい、この場合、マイクロコンピュータ
を構成する半導体チップと上記ＥＥＰＲＯＭを構成する
半導体チップとが、ＩＣカードのようにモジュール化さ
れ、ＥＥＰＲＯＭ（７）書き換え回数の制限により、シ
ステム全体の信頼性が問題になる場合に有効なものとな
る。

この発明は、マイクロプロセッサ等のような情報処理部
とＥＥＰＲＯＭとが一体的に構成されるｌチンブマイク
ロコンピュータやＩＣカード等の情報処理装置に広く利
用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を箔単に説明すれば、下記の通りである
。すなわち、ＥＥＰＲＯＭを複数のメモリブロックに分
割して各メモリブロック毎にその書き込み回数をそれぞ
れ記憶する記憶回路を設け、書き込み回数が所定の回数
を超えたことを検出するとソフトウェア又はハードウェ
アにより上記ＥＥＰＲＯＭに対するアドレス指定をメモ
リブロック単位で変更させるようにすることによって、
書き換え回数の多いデータの格納エリアが、上記アドレ
ス指定の変更によりメモリブロック単位で移動するため
、特定のメモリエリアに対して集中的に書き換え回数が
増加してしまうことを防止でき、ＥＥＰＲＯＭの全メモ
リエリアに対してその書き換え回数を平均化させること
により、実質的な書き換え回数を大幅に増加させること
ができる。

【図面の簡単な説明】

第１図は、この発明に係るＥＥＰＲＯＭの一実施例を示
すブロック図、 第２図は、上記ＢＥＦＲＯＭのアドレス空間の一実施例
を示すメモリマツプ図、 第３図は、この発明が通用された１チップマイクロコン
ピユータの一実施例を示すブロック図である。 ＭＯ〜Ｍｎ・・メモリブロック、ＤＣＲ・・デコーダ回
路、ＳＷＯ〜ＳＷｎ・・スイッチ回路、ＣＬＧ・・コン
トロール回路、ＲＧＯ〜ＲＣ，ｎ・・書き換え回数記憶
エリア、ＡＢ・・アドレスバス、ＤＢ・・データバス、 ＣＰＵ・・マイクロプロセッサ、ＣＰＵ−Ｃ０ＮＴ・・
ＣＰｔＪコントローラ、ＡＬＵ・・算術論理演算ユニッ
ト、Ａ・・アキュムレータ、Ｘ・・インデックスレジス
タ、ＣＣ・・コンディシランコードレジスタ、ＳＰ・・
スタックポインタ、ＰＣＢ、ＰＣＬ・・プログラムカウ
ンタ、ＲＯＭ・・リード・オンリー・メモリ、ＲＡＭ・
・ラング・アクセス・メモリ、ＥＥＰＲＯＭ・・エレク
トリカリ・イレーザフルルプログラマブル・リード・オ
ンリー・メモリ、Ｉｌｏ・・入出力ボート、■・・入力
専用ボート、ＯＳＣ・・発振回路、Ｃ０ＵＴ・・カウン
タ、Ｃ０ＮＴ・・コントローラ、ＰＲ・・プリスケーラ
、ＢＵＳ・・バス、ＷＣＯＮ・・書き込み制御回路 第２図

Claims (1)

1. 【特許請求の範囲】 １、複数ブロックに分割されたメモリブロックを持つＥ
   ＥＰＲＯＭと、上記各メモリブロック毎にその書き込み
   回数がそれぞれ記憶される複数の記憶回路と、上記記憶
   回路に記憶される書き込み回数が所定の回数を超えたこ
   とを検出する検出機能とを含み、この検出出力に従いソ
   フトウェア又はハードウェアにより上記ＥＥＰＲＯＭに
   対するアドレス指定をメモリブロック単位で変更させる
   ことを特徴とする情報処理装置。 ２、上記書き込み回数を記憶する記憶回路は、各メモリ
   ブロックの所定の記憶エリアが用いられるものであるこ
   とを特徴とする特許請求の範囲第１項記載の情報処理装
   置。 ３、上記分割されたメモリブロック毎に、書き込み用の
   高電圧供給回路が設けられるものであることを特徴とす
   る特許請求の範囲第１又は第２項記載の情報処理装置。 ４、上記ＥＥＰＲＯＭは、１チップのマイクロコンピュ
   ータに内蔵されるものであることを特徴とする特許請求
   の範囲第１、第２又は第３項記載の情報処理装置。