KR20010031936A - 플래시 메모리 장치 및 이 플래시 메모리 장치의프로그램가능한 액세스 보호 방법 - Google Patents

플래시 메모리 장치 및 이 플래시 메모리 장치의프로그램가능한 액세스 보호 방법 Download PDF

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페레고스 조지, 마이크 로스
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Abstract

본 발명에 따른 메모리 장치는 액세스를 제어하기 위해서 대응하는 제1 액세스 제어 비트(202, 204)를 갖는 메모리 어레이(102)를 포함하고 있다. 상기 제1 액세스 제어 비트에 대해 기록 액세스를 제어하기 위해서 제2 액세스 제어 비트(104)가 설치되어 있다. 메모리 어레이는 각 블록이 대응하는 액세스 제어 비트를 갖는 복수개의 메모리 블록으로 분할되어 있다. 적어도 하나의 메모리 블록(BLK0)은 각 페이지가 대응하는 제어 비트를 갖는 복수개의 페이지로 다시 분할되어 있다.

Description

플래시 메모리 장치 및 이 플래시 메모리 장치의 프로그램가능한 액세스 보호 방법{PROGRAMMABLE ACCESS PROTECTION IN A FLASH MEMORY DEVICE}
새로이 프로그램가능한 비휘발성 메모리가 요구되는 분야에 있어서는 전기적으로 소거가능하고 프로그램가능한 판독 전용 메모리(EEPROM)가 사용되고 있다. 전형적으로, 이와 같은 메모리 장치에 데이타를 기록하기 위해서는 데이타 기록 동작과 동시에 메모리 칩으로 기록 인에이블 신호를 제공할 필요가 있다. 이것은 메모리의 부주의한 기록을 방지한다.
그러나, EEPROM 내에 기억된 데이타는 여러가지 데이타 훼손의 공급 원인에 민감하다. 예를 들어, EEPROM에 대한 에너지 소비의 증가 및 감소로 인한 과도 현상에 의하여 데이타 훼손의 기회를 제공하게 된다. EEPROM이 일반적으로 열악한 제조 환경에 적용됨으로써, 제어 라인상의 노이즈 스파이크(noise spike)에 의해 상기 메모리 장치를 노출시키게 된다. 따라서, 현재 사용되고 있는 간단한 기록 인에이블 신호의 제공에 부가하여 부주의한 기록에 대하여 메모리 장치의 개선된 액세스 보호 방법을 제공하는 것은 바람직하다.
또한, EEPROM은 제어 판독 액세스가 요구되는 상황에서도 사용될 수 있다. 예를 들어, 스마트 카드는 승인되지 않은 액세스에 대하여 일부 형태의 보호 방법이 필요한 EEPROM형 메모리를 포함하고 있다. 이와 같은 스마트 카드는 이 카드 내부에 내장된 정보의 프라이버시 유지가 기본인 퍼스널 뱅킹 분야, 건강 전달 서비스 등에 사용되고 있다.
EEPROM은 무선 주파수 식별 장치(RFID) 태그가 부가되는 대상을 식별하는 정보를 저장하기 위해서 상기 메모리 장치를 사용하는 무선 주파수 식별 장치(RFID) 내에서 발견될 수 있다. RFID 태그는 통상적으로 식별자 이외의 정보를 저장하기 위해서 기록될 수 있다. RFID 태그는 일부 종류의 기록 보호 성능 및 판독 액세스 제어를 통상 가지고 있다. 이러한 판독 액세스 제어는 상기 RFID 태그에 통합된 메모리로의 게이트 액세스가 부피가 큰 소자(bulky device) 내에서 발생되는 패스워드 장치를 제공함으로써 실행되고 있다.
메모리 장치 내에 포함된 일부 또는 모든 정보의 판독과, 메모리로의 기록 액세스를 금지시키기 위한 어떤 방법이 필요하게 된다. 이와 같은 성능을 실행하는데 추가의 회로를 갖는 것을 방지하는 것이 바람직하기 때문에, 판독 액세스 보호 방법이 요구되는 보다 작고 소형인 분야에 적용가능하게 된다.
본 발명에 따른 메모리 장치는 메모리 어레이와, 상기 메모리 어레이에 대해 액세스를 제어하기 위한 액세스 제어 논리 소자를 포함하고 있다. 또한, 상기 메모리 어레이의 액세스 능력을 결정하는 메모리 액세스 정보를 제공하는 제1 비트 기억부를 포함하고 있다. 본 발명의 바람직한 실시예에 있어서, 메모리 어레이는 복수개의 메모리 블록으로 분할되는데, 각각의 메모리 블록은 메모리 어레이를 액세스하기 위한 대응하는 액세스 정보를 가지고 있다. 또한, 상기 제1 비트 기억부에 대해 액세스 제어하기 위한 액세스 제어 정보를 제공하는 제2 비트 기억부를 포함하고 있다. 또, 제2 비트 기억부를 제1 논리 레벨로 설정하기 위한 기록 보호 핀을 포함하고 있다. 제2 비트 기억부의 대응하는 비트가 제2 논리 레벨 상태인 경우에 제1 비트 기억부에 대한 기록 액세스를 가능하게 된다. 또한, 본 발명에 따르면, 적어도 하나의 메모리 블록이 페이지 내에 다시 분할된다. 또, 각각의 상기 페이지에 대해 액세스를 제어하기 위해서 제3 비트 기억부가 설치되어 있다.
바람직한 실시예의 제1 변형예로서, 본 발명은 직렬 메모리 장치로서 구성된다. 본 발명의 제2 변형예에 있어서, 메모리 장치는 병렬 인터페이스와 적합하게 구성된다. 또한, 제3 변형예에 있어서, 본 발명은 RFID 분야에 사용하기 위해 무선 주파수 신호를 제공하는 무선 주파수 인터페이스를 포함하고 있다. 상기 RFID 인터페이스는 직렬형 메모리 장치이거나 또는 병렬형 메모리 장치 중 어느 하나에 의해 동작될 수 있다.
본 발명은 일반적으로 메모리 장치에 관한 것으로, 더 구체적으로는 상기 메모리 장치의 액세스 보호 방법에 관한 것이다.
도 1은 본 발명의 메모리 구조를 도시하는 도면이다.
도 2a 및 도 2b는 도 1에 도시된 액세스 제어 논리 소자를 도시하는 도면이다.
도 3은 메모리 블록 0에 대한 액세스 제어 논리 소자를 예시하는 도면이다.
도 4는 액세스 보호 페이지의 메모리 맵을 도시하는 도면이다.
도 5는 RFID 분야에 사용되는 본 발명을 예시하는 도면이다.
도 1을 참조하면, 본 발명에 따른 메모리 장치(100)의 바람직한 실시예는 전기적으로 소거가능하고 프로그램가능한 판독 전용 메모리 장치(EEPROM)(102)를 포함하고 있다. 이 EEPROM을 액세스하기 위해 설치된 직렬 인터페이스는 메모리 장치를 동작시키기 위한 오피 코드(op-code)를 수신하고 메모리 장치에 저장될 데이타를 수신하는 직렬 입출력 데이타 핀(SDA)을 포함하고 있다. 이 직렬 입출력 데이타 핀은 수신된 오피 코드에 따라서 메모리 장치를 동작시키기 위해 제어 신호를 발생시키는 장치 제어 논리 소자(106)로 공급된다. 또한, 직렬 입출력 데이타 핀(SDA)은 EEPROM(102) 내에 기록될 데이타를 유지하며 이 EEPROM을 액세스하는 어드레스를 유지하기 위한 역할을 수행하는 데이타 기억부(108)로 공급된다. 메모리 어드레스는 X 디코더 및 Y 디코더에 의해 복호되는데, 여기에서, 후자의 Y 디코더는 EEPROM(102)의 출력 MUX로의 셀렉터 입력으로서 동작한다. 또한, 직렬 입출력 데이타 핀은 출력 핀으로서 동작한다. 출력 버퍼(110)는 전송 게이트(122) 및 출력 트랜지스터(116)를 통하여 직렬 입출력 데이타 핀(SDA) 상의 데이타를 구동시킨다. 전송 게이트(122)는 액세스 제어 논리 소자(120)의 제어하에서 동작한다.
또한, 메모리 장치의 직렬 인터페이스는 장치 제어 논리 소자(106) 및 한 세트의 스티키 비트(sticky bit)(104)로 공급되는 2개의 기록 보호 핀(WP1, WP2)을 포함하고 있다. 기록 보호 핀(WP1)은 이 핀이 인가될 때마다 메모리로 기록하는 것을 금지시키는 종래의 기록 보호 매카니즘이다. 제어 논리 소자(106)는 기록 보호 핀(WP1)이 인가될 때 EEPROM의 프로그래밍이 금지될 수 있도록 EEPROM(102)의 고전압 펌프를 동작시키지 않는다. 유사하게, WP1이 인가될 때 스티키 비트(104)로의 기록을 금지시킨다.
기록 보호 핀(WP2)에 LO가 인가될 때 스티키 비트는 논리 ″1″로 설정된다. 메모리 장치에 충분히 전원이 공급될 때, 파워온 리셋 신호가 LO로 진행됨에 따라 전원 소비 상승시에도 스티키 비트는 논리 ″1″로 설정된다. 본 발명의 동작 원리에 따르면, 스티키 비트에는 논리 ″0″만이 기록될 수 있다. 따라서, 사용자에 의해 일단 논리 ″0″이 스티키 비트에 기록되면, 전원의 순환이나 기록 보호 핀(WP2)에 LO가 인가되는 것을 제외하고 상기 스티키 비트는 논리 ″1″로 연속해서 리셋될 수 없다. 이하에서 설명하는 바와 같이, 상기 스티키 비트는 메모리에 대해 제어된 액세스를 제공하기 위해서 EEPROM(102)의 액세스 제어 논리 소자로 공급된다.
도 2a를 참조하면, 도 1에 도시된 액세스 제어 논리 소자를 도시하고 있다. 도 2a에 개략적으로 도시된 바와 같이, EEPROM(102)은 8개의 메모리 블록(BLK0∼BLK7)으로 분할되어 있다. 이 EEPROM(102)은 액세스 보호 페이지(APP)로서 공지된 다수의 메모리를 포함한다. 보호 비트 기억부(202)(PB0∼PB7)에는 EEPROM(102)의 각 블록으로의 판독 및 기록 액세스용 액세스 제어 정보를 포함하고 있다. 보호 비트 기억부(204)(PB/AP)에는 상기 EEPROM의 APP 부분용 액세스 제어 정보를 포함하고 있다. 바람직한 실시예에 있어서, 액세스 보호 페이지(APP)에는 보호 비트(202, 204)가 상주하고 있다.
기능적으로, 액세스 제어 논리 소자(120)는 직렬 입출력 데이타 핀(SDA)을 통하여 메모리 블록(BLK0∼BLK7)에 대한 기록 액세스가 가능할지의 여부에 대한 결정을 구성할 수 있도록 보호 비트 기억부(202)내에 비트가 공급되는 AND 게이트(201a, 201n)를 포함한다. 따라서, 보호 비트(PB0)는 EEPROM(102)의 메모리 블록(BLK0)에 대한 기록 액세스를 제어하고, 보호 비트(PB1)는 메모리 블록(BLK1) 등에 대한 기록 액세스를 제어한다. 유사하게, 보호 비트(PB/AP)는 AND 게이트(203)를 통하여 액세스 보호 페이지(APP)에 대한 기록 액세스를 제어한다.
또한, 액세스 제어 논리 소자(120)는 AND 게이트(205a, 205n, 207)를 포함하고 있다. 도 2a에 도시된 바와 같이, 스티키 비트(104)는 직렬 입출력 데이타 핀(SDA)을 AND 게이트(205a, 205n, 207)를 통하여 보호 비트에 결합함으로써 보호 비트 기억부(203, 204)에 걸쳐 기록 액세스 제어를 제공한다. 특히, 보호 비트는 그 대응하는 스티키 비트가 논리 ″1″로 설정되는 경우에만 기록될 수 있다. 이와 같은 방법에 의해, 예컨대 스티키 비트(SB0)는 보호 비트(PB0)가 기록될 수 있는지의 여부를 제어한다.
전술한 바와 같이, 본 발명의 특징은 논리 ″0″을 기억시키기 위해 스티키 비트가 직렬 입출력 데이타 핀(SDA)을 통하여 기록될 수 있는 것이다. 일단 논리 ″0″이 기록되면, 스티키 비트는 기록 보호 핀(WP2)상에 LO가 인가되거나 또는 메모리 장치의 전원 상승시에 POR 라인이 LO로 진행됨에 따라서 논리 ″1″로 리셋될 수 있다. 따라서, OR 게이트(114)는 그 반전 입력단을 통하여 2개의 조건 중의 어느 하나가 발생되는 경우에 논리 ″1″로 리셋시키기 위해 스티키 비트 메모리 기억부(104)로 신호가 인가된다.
전술한 바와 같이, 도 1을 참조하면, 기록 보호 핀(WP1)은 EEPROM의 메모리 셀을 프로그램하는데 필요한 고전압 펌프를 디스에이블링함으로써 EEPROM(102)으로의 기록을 금지시킨다. 본 발명에 따르면, 기록 보호 핀(WP1)의 인가는 도 2a에 나타낸 바와 같이 기록 보호 핀(WP1)이 AND 게이트(209a, 209n, 211)를 통하여 스티키 비트 메모리 기억부로 공급됨에 따라서 스티키 비트 메모리 기억부(104)로의 기록을 금지시킨다.
도 2b는 보호 비트(PB0∼PB7)가 메모리 블록(BLK0∼BLK7)의 판독 액세스에 걸친 제어와 메모리 블록에 걸친 기록 제어를 제공하는 것을 예시하고 있다. 따라서, 액세스 제어 논리 소자(120)는 보호 비트 및 메모리 블록의 출력이 공급되는 추가의 논리 소자, 예컨대 AND 게이트(213a, 213n)를 포함하고 있다.
도 3을 참조하면, 기록 액세스 보호의 추가의 레벨이 메모리 블록(BLK0)용으로 설치되어 있다. 메모리 블록(BLK0)은 기록 동작에 대하여 독립적으로 보호될 수 있는 8개의 페이지(PG0∼PG7)로 다시 분할된다. 일련의 기록 보호 비트(302)는 액세스 제어 논리 소자(120) 내에 포함된 AND 게이트(301a∼301n) 등의 추가의 논리 소자를 통하여 메모리 블록에 대한 보호 비트(PB0)와 결합되어 있다. 따라서, 메모리 블록(BLK0) 내의 페이지는 최초에 보호 비트(PB0)가 메모리 블록으로의 기록이 가능하도록 설정되고, 이어서 대응하는 기록 보호 비트가 상기 페이지로의 기록이 가능하도록 설정되는 것이 필요하게 된다.
도 4에 도시된 메모리 맵은 액세스 보호 페이지(APP)의 어드레스 매핑을 예시하는 도면이다. 이 메모리는 바이트 0 ∼ 바이트 15 까지 어드레스된 16개의 어드레스가능한 바이트를 포함하고 있다. 먼저 8개의 바이트는 보호 비트(PB0∼PB7)와, 스티키 비트(SB0∼SB7)를 포함하고 있다. 소정의 메모리 블록에 대한 보호 비트는 다음과 같은 방법으로 구성된다. 이들은 최상위 비트(MSB) 및 최하위 비트(LSB)의 2개의 비트를 포함하는데, 4개의 가능한 조합에 의해 구성된다.
보호 비트가 (0,0) 또는 (0,1)로 설정되면, 대응하는 메모리 블록은 판독되지도 않고 기록되지도 않는데, 즉 메모리 블록으로의 액세스가 불가능하게 된다. 만일 보호 비트가 (1,0)으로 설정되면, 판독 전용 액세스 가능하게 된다. 만일 보호 비트가 (1,1)로 설정되면, 메모리 블록상에는 완전한 액세스(판독 및 기록)가 가능하게 된다. 따라서, 각 보호 비트가 액세스 보호 페이지(APP) 내에 각 바이트 0∼7 의 2개의 비트를 점유한다.
바람직한 실시예에 있어서, 모든 비트는 스티키 비트에 대해 EEPROM(102) 내에 기억되는 것을 제외하면 APP를 포함한다. 따라서, 메모리 장치로 전원이 순환되면, 상기 APP의 부분내에 포함된 정보는 손상됨이 없이 유지되고, 영향을 받지 않게 된다. 스티키 비트는 그들이 APP로서 동일한 어드레스 공간을 공유할지라도 EEPROM(102)으로부터 분리된 메모리 내에 저장된다. 바람직한 실시예에 있어서, 스티키 비트는 D형 플립플롭에 의해 형성되는 것과 같은 레지스터에 저장된다. 그렇게 함으로써, 스티키 비트의 내용은 메모리 장치의 전원 상승시에 논리 ″1″을 포함하도록 초기화될 수 있다. 또한, 레지스터는 WP2 핀에 결합되어서 핀의 인가시에 논리 ″1″을 포함하도록 상기 레지스터를 리셋시키게 된다.
전술한 내용은 직렬 인터페이스를 가진 메모리 장치에 기초해서 설명하였다. 메모리 장치의 액세스 보호 특징은 본발명의 기술적 사상 및 범주를 벗어남이 없이 병렬 메모리에 사용될 수도 있다. 유사하게, 무선 주파수 인터페이스 회로가 메모리 장치와의 데이타의 전달을 위해 사용될 수 있다. 따라서, RFID 장치는 최소의 크기로 구성될 수 있으며, 본 발명이 제공하는 확실한 메모리의 이점을 가지고 있다.
도 5를 참조하면, 통상의 RFID(500)는 질문기(interrogator)(502)와 태그(504)를 포함한다. 태그는 커패시터(CT)와 함께 탱크 회로(520)를 형성하는 픽업 코일(LT)을 포함하고 있다. 탱크 회로의 양단에 걸쳐서 전압 클램프(522), 부하 변조 회로(524) 및 전파 브리지 정류기(526)가 접속되어 있다.
전파 브리지 정류기(526)는 공급 전압 Vdd를 제공하기 위해 소형 공급 커패시터(CF)를 충전시킨다. 이 공급 전압은 본 발명의 메모리 장치(100)로 전원을 공급한다. 또한, 태그(504)로 내부 전원을 공급하기 위해서, 전파 브리지 정류기(526)는 질문기(502)로부터 클럭 발생기(536)로 입력되는 신호에 기초하여 클럭 신호를 공급한다.
부하 변조 회로(524)는 탱크 회로의 양단에 배치된 부하를 변화시키고, 탱크 회로(520)의 Q 인자를 변화시킨다. 부하 변조 회로는 질문기(502)로 전달될 데이타에 따라서 탱크 회로의 Q 인자를 변화시키도록 컨트롤러(534)의 제어하에서 동작한다. 질문기(502)가 반영된 신호의 대응하는 변화를 검출한 경우에 데이타가 전달된다. 반대로, 복조 회로(538)는 입력되는 데이타 신호를 복조하여 그 복조된 신호를 컨트롤러(534)로 공급한다. 통상적으로, 이 데이타 신호는 메모리 장치(100) 내에 기록될 명령 비트 및/또는 데이타 비트를 포함하고 있다.

Claims (20)

  1. 메모리 장치에 있어서,
    메모리 어레이(102)와;
    상기 메모리 어레이에 결합되어, 메모리 어레이에 대해 액세스를 제어하는 제1 제어 수단(120)과;
    메모리 액세스 제어 정보를 수신하여 저장하는 제1 기억 수단(202, 204)-여기서 상기 제1 기억 수단의 내용에 기초해서 상기 제1 제어 수단(120)은 상기 메모리 어레이에 대해 액세스를 제공하는데 적합함-과;
    상기 제1 기억 수단에 결합되어, 상기 제1 기억 수단(202, 204)에 대해 기록 액세스를 제어하는 제2 제어 수단(205a, 205n, 207)과;
    변경 제어 정보를 수신하여 저장하는 제2 기억 수단(104)-여기서 상기 제2 기억 수단의 논리 상태에 기초해서 상기 제2 제어 수단(205a, 205n, 207)은 상기 제1 기억 수단(202, 204)에 대해 기록 액세스를 제공하는데 적합함-과;
    외부 신호를 수신하여, 이 외부 신호의 수신에 응답해서 상기 제2 기억 수단(104)을 제1 논리 상태로 설정하기 위해 결합된 제1 핀 수단(WP2)과;
    외부 신호를 수신하여, 이 외부 신호의 수신에 응답해서 상기 메모리 어레이(102)에 대해 모든 기록 액세스를 금지시키기 위해 결합된 제2 핀 수단(WP1)을 포함하고,
    상기 제1 기억 수단은 비트 기억부이고, 상기 제2 기억 수단은 상기 제1 기억 수단의 각 비트에 대응하는 비트를 가진 비트 기억부이며, 상기 제2 제어 수단은 상기 제2 기억 수단의 대응하는 비트가 제2 논리 상태인 경우에만 상기 제1 기억 수단의 비트로 기록 액세스를 허가하는데 적합한 것을 특징으로 하는 메모리 장치.
  2. (삭제)
  3. 제1항에 있어서, 상기 메모리 어레이(102)는 각각이 메모리 어레이를 액세스 제어하기 위한 대응하는 메모리 액세스 제어 정보를 갖는 복수개의 메모리 블록을 포함하는 것인 메모리 장치.
  4. 제3항에 있어서, 상기 메모리 액세스 제어 정보는 각각이 메모리 블록과 관련되는 복수개의 보호 비트를 포함하는 것인 메모리 장치.
  5. 제4항에 있어서, 상기 제2 기억 수단(104)은 각각이 보호 비트에 대응하는 복수개의 스티키 비트(sticky bit)를 포함하는 것인 메모리 장치.
  6. 제1항에 있어서, 상기 메모리 장치의 전원 상승시에 상기 제2 기억 수단을 제1 논리 상태로 설정하기 위해 결합된 파워온 리셋 신호를 발생시키는 수단(118)을 더 포함하는 것인 메모리 장치.
  7. 제1항에 있어서, 상기 메모리 어레이를 프로그램하기 위해 전압을 공급하는 고전압 펌프 수단을 더 포함하고, 상기 제2 핀 수단(WP1)은 수신된 외부 신호에 응답해서 상기 고전압 펌프 수단을 인에이블 및 디스에이블하기 위해 결합된 것인 메모리 장치.
  8. 제1항에 있어서, 직렬 인터페이스 또는 병렬 인터페이스 중 어느 하나를 더 포함하는 것인 메모리 장치.
  9. 제8항에 있어서, 무선 주파수 시그널링을 통해 상기 메모리 장치와 데이타를 전달하기 위해서 무선 주파수 인터페이스를 더 포함하는 것인 메모리 장치.
  10. 메모리 장치에 있어서,
    복수개의 메모리 블록으로 구성된 메모리 어레이(102)와;
    메모리 어레이를 판독 및 기록 액세스 제어하기 위해 상기 메모리 어레이에 결합된 액세스 제어 논리 소자(120)와;
    상기 액세스 제어 논리 소자에 결합되어, 각각의 메모리 블록에 대응하는 액세스 인에이블 비트를 갖는 제1 비트 기억부(202)-여기서 상기 액세스 제어 논리 소자는 선택된 메모리 블록에 대응하는 액세스 인에이블 비트의 논리 레벨에 기초해서 선택된 메모리 블록으로 판독 및 기록 동작을 인에이블 및 디스에이블하는데 적합함-와;
    외부에서 공급된 액세스 인에이블 정보를 액세스 인에이블 비트로 기록되도록 상기 제1 비트 기억부에 결합된 기록 제어 논리 소자(205a, 205n)와;
    상기 기록 제어 논리 소자에 결합되어, 각각이 액세스 인에이블 비트들 중의 어느 하나에 대응하는 복수개의 비트를 갖는 제2 비트 기억부(104)-여기서 상기 기록 제어 논리 소자는 상기 제2 비트 기억부(104)의 대응하는 비트가 제1 논리 상태와 동일한 경우에만 상기 제1 비트 기억부로 기록가능하는데 적합함-와;
    제1 기록 보호 핀이 외부 신호의 수신에 응답해서 상기 제2 비트 기억부(104)를 제2 논리 상태로 설정하는 경우에 상기 메모리 어레이에 대해 기록 액세스를 금지시키기 위해 상기 메모리 어레이에 결합된 제1 기록 보호 핀(WP1)을 포함하는 것을 특징으로 하는 메모리 장치.
  11. 제10항에 있어서, 상기 제1 비트 기억부(202)는 어드레스 가능하고, 상기 제1 비트 기억부의 어드레스 공간은 상기 메모리 어레이의 어드레스 공간의 서브세트인 것인 메모리 장치.
  12. 제10항에 있어서, 상기 기록 제어 논리 소자(205a, 205n)는 상기 제2 비트 기억부(104)의 대응하는 비트가 제1 논리 상태와 동일한 경우에만 상기 제1 비트 기억부(202)로 기록가능하는데 적합한 것인 메모리 장치.
  13. 제12항에 있어서, 상기 제2 비트 기억부에 결합된 제2 기록 보호 핀(WP2)을 더 포함하고, 상기 제2 비트 기억부의 비트는 상기 제2 기록 보호 핀에 LO가 인가될 때 제1 논리 레벨로 설정되는 것인 메모리 장치.
  14. 제10항에 있어서, 적어도 하나의 메모리 블록(BLK0)은 N개의 페이지로 다시 분할되고, 상기 메모리 장치는 각각이 N개의 페이지 중의 하나에 대응하는 N개의 페이지 인에이블 비트를 갖는 제3 비트 기억부(302)를 더 포함하며, 상기 액세스 제어 논리 소자는 선택된 페이지에 대응하는 페이지 인에이블 비트의 논리 레벨에 기초해서 상기 선택된 페이지로 판독 및 기록 동작을 인에이블 및 디스에이블하는데 적합한 것인 메모리 장치.
  15. 제10항에 있어서, 무선 주파수 시그널링을 이용해서 상기 메모리 장치와 데이타를 전달하기 위한 무선 주파수 인터페이스(520)를 더 포함하는 것인 메모리 장치.
  16. 메모리 장치의 동작 방법에 있어서,
    판독 요구에 응답해서 상기 판독 요구에 의해 지정된 메모리 위치와 관련된 허가 비트의 논리 상태를 검출하여 그 검출 결과가 상기 판독 요구의 허가를 표시하는 경우에 상기 판독 요구를 실행하는 단계와;
    기록 요구에 응답해서 상기 기록 요구에 의해 지정된 메모리 위치와 관련된 허가 비트의 논리 상태를 검출하여 그 검출 결과가 상기 기록 요구의 허가를 표시하는 경우에 상기 기록 요구를 실행하는 단계와;
    상기 메모리 어레이를, 비휘발성 허가 비트를 각각의 메모리 블록과 관련하여 복수개의 메모리 블록으로 분할하여, 각각의 메모리 블록 마다 판독 요구 및 기록 요구를 실행하는 단계와;
    상기 허가 비트를 갱신하는 단계-상기 허가 비트의 갱신 단계는 상기 허가 비트와 관련된 액세스 정보의 논리 상태를 검출하는 단계와, 상기 액세스 정보가 제1 논리 상태인 경우에만 상기 허가 비트를 갱신하는 단계를 실행하는 단계를 포함함-와;
    상기 액세스 정보를 갱신하는 단계-상기 액세스 정보가 제1 논리 상태에서 제2 논리 상태로 변경된 경우에만 갱신을 허가하는 단계를 포함함-와;
    파워온 리셋 신호의 수신 또는 액세스 보호 핀의 인가시에 상기 액세스 정보의 논리 상태를 상기 제1 논리 상태로 설정하는 단계와;
    상기 메모리 블록들 중의 하나를 복수개의 페이지로 다시 분할하여, 페이지로의 판독 요구 또는 기록 요구중 어느 하나에 응답해서 상기 판독 및 기록 요구에 의해 지정된 페이지와 관련된 비휘발성 페이지 허가 비트의 논리 상태를 검출하고, 그 검출 결과가 상기 판독 및 기록 요구의 허가를 표시하는 경우에 상기 판독 및 기록 요구의 동작을 실행하는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  17. (삭제)
  18. 제16항에 있어서, 상기 액세스 정보를 저장하기 위하여 상기 메모리 어레이의 부분을 할당하는 단계를 더 포함하는 것인 메모리 장치의 동작 방법.
  19. (삭제)
  20. 제16항에 있어서, 무선 주파수 시그널링을 통해 판독 및 기록 요구를 전달하는 단계를 더 포함하는 것인 메모리 장치의 동작 방법.
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