JPH06150677A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 メモリ容量の増大にかかわらず、チップ一括
消去時の消去電流を一定に保持することができる４Ｍフ
ラッシュメモリ１１０を得る。 【構成】 フローティングゲートを有する絶縁ゲート型
メモリトランジスタを複数個アレイ状に配置してなるメ
モリセルアレイ１０１を、４つのブロック１０１ａ〜１
０１ｄに分割した構造とし、上記メモリトランジスタへ
の消去電圧の印加を上記各ブロック単位ごとに順次行う
消去電圧印加手段Ｍ10を備え、上記消去電圧の印加によ
りチップ一括消去を行うようにした。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体記憶装置に関し、
特にメモリトランジスタがフローティングゲートを有
し、電気的に書込み及びチップ一括消去が可能な不揮発
性半導体メモリであるフラッシュメモリに関するもので
ある。

【０００２】

【従来の技術】図３は従来の１Ｍフラッシュメモリの概
略構成を示すブロック図であり、図において、２００は
フローティングゲートを有する絶縁ゲート型メモリトラ
ンジスタ（図示せず）を複数個アレイ状に配置してなる
メモリセルアレイ２０１を有し、全てのメモリトランジ
スタへの消去電圧の印加により各メモリトランジスタの
記憶情報を一括消去可能に構成したバイト構成（８ビッ
ト構成）の１Ｍフラッシュメモリである。

【０００３】ここでＭ１は消去用基準パルス信号Ａを発
生するパルス発生部２１１を有し、該消去用基準パルス
信号Ａに基づいて上記全てのメモリトランジスタへ一斉
に上記消去電圧を印加する消去電圧印加手段、Ｍ３は各
メモリトランジスタの記憶情報が消去されたか否かをチ
ェックする消去ベリファイ手段、Ｍ２は消去モード，消
去ベリファイモード，リードモード等のメモリセルアレ
イ２０１のモード設定を行うモード設定手段であり、ま
たＭ４は上記チップ一括消去動作を行う際、上記各手段
Ｍ１〜Ｍ３を制御する機能を搭載したメモリ制御装置で
ある。ここで上記消去用基準パルス信号Ａは、図５(b)
に示すようにパルス幅８ｍｓの消去パルスｐの、所定の
パルス間隔での繰返しからなる信号であり、上記消去電
圧の波形はこの消去パルスｐ２つ分と同一波形となって
いる。なお上記消去パルス幅は８ｍｓに限るものではな
く、通常９．５ｍｓ以内であればよい。

【０００４】次に動作について説明する。このようなフ
ラッシュメモリ２００においても、メモリへの書込み及
び読出しは通常のメモリ（ＲＯＭ）と同様に行われるた
め、その説明は省略する。図４は上記フラッシュメモリ
２００におけるチップ一括消去時のアルゴリズムフロー
チャートを示しており、以下該フローに基づいてチップ
一括消去動作について説明する。

【０００５】まず、消去前書込みに必要な電圧ＶPPをハ
イレベルＶPPH に設定する（ステップＳ１）。次に全バ
イトが書込み状態（００Ｈ）となっているか否かをチエ
ックする（ステップＳ２）。ここで書き込み状態となっ
ていないバイトがあれば、全バイト書き込みを行って全
バイトをプログラム状態（００Ｈ）にした後（ステップ
Ｓ３）、また書き込み状態となっていないバイトがなけ
れば、上記ステップＳ３を飛ばしてループカウンタのカ
ウント値を０に設定する（ステップＳ４）。

【０００６】次に第１回目の消去モードの設定をステッ
プＳ５にて、続いて２回目の消去モード設定をステップ
Ｓ６にて行って、メモリセルアレイ２０１をチップ一括
消去可能な状態に設定し、各メモリトランジスタへの消
去電圧の印加を行う（ステップＳ７）。つまり２回目の
消去モード設定後、チップ内部で自動的に消去用基準パ
ルス信号Ａを発生し、該パルス信号Ａの消去パルスｐ２
つ分に対応した消去電圧を全バイトのメモリに印加す
る。

【０００７】そしてループカウンタのカウント値をイン
クリメントし（ステップＳ８）、続いてメモリセルアレ
イ２０１を消去ベリファイモード，つまりメモリトラン
ジスタの記憶情報が消去されたかどうかをチェック可能
なモードに設定し（ステップＳ９）、待ち時間（６μ
ｓ）の経過後（ステップＳ１０）、上記ループカウンタ
のカウント値が１０００に達したか否かを判断する（ス
テップＳ１１）。

【０００８】上記カウント値が１０００に達していない
時は、ステップＳ１２にて最初のアドレス（１Ｍの場合
０００００Ｈ）のメモリの消去ベリファイを行い、消去
されていなければ、ＦＡＩＬと判定し、上記ステップＳ
５からステップＳ１２までの動作を、上記ステップＳ１
２でＰＡＳＳと判定されるまで繰り返し行う。

【０００９】そして上記ステップＳ１２でＰＡＳＳと判
定されると、ステップＳ１３で最終アドレスか否かの判
定を行い、最終アドレス（１Ｍの場合１ＦＦＦＦＨ）で
なければ、アドレスをインクリメントし（ステップＳ１
４）、インクリメントされたアドレスについて消去ベリ
ファイモードの設定を行い（ステップＳ９）、引き続き
上記ステップＳ１０〜ステップＳ１３の動作を行う。

【００１０】ここでループカウンタのカウント値が１０
００に達した時はステップＳ１１にてＹＥＳと判断さ
れ、ステップＳ１７にてベリファイＯＫか否かの判断を
行う。ＰＡＳＳと判断された時はステップＳ１３にて上
記最終アドレスか否かの判断を行い、ＦＡＩＬと判断し
た時は、チップ一括消去動作を停止する。この場合フラ
ッシュメモリは不良デバイスとして処理される。

【００１１】また上記ステップＳ１３にて最終アドレス
と判断された時は、ステップＳ１５にてリードモード設
定を行い、さらにステップＳ１６にて消去前書込みに必
要な電圧ＶPPをローレベルＶPPL に設定し、チップ一括
消去を完了する。

【００１２】このように従来のフラッシュメモリ２００
では、最初のアドレス（０００００Ｈ）から最終アドレ
ス（１ＦＦＦＦＨ）まで消去／消去ベリファイを繰り返
し行ってチップ一括消去を行う。ここで消去回数は最大
１０００回であり、１０００回を越えても消去が完了し
ない場合デバイスは不良となる。

【００１３】ところでこのようなチップ一括消去では、
チップ内の全ビットのメモリトランジスタに同時に消去
電圧を印加するため、チップ一括消去電流は以下に示す
ように、チップ一括消去電流＝１ビット当たりの消去電
流×チップ内の全ビット数となり、１つのメモリ当たり
の消去電流は２０ｎＡ程度と非常に小さいものであって
も、１Ｍ分をチップ一括消去する場合上式より２０ｍＡ
程度の値になる。従って、チップ一括消去電流は、メモ
リ容量の増大とともに増加するものである。

【００１４】次に従来の他のフラッシュメモリとして、
１Ｍフラッシュメモリのチップ一括消去方式をそのまま
採用した４Ｍフラッシュメモリを例に挙げて説明する。

【００１５】図５(a) は上記４Ｍフラッシュメモリの概
略構成を示す図、図５(b) はその一括消去動作を説明す
るための消去電圧の波形図である。図において、２１０
はバイト構成の４Ｍフラッシュメモリで、１Ｍビットず
つ第１〜第４のブロック１０１ａ〜１０１ｄに分割した
構造のメモリセルアレイ１０１を有しており、上記各ブ
ロックはフローティングゲートを有する絶縁ゲート型メ
モリトランジスタを複数個アレイ状に配置して構成され
ている。なおこのフラッシュメモリ２１０も上記フラッ
シュメモリ２００と同様図３に示したモード設定手段Ｍ
２，消去ベリファイ手段Ｍ３及びメモリ制御装置Ｍ４を
有しているが、この図では省略している。

【００１６】またこのフラッシュメモリ２１０では、メ
モリセルアレイ１０１の全アドレス空間は０００００Ｈ
〜７ＦＦＦＦＨであり、第１ブロックとしてアドレス空
間０００００Ｈ〜１ＦＦＦＦＨ、第２ブロックとしてア
ドレス空間２００００Ｈ〜３ＦＦＦＦＨ、第３ブロック
としてアドレス空間４００００Ｈ〜５ＦＦＦＦＨ、第４
ブロックとしてアドレス空間６００００Ｈ〜７ＦＦＦＦ
Ｈが割り当てられている。

【００１７】またここでは上記消去電圧印加手段Ｍ１
は、内部のパルス発生部２１１で発生した消去用基準パ
ルス信号Ａに基づいて、第１〜第４ブロック１０１ａ〜
１０１ｄにそれぞれ第１〜第４ブロック消去パルス電圧
ａ1 〜ａ4 を印加するものとしている。つまり各ブロッ
ク１０１ａ〜１０１ｄには、それぞれ上記パルス信号Ａ
の消去パルスｐ２つ分に対応した波形の消去電圧ａ1 〜
ａ4 が同時に印加され、これによりチップ一括消去が行
われるようになっている。

【００１８】このような構成の４Ｍフラッシュメモリ２
１０においても、上記１Ｍフラッシュメモリ２００と同
様のフローチャートに従って消去動作が実行されること
となるが、上記チップ一括消去時には、４つのブロック
にチップ一括消去開始時ｔsからチップ一括消去完了時
ｔe までの期間、消去電圧ａ1 〜ａ4 が同時に印加され
るため、上記１Ｍフラッシュメモリ２００の消去電流の
４倍の消去電流が流れることとなる。

【００１９】

【発明が解決しようとする課題】従来のフラッシュメモ
リは以上のように構成されていたため、容量の大きいフ
ラッシュメモリは、電流容量が少ない電源を用いたシス
テムでは使用することができないという問題があった。

【００２０】つまり、１Ｍフラッシュメモリはチップ一
括消去時の消去電流が最大３０ｍＡ程度で、これは電流
容量が少ない電源を用いたシステムでも許容される範囲
内の電流値であるが、メモリ容量を大容量化した、例え
ば４Ｍフラッシュメモリではメモリ容量が４倍になりチ
ップ一括消去時の消去電流は最大１２０ｍＡ、更に大容
量化した１６Ｍフラッシュメモリではメモリ容量が１６
倍、最大消去電流が４８０ｍＡとなる。従って電流容量
が少ない電源を用いたシステムでは、大容量のフラッシ
ュメモリは、その消去電流が上記システムの電流許容値
を越えてしまうため使用できなくなるという問題があっ
た。

【００２１】この発明は上記のような問題点を解決する
ためになされたもので、メモリ容量の増大にかかわら
ず、チップ一括消去時の消去電流の最大値を一定に保持
することができる半導体記憶装置を得ることを目的とす
る。

【００２２】

【課題を解決するための手段】この発明に係る半導体記
憶装置は、フローティングゲートを有する絶縁ゲート型
メモリトランジスタを複数個アレイ状に配置してなるメ
モリセルアレイを、複数のブロックに分割した構造と
し、上記メモリトランジスタへの消去電圧の印加を上記
各ブロック単位ごとに順次行う消去電圧印加手段を備
え、上記各ブロック毎の消去電圧の印加によりチップ一
括消去を行うようにしたものである。

【００２３】この発明は上記半導体記憶装置において、
上記消去電圧印加手段を、所定のパルス幅を有する消去
パルス電圧を必要個数連続して１つのブロック内のメモ
リトランジスタに印加するよう構成したものである。

【００２４】この発明は上記半導体記憶装置において、
上記消去電圧印加手段を、所定のパルス幅の消去パルス
電圧を順次異なるブロック内のメモリトランジスタに印
加するパルス電圧印加動作を、各ブロックに対する消去
パルス電圧の印加回数が必要回数に達するまで繰り返し
行うよう構成したものである。

【００２５】

【作用】この発明においては、フローティングゲートを
有する絶縁ゲート型メモリトランジスタを複数個アレイ
状に配置してなるメモリセルアレイを、複数のブロック
に分割した構造とし、上記メモリトランジスタへの消去
電圧の印加を上記各ブロック単位ごとに順次行うように
したから、メモリ容量の増大にかかわらず、チップ一括
消去時の消去電流の最大値を一定に保持することができ
る。

【００２６】またこの発明においては、上記消去電圧印
加手段を、所定幅の消去パルスを順次異なるブロック内
のメモリトランジスタに印加するパルス印加動作を、各
ブロックに対する消去パルスの印加回数が必要回数に達
するまで繰り返し行うよう構成したので、消去動作中各
ブロックのメモリトランジスタの情報記憶レベルが一様
に低下していくこととなる。このため消去動作の中断
後、消去動作を続行する場合、メモリトランジスタの情
報記憶レベルの各ブロック間でのばらつきがないため、
各ブロックの消去状態をチェックしてどのブロックから
消去電圧の印加を再開するかといった判断をする必要が
なく、直ちに上記パルス印加動作を再開することができ
る。

【００２７】

【実施例】

実施例１．図１は本発明の第１の実施例による半導体記
憶装置を説明するための図であり、図１(a) はバイト構
成の４Ｍフラッシュメモリの概略構成を、図１(b) は上
記フラッシュメモリにおけるチップ一括消去動作を説明
するための消去電圧の波形を示している。

【００２８】図において、１１０は１Ｍビットずつ第１
〜第４のブロック１０１ａ〜１０１ｄに分割した構造の
メモリセルアレイ１０１を有するバイト構成の４Ｍフラ
ッシュメモリで、上記各ブロックはフローティングゲー
トを有する絶縁ゲート型メモリトランジスタを複数個ア
レイ状に配置して構成されている。つまり各ブロックの
メモリ容量は１Ｍビットであり、ブロック毎に消去する
と消去電流は最大３０ｍＡとなり、これは電流容量が少
ない電源を用いたシステムでも許容される範囲内の電流
値である。

【００２９】そしてこのフラッシュメモリ１１０は、上
記消去用基準パルス信号Ａを発生するパルス発生部２１
１を有し、該消去用基準パルス信号Ａに基づいて消去電
圧を上記各ブロック毎に別々のタイミングで印加する消
去電圧印加手段Ｍ10を備えている。ここでｂ1 〜ｂ4 は
それぞれ上記各ブロック１０１ａ〜１０１ｄに印加され
る第１〜第４ブロック消去パルス電圧で、それぞれ上記
消去用基準パルス信号Ａの連続する２つの消去パルスｐ
に対応した波形となっている。

【００３０】なお、その他の構成は図５に示す従来の４
Ｍフラッシュメモリ２１０と同一であり、例えば全アド
レス空間０００００Ｈ〜７ＦＦＦＦＨは、第１ブロック
のアドレス空間０００００Ｈ〜１ＦＦＦＦＨ、第２ブロ
ックのアドレス空間２００００Ｈ〜３ＦＦＦＦＨ、第３
ブロックのアドレス空間４００００Ｈ〜５ＦＦＦＦＨ、
第４ブロックのアドレス空間６００００Ｈ〜７ＦＦＦＦ
Ｈに分割されている。

【００３１】次に作用効果について説明する。このよう
なフラッシュメモリ１１０では、図４に示すフローに基
づくチップ一括消去動作が各ブロック毎に順次行われ
る。つまり最初のアドレス（０００００Ｈ）を含む第１
ブロック１０１ａから最終アドレス（７ＦＦＦＦＨ）を
含む第４ブロック１０１ｄまで上記フローによるブロッ
ク毎の一括消去を繰り返し行って、チップ一括消去を完
了する。ここでは、ブロック単位の一括消去に必要な消
去パルスｐは２発で、チップ全体の消去には８発の消去
パルスに対応した消去電流が必要となる。

【００３２】また消去パルス電圧は各ブロック毎に異な
る期間に印加されるため、チップ一括消去期間、つまり
チップ消去開始時ｔs1からチップ消去終了時ｔe1までの
時間が１Ｍフラッシュメモリのｔs 〜ｔe までの期間に
比べて長くなるが、消去電流の最大値は、１Ｍフラッシ
ュメモリの場合に比べて変化がなく、４Ｍフラッシュメ
モリのチップ一括消去を消去電流の最大値の増大を招く
ことなく従来例のフローチャートに従って実行できる。

【００３３】このように本実施例では、メモリセルアレ
イ１０１を４つのブロック１０１ａ〜１０１ｄに分割し
た構造とし、上記メモリアレイを構成するメモリトラン
ジスタへの消去電圧の印加を上記各ブロック単位ごとに
別々に行うようにしたので、メモリ容量の増大にかかわ
らず、チップ一括消去時の消去電流の最大値を一定に保
持することができる。これによりメモリ容量を増大した
フラッシュメモリを電流容量が少ない電源を用いたシス
テムにおいて使用可能となる。

【００３４】実施例２．図２は本発明の第２の実施例に
よる半導体記憶装置を説明するための図であり、図２
(a) はバイト構成の４Ｍフラッシュメモリの概略構成
を、図２(b) は上記フラッシュメモリにおけるチップ一
括消去動作を説明するための消去電圧の波形を示してい
る。

【００３５】図において、１２０は１Ｍビットずつ第１
〜第４のブロック１０１ａ〜１０１ｄに分割した構造の
メモリセルアレイ１０１を有するバイト構成の４Ｍフラ
ッシュメモリで、各ブロックはフローティングゲートを
有する絶縁ゲート型メモリトランジスタを複数個アレイ
状に配置して構成されている。

【００３６】そしてこのフラッシュメモリ１２０は、上
記パルス発生部２１１を有し、所定のパルス幅を有する
分割消去パルスｐ1 を順次異なるブロック１０１ａ〜１
０１ｄ内のメモリトランジスタに印加するパルス印加動
作を、各ブロックに対する分割消去パルスｐ1 の印加回
数が必要回数，ここでは８回に達するまで繰り返し行う
よう構成した消去電圧印加手段Ｍ20を備えている。ここ
でｃ1 〜ｃ4 はそれぞれ上記各ブロックに印加される第
１〜第４ブロック分割消去パルス電圧で、それぞれ上記
消去用基準パルス信号Ａの消去パルス幅（８ｍｓ）を４
分の１にした１／４消去用基準パルス信号に対応した波
形となっており、また上記第２〜第４ブロック分割消去
パルス電圧ｃ2 〜ｃ4 は、第１ブロック分割消去パルス
電圧ｃ1に対して上記消去パルスｐの１／４のパルス幅
（２ｍｓ）づづ位相を遅らせた信号となっている。

【００３７】次に作用効果について説明する。このよう
な構成のフラッシュメモリ１２０では、チップ一括消去
は図３に示す１Ｍフラッシュメモリと全く同一のフロー
（図４参照）により行われる。但しこの実施例では上記
フローのステップＳ７の消去電圧印加は以下のように行
われる。

【００３８】すなわち、上記パルス発生部２１１で発生
する消去用基準パルス信号Ａ（パルス幅８ｍｓ）に基づ
いて上記１／４消去用基準パルス信号（パルス幅２ｍ
ｓ）を作成し、さらにこの１／４消去用基準パルス信号
に基づいて上記第１〜第４ブロック１０１ａ〜１０１ｄ
に上記第１〜第４ブロック分割消去パルス電圧ｃ1 〜ｃ
4 を印加する。この時上記メモリセルアレイ１０１で
は、パルス幅（２ｍｓ）の分割消去パルスｐ1 が第１ブ
ロック１０１ａから第４ブロック１０１ｄまで繰り返し
自動的に印加され、これにより各ブロックのメモリトラ
ンジスタは徐々に情報記憶レベルが低下していく。ここ
ではチップ一括消去開始時ｔs2，つまり第１ブロックへ
の１発目の分割消去パルスｐ1 の立ち上がり時から、チ
ップ一括消去完了時ｔe2，つまり第４ブロックへの４発
目の分割消去パルスｐ1 の立ち下がり時までの間、上記
分割消去パルスｐ1 の印加動作が繰り返される。

【００３９】このような消去動作では、分割消去パルス
ｐ1 が１Ｍ単位の４つのブロックに同時に印加されるこ
とはないため、上記第１実施例と同様、消去電流の最大
値は、１Ｍフラッシュメモリの場合に比べて変化がな
く、４Ｍフラッシュメモリのチップ一括消去を消去電流
の最大値の増大を招くことなく従来例のフローチャート
に従って実行できる。

【００４０】このように本実施例では、２ｍｓ幅の分割
消去パルスｐ1 を順次異なるブロック１０１ａ〜１０１
ｄ内のメモリトランジスタに印加するパルス印加動作
を、各ブロックに対する分割消去パルスｐ1 の印加回数
が８回に達するまで繰り返し行うよう構成したので、消
去動作中各ブロックのメモリトランジスタの情報記憶レ
ベルが一様に低下していくこととなる。このためメモリ
容量の増大にかかわらず、チップ一括消去時の消去電流
の最大値を一定に保持することができるという効果に加
えて、消去動作の中断後、消去動作を続行する場合、各
ブロックの消去状態をチェックをすることなく、直ちに
上記パルス印加動作を再開することができる。

【００４１】つまり上記第１実施例では、ブロック単位
の一括消去を各ブロック毎に順次行うようにしているた
め、フラッシュメモリ外のシステム側が、消去動作を途
中で停止した時、どのブロックまで消去電圧の印加を終
えているかを記憶しないようになっている場合には、ど
のブロックまで消去が完了しているかをチェックした
後、消去電圧の印加動作を開始する必要があるが、この
第２実施例では、消去動作の中断後、消去動作を続行す
る場合、メモリトランジスタの情報記憶レベルの各ブロ
ック間でのばらつきがほとんどないため、各ブロックの
消去状態をチェックしてどのブロックから消去電圧の印
加を再開するかといった判断をする必要がなく、直ちに
上記パルス印加動作を再開することができる。

【００４２】なおこの実施例では、分割消去パルスｐ1
のパルス幅を上記消去用基準パルスｐのパルス幅（８ｍ
ｓ）の４分の１に設定しているが、上記分割消去パルス
ｐ1のパルス幅は、上記消去用基準パルスｐのパルス幅
の１／ブロック数以下であればよい。

【００４３】

【発明の効果】以上のようにこの発明に係る半導体記憶
装置によれば、フローティングゲートを有する絶縁ゲー
ト型メモリトランジスタを複数個アレイ状に配置してな
るメモリセルアレイを、複数のブロックに分割した構造
とし、上記メモリトランジスタへの消去電圧の印加を上
記各ブロック単位ごとに順次行うようにしたので、メモ
リ容量の増大にかかわらず、チップ一括消去時の消去電
流の最大値を一定に保持することができる効果がある。

【００４４】またこの発明によれば上記半導体記憶装置
において、上記消去電圧印加手段を、所定のパルス幅の
消去パルス電圧を順次異なるブロック内のメモリトラン
ジスタに印加するパルス印加動作を、各ブロックに対す
る消去パルス電圧の印加回数が必要回数に達するまで繰
り返し行うよう構成したので、消去動作中各ブロックの
メモリトランジスタの情報記憶レベルが一様に低下して
いくこととなる。従って消去動作の中断後、消去動作を
続行する場合、メモリトランジスタの情報記憶レベルの
各ブロック間でのばらつきがほとんどないため、各ブロ
ックの消去状態をチェックしてどのブロックから消去電
圧の印加を再開するかといった判断をする必要がなく、
直ちに上記パルス印加動作を再開することができるとい
う効果もある。

【図面の簡単な説明】

【図１】本発明の第１の実施例による半導体記憶装置と
して４Ｍフラッシュメモリの構成及び一括消去動作を説
明するための図である。

【図２】本発明の第２の実施例による半導体記憶装置と
して４Ｍフラッシュメモリの構成及び一括消去動作を説
明するための図である。

【図３】従来の半導体記憶装置として１Ｍフラッシュメ
モリの概略構成を示すブロック図である。

【図４】上記各半導体記憶装置におけるチップ一括消去
時のアルゴリズムフローチャートを示す図である。

【図５】従来の半導体記憶装置として１Ｍフラッシュメ
モリのチップ一括消去方式を採用した４Ｍフラッシュメ
モリの構成及び一括消去動作を説明するための図であ
る。

【符号の説明】

１０１ メモリセルアレイ １０１ａ 第１ブロック １０１ｂ 第２ブロック １０１ｃ 第３ブロック １０１ｄ 第４ブロック １１０，１２０ ４Ｍフラッシュメモリ（半導体記憶装
置） ２１１ パルス発生部 Ｍ２ モード設定手段 Ｍ３ 消去ベリファイ手段 Ｍ４ メモリ制御装置 Ｍ１０，Ｍ２０ 消去電圧印加手段 Ａ 消去用基準パルス信号 ｂ1 〜ｂ4 第１〜第４ブロック消去パルス電圧 ｃ1 〜ｃ4 第１〜第４ブロック分割消去パルス電圧 ｐ 消去パルス ｐ1 分割消去パルス

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成５年５月２７日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】０００３

【補正方法】変更

【補正内容】

【０００３】ここでＭ１は消去用基準パルス信号Ａを発
生するパルス発生部２１１を有し、該消去用基準パルス
信号Ａに基づいて上記全てのメモリトランジスタへ一斉
に上記消去電圧を印加する消去電圧印加手段、Ｍ３は各
メモリトランジスタの記憶情報が消去されたか否かをチ
ェックする消去ベリファイ手段、Ｍ２は消去モード，消
去ベリファイモード，リードモード等のメモリセルアレ
イ２０１のモード設定を行うモード設定手段であり、ま
たＭ４は上記チップ一括消去動作を行う際、上記各手段
Ｍ１〜Ｍ３を制御する機能を搭載したメモリ制御装置で
ある。ここで上記消去用基準パルス信号Ａは、図５(b)
に示すようにパルス幅８ｍｓの消去パルスｐからなる。
なお上記消去パルス幅は８ｍｓに限るものではなく、通
常９．５ｍｓ以内であればよい。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】０００４

【補正方法】変更

【補正内容】

【０００４】次に動作について説明する。このようなフ
ラッシュメモリ２００においても、メモリへの書込み及
び読出しは通常のメモリ（ＥＰＲＯＭ）と同様に行われ
るため、その説明は省略する。図４は上記フラッシュメ
モリ２００におけるチップ一括消去時のアルゴリズムフ
ローチャートを示しており、以下該フローに基づいてチ
ップ一括消去動作について説明する。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】０００６

【補正方法】変更

【補正内容】

【０００６】次に第１回目の消去モードの設定をステッ
プＳ５にて、続いて２回目の消去モード設定をステップ
Ｓ６にて行って、メモリセルアレイ２０１をチップ一括
消去可能な状態に設定し、各メモリトランジスタへの消
去電圧の印加を行う（ステップＳ７）。つまり２回目の
消去モード設定後、チップ内部で自動的に消去用基準パ
ルス信号Ａを発生し、該パルス信号Ａの消去パルスｐに
対応した消去電圧を全バイトのメモリに印加する。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】００１７

【補正方法】変更

【補正内容】

【００１７】またここでは上記消去電圧印加手段Ｍ１
は、内部のパルス発生部２１１で発生した消去用基準パ
ルス信号Ａに基づいて、第１〜第４ブロック１０１ａ〜
１０１ｄにそれぞれ第１〜第４ブロック消去パルス電圧
ａ1 〜ａ4 を印加するものとしている。つまり各ブロッ
ク１０１ａ〜１０１ｄには、それぞれ上記パルス信号Ａ
の消去パルスｐに対応した波形の消去電圧ａ1 〜ａ4 が
同時に印加され、これによりチップ一括消去が行われる
ようになっている。この場合２つの消去パルスで消去が
完了する。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】００３６

【補正方法】変更

【補正内容】

【００３６】そしてこのフラッシュメモリ１２０は、上
記パルス発生部２１１を有し、所定のパルス幅を有する
分割消去パルスｐ1 を順次異なるブロック１０１ａ〜１
０１ｄ内のメモリトランジスタに印加するパルス印加動
作を、各ブロックに対する分割消去パルスｐ1 の印加回
数が必要回数，この場合８回で完了しており、このよう
に構成した消去電圧印加手段Ｍ20を備えている。ここで
ｃ1 〜ｃ4 はそれぞれ上記各ブロックに印加される第１
〜第４ブロック分割消去パルス電圧で、それぞれ上記消
去用基準パルス信号Ａの消去パルス幅（８ｍｓ）を４分
の１にした１／４消去用基準パルス信号に対応した波形
となっており、また上記第２〜第４ブロック分割消去パ
ルス電圧ｃ2 〜ｃ4 は、第１ブロック分割消去パルス電
圧ｃ1 に対して上記消去パルスｐの１／４のパルス幅
（２ｍｓ）づづ位相を遅らせた信号となっている。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 フローティングゲートを有する絶縁ゲー
   ト型メモリトランジスタを複数個アレイ状に配置してな
   るメモリセルアレイを有し、全てのメモリトランジスタ
   への消去電圧の印加により各メモリトランジスタの記憶
   情報を一括消去可能に構成した不揮発性半導体記憶装置
   において、 上記メモリセルアレイを複数のブロックに分割した構造
   とし、 上記メモリトランジスタへの消去電圧の印加を上記各ブ
   ロック単位ごとに順次行う消去電圧印加手段を備えたこ
   とを特徴とする半導体記憶装置。
2. 【請求項２】 請求項１記載の半導体記憶装置におい
   て、 上記消去電圧印加手段は、 所定のパルス幅を有する消去パルス電圧を必要個数連続
   して１つのブロック内のメモリトランジスタに印加する
   ものであることを特徴とする半導体記憶装置。
3. 【請求項３】 請求項１記載の半導体記憶装置におい
   て、 上記消去電圧印加手段は、 所定幅の消去パルス電圧を順次異なるブロック内のメモ
   リトランジスタに印加するパルス電圧印加動作を、各ブ
   ロックに対する消去パルス電圧の印加回数が必要回数に
   達するまで繰り返し行うものであることを特徴とする半
   導体記憶装置。