JPH09180476A - フラッシュメモリ装置 - Google Patents
フラッシュメモリ装置Info
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- JPH09180476A JPH09180476A JP27447896A JP27447896A JPH09180476A JP H09180476 A JPH09180476 A JP H09180476A JP 27447896 A JP27447896 A JP 27447896A JP 27447896 A JP27447896 A JP 27447896A JP H09180476 A JPH09180476 A JP H09180476A
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- G11C—STATIC STORES
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
Abstract
(57)【要約】
【課題】 消去動作時にネガティブチャージポンプの出
力端子に印加される過度な負荷による素子の動作特性低
下を防止する。 【解決手段】 消去信号の入力により各メモリセルブロ
ックが順次に選択され、選択されたメモリセルブロック
にのみネガティブチャージポンプの出力電圧が供給され
るようにする。
力端子に印加される過度な負荷による素子の動作特性低
下を防止する。 【解決手段】 消去信号の入力により各メモリセルブロ
ックが順次に選択され、選択されたメモリセルブロック
にのみネガティブチャージポンプの出力電圧が供給され
るようにする。
Description
【０００１】
【発明の属する技術分野】本発明はフラッシュメモリ装
置に関し、特にネガティブチャージポンプ（Negative C
harge Pump）の出力端子に印加される負荷（load）の大
きさを最小化させることができるようにしたフラッシュ
メモリ装置に関するものである。
置に関し、特にネガティブチャージポンプ（Negative C
harge Pump）の出力端子に印加される負荷（load）の大
きさを最小化させることができるようにしたフラッシュ
メモリ装置に関するものである。
【０００２】
【従来の技術】一般的にフラッシュメモリ装置は電気的
なプログラム及び消去機能を有する。このような従来の
フラッシュメモリ装置を図１を用いて次の如く説明す
る。
なプログラム及び消去機能を有する。このような従来の
フラッシュメモリ装置を図１を用いて次の如く説明す
る。
【０００３】従来のフラッシュメモリ装置は、図１に示
された如く多数のメモリセルからなるメモリセルアレー
11と図示しない周辺回路とによりなる。更に前記メモリ
セルアレー11には消去動作時にネガティブチャージポン
プ12からネガティブ電圧が供給される。
された如く多数のメモリセルからなるメモリセルアレー
11と図示しない周辺回路とによりなる。更に前記メモリ
セルアレー11には消去動作時にネガティブチャージポン
プ12からネガティブ電圧が供給される。
【０００４】
【発明が解決しようとする課題】しかし、従来のフラッ
シュメモリ装置は、前記メモリセルアレー11に存在する
すべてのメモリセルが同時に消去されるように構成され
るため消去動作時に前記ネガティブチャージポンプ12の
出力端子に大きい負荷が印加され、これによって出力さ
れるネガティブ電圧の変動により素子の動作特性が低下
することになる。
シュメモリ装置は、前記メモリセルアレー11に存在する
すべてのメモリセルが同時に消去されるように構成され
るため消去動作時に前記ネガティブチャージポンプ12の
出力端子に大きい負荷が印加され、これによって出力さ
れるネガティブ電圧の変動により素子の動作特性が低下
することになる。
【０００５】したがってフラッシュメモリ装置の集積度
が増大されるにつれて前記ネガティブチャージポンプ12
の大きさを増大させねばならない問題が発生し、これは
素子の高集積化を困難なものにする要因として作用する
ことになる。
が増大されるにつれて前記ネガティブチャージポンプ12
の大きさを増大させねばならない問題が発生し、これは
素子の高集積化を困難なものにする要因として作用する
ことになる。
【０００６】このような理由で、本発明は消去信号の入
力により各メモリセルブロックが順次に選択され、選択
されたメモリセルブロックにのみネガティブチャージポ
ンプの出力電圧が供給されるようにすることにより前記
の短所を解消することができるフラッシュメモリ装置を
提供することにその目的がある。
力により各メモリセルブロックが順次に選択され、選択
されたメモリセルブロックにのみネガティブチャージポ
ンプの出力電圧が供給されるようにすることにより前記
の短所を解消することができるフラッシュメモリ装置を
提供することにその目的がある。
【０００７】
【課題を解決するための手段】前記の目的を達成するた
めの本発明によるフラッシュメモリ装置は、多数のメモ
リセルブロックからなるメモリセルアレーと、前記メモ
リセルアレーに陰電圧を供給するためのネガティブチャ
ージポンプと、前記ネガティブチャージポンプ及び前記
メモリセルブロック間に接続される多数のスイッチング
回路と、前記多数のスイッチング回路を動作させるため
の多数のローカルポンプ回路と、消去信号の入力により
前記ローカルポンプ回路を順次に動作させるためのブロ
ック選択回路とからなることを特徴とする。
めの本発明によるフラッシュメモリ装置は、多数のメモ
リセルブロックからなるメモリセルアレーと、前記メモ
リセルアレーに陰電圧を供給するためのネガティブチャ
ージポンプと、前記ネガティブチャージポンプ及び前記
メモリセルブロック間に接続される多数のスイッチング
回路と、前記多数のスイッチング回路を動作させるため
の多数のローカルポンプ回路と、消去信号の入力により
前記ローカルポンプ回路を順次に動作させるためのブロ
ック選択回路とからなることを特徴とする。
【０００８】本発明による他のフラッシュメモリ装置
は、多数のメモリセルブロックからなるメモリセルアレ
ーと、前記メモリセルアレーに陰電圧を供給するための
ネガティブチャージポンプと、前記ネガティブチャージ
ポンプ及び前記メモリセルブロック間に接続された多数
のスイッチング回路と、前記各スイッチング回路を動作
させるための多数のローカルポンプ回路と、ブロック消
去完了信号の入力によりクロック信号及び消去終了信号
を出力するクロック発生器と、消去信号及び前記クロッ
ク信号の入力により前記ローカルポンプ回路を順次動作
させるためのブロック選択回路とからなることを特徴と
する。
は、多数のメモリセルブロックからなるメモリセルアレ
ーと、前記メモリセルアレーに陰電圧を供給するための
ネガティブチャージポンプと、前記ネガティブチャージ
ポンプ及び前記メモリセルブロック間に接続された多数
のスイッチング回路と、前記各スイッチング回路を動作
させるための多数のローカルポンプ回路と、ブロック消
去完了信号の入力によりクロック信号及び消去終了信号
を出力するクロック発生器と、消去信号及び前記クロッ
ク信号の入力により前記ローカルポンプ回路を順次動作
させるためのブロック選択回路とからなることを特徴と
する。
【０００９】更に、前記ローカルポンプ回路は、前記ネ
ガティブチャージポンプの出力端子及び前記スイッチン
グ回路間に接続されてダイオードの如く動作する第１及
び第２トランジスターと、前記ブロック選択回路の出力
信号及び第１パルス信号の入力を各々受ける第１ナンド
ゲートと、前記第１トランジスターのゲート端子及び前
記第１ナンドゲートの出力端子間に接続される第１キャ
パシターと、前記ブロック回路の出力信号及び第２パル
ス信号の入力を各々受ける第２ナンドゲートと、前記第
２トランジスターのゲート端子及び前記第２ナンドゲー
トとの出力端子間に接続される第２キャパシターとから
構成されることを特徴とする。
ガティブチャージポンプの出力端子及び前記スイッチン
グ回路間に接続されてダイオードの如く動作する第１及
び第２トランジスターと、前記ブロック選択回路の出力
信号及び第１パルス信号の入力を各々受ける第１ナンド
ゲートと、前記第１トランジスターのゲート端子及び前
記第１ナンドゲートの出力端子間に接続される第１キャ
パシターと、前記ブロック回路の出力信号及び第２パル
ス信号の入力を各々受ける第２ナンドゲートと、前記第
２トランジスターのゲート端子及び前記第２ナンドゲー
トとの出力端子間に接続される第２キャパシターとから
構成されることを特徴とする。
【００１０】前記クロック発生器は、前記ブロック消去
完了信号の入力を受ける第１反転ゲートと、前記第１反
転ゲートの出力信号及び基準クロック信号の入力を各々
受けるノアゲートと、前記ノアゲートの出力信号の入力
を受けながらクロック信号を出力する第２反転ゲート
と、前記ブロック消去完了信号及び前記ブロック選択回
路の出力信号の入力を受ける第１ナンドゲートと、前記
第１ナンドゲートの出力信号の入力を受けて消去完了信
号を出力する第３反転ゲートと、前記ブロック信号の入
力を受けるパルス発生部と、前記パルス発生部の出力信
号による消去進行信号、消去検証信号及び消去比較信号
を順次に出力する状態カウンターとからなることを特徴
とする。
完了信号の入力を受ける第１反転ゲートと、前記第１反
転ゲートの出力信号及び基準クロック信号の入力を各々
受けるノアゲートと、前記ノアゲートの出力信号の入力
を受けながらクロック信号を出力する第２反転ゲート
と、前記ブロック消去完了信号及び前記ブロック選択回
路の出力信号の入力を受ける第１ナンドゲートと、前記
第１ナンドゲートの出力信号の入力を受けて消去完了信
号を出力する第３反転ゲートと、前記ブロック信号の入
力を受けるパルス発生部と、前記パルス発生部の出力信
号による消去進行信号、消去検証信号及び消去比較信号
を順次に出力する状態カウンターとからなることを特徴
とする。
【００１１】前記ブロック選択回路は前記消去信号の入
力からパルス信号を発生させる消去信号検出回路と、前
記消去信号の入力を受ける第１反転ゲートと、前記消去
信号検出回路の出力信号により初期化されたクロック信
号入力端子を通じてブロック消去完了信号が入力される
第１フリップ・フロップ回路と、前記消去信号検出回路
の出力信号により初期化されたクロック信号入力端子が
前記第１フリップ・フロップ回路の入力端子に接続され
る第２フリップ・フロップ回路と、前記第２フリップ・
フロップ回路の出力信号及び前記消去信号の入力を受け
る第１ナンドゲートと、ノーマルアドレス信号及び前記
第１反転ゲートの出力信号の入力を各々受ける第２ナン
ドゲートと、前記第１及び第２ナンドゲートの出力信号
を各々受ける第３ナンドゲートと、前記第１フリップ・
フロップ回路の出力信号及び前記消去信号の入力を受け
る第３ナンドゲートと、他のノーマルアドレス信号及び
前記第１反転ゲートの出力信号の入力を各々受ける第４
ナンドゲートと、前記第３及び第４ナンドゲートの出力
信号の入力を各々受ける第５ナンドゲートと、前記第３
ナンドゲートの出力端子に接続される第２反転ゲート
と、前記第５ナンドゲートの出力端子に接続される第３
反転ゲートと、前記第２反転ゲート、第３ナンドゲー
ト、第３反転ゲート及び第５ナンドゲート各々の出力信
号からブロック選択信号を発生させるブロック選択デコ
ーダーとからなることを特徴とする。
力からパルス信号を発生させる消去信号検出回路と、前
記消去信号の入力を受ける第１反転ゲートと、前記消去
信号検出回路の出力信号により初期化されたクロック信
号入力端子を通じてブロック消去完了信号が入力される
第１フリップ・フロップ回路と、前記消去信号検出回路
の出力信号により初期化されたクロック信号入力端子が
前記第１フリップ・フロップ回路の入力端子に接続され
る第２フリップ・フロップ回路と、前記第２フリップ・
フロップ回路の出力信号及び前記消去信号の入力を受け
る第１ナンドゲートと、ノーマルアドレス信号及び前記
第１反転ゲートの出力信号の入力を各々受ける第２ナン
ドゲートと、前記第１及び第２ナンドゲートの出力信号
を各々受ける第３ナンドゲートと、前記第１フリップ・
フロップ回路の出力信号及び前記消去信号の入力を受け
る第３ナンドゲートと、他のノーマルアドレス信号及び
前記第１反転ゲートの出力信号の入力を各々受ける第４
ナンドゲートと、前記第３及び第４ナンドゲートの出力
信号の入力を各々受ける第５ナンドゲートと、前記第３
ナンドゲートの出力端子に接続される第２反転ゲート
と、前記第５ナンドゲートの出力端子に接続される第３
反転ゲートと、前記第２反転ゲート、第３ナンドゲー
ト、第３反転ゲート及び第５ナンドゲート各々の出力信
号からブロック選択信号を発生させるブロック選択デコ
ーダーとからなることを特徴とする。
【００１２】
【発明の実施の形態】以下に、添付した図面を参照して
本発明を詳細に説明する。図２は本発明によるフラッシ
ュメモリ装置を説明するためのブロック図であり、図３
乃至図５を参照して次の如く説明する。
本発明を詳細に説明する。図２は本発明によるフラッシ
ュメモリ装置を説明するためのブロック図であり、図３
乃至図５を参照して次の如く説明する。
【００１３】本発明によるフラッシュメモリ装置のメモ
リセルアレー（Memory Cell Array）は第１乃至第４メ
モリセルブロックMB1 〜MB4 に分かれて構成される。
リセルアレー（Memory Cell Array）は第１乃至第４メ
モリセルブロックMB1 〜MB4 に分かれて構成される。
【００１４】前記第１乃至第４メモリセルブロックMB1
〜MB4 及びネガティブチャージポンプ１の出力端子NQP
間には第１乃至第４ローカルポンプ回路P1〜P4の出力信
号（Ｒ）により各々作動し、更にＰ型ＭＯＳトランジス
ターから構成される第１乃至第４スイッチング回路Q1〜
Q4が各々接続される。
〜MB4 及びネガティブチャージポンプ１の出力端子NQP
間には第１乃至第４ローカルポンプ回路P1〜P4の出力信
号（Ｒ）により各々作動し、更にＰ型ＭＯＳトランジス
ターから構成される第１乃至第４スイッチング回路Q1〜
Q4が各々接続される。
【００１５】前記第１乃至第４ローカルポンプ回路P1〜
P4は消去信号（Erase Signal）及びクロック発生器（Cl
ock Generator ）３の出力信号（CLK ）から動作するブ
ロック選択回路２の第１乃至第４出力信号（B1〜B4) に
より選択的に動作するように構成される。
P4は消去信号（Erase Signal）及びクロック発生器（Cl
ock Generator ）３の出力信号（CLK ）から動作するブ
ロック選択回路２の第１乃至第４出力信号（B1〜B4) に
より選択的に動作するように構成される。
【００１６】前記第１乃至第４ローカルポンプ回路P1〜
P4は各々図３に図示された如く前記ネガティブチャージ
ポンプ１の出力端子NQP 及び出力端子Ｒ間に接続されて
ダイオードの如く動作するように構成された第１及び第
２トランジスターQ5，Q6が直列に接続される。更に、前
記第１トランジスターQ5のゲート端子及びナンドゲート
ND8 の出力端子間には第１キャパシターC1が接続され、
更に前記ナンドゲートND8 の入力端子には前記ブロック
選択回路２の出力信号（B1，B2，B3，B4）及び第１パル
ス信号（Ｐ）が各々入力される。
P4は各々図３に図示された如く前記ネガティブチャージ
ポンプ１の出力端子NQP 及び出力端子Ｒ間に接続されて
ダイオードの如く動作するように構成された第１及び第
２トランジスターQ5，Q6が直列に接続される。更に、前
記第１トランジスターQ5のゲート端子及びナンドゲート
ND8 の出力端子間には第１キャパシターC1が接続され、
更に前記ナンドゲートND8 の入力端子には前記ブロック
選択回路２の出力信号（B1，B2，B3，B4）及び第１パル
ス信号（Ｐ）が各々入力される。
【００１７】前記第２トランジスターQ6のゲート端子及
びナンドーゲートND9 の出力端子間には第２キャパシタ
ーC2が接続される。前記ナンドゲートND9 の入力端子に
は前記ブロック選択回路２の出力信号（B1，B2，B3，B
4）及び第２パルス信号（／Ｐ）が各々入力される。
びナンドーゲートND9 の出力端子間には第２キャパシタ
ーC2が接続される。前記ナンドゲートND9 の入力端子に
は前記ブロック選択回路２の出力信号（B1，B2，B3，B
4）及び第２パルス信号（／Ｐ）が各々入力される。
【００１８】
【数１】
【００１９】前記第１及び第２トランジスターQ5，Q6は
Ｐ型ＭＯＳトランンジスターからなり、前記第１パルス
信号（Ｐ）及び第２パルス信号（／Ｐ）は相互に反対の
位相を有して一定の周期で供給される。
Ｐ型ＭＯＳトランンジスターからなり、前記第１パルス
信号（Ｐ）及び第２パルス信号（／Ｐ）は相互に反対の
位相を有して一定の周期で供給される。
【００２０】前記ブロック選択回路２は図４に示された
如く前記消去信号の入力からパルスを発生させる消去信
号検出回路４の出力信号から第１及び第２フリップ・フ
ロップ回路5A，5Bが初期化（reset ）されるように構成
される。
如く前記消去信号の入力からパルスを発生させる消去信
号検出回路４の出力信号から第１及び第２フリップ・フ
ロップ回路5A，5Bが初期化（reset ）されるように構成
される。
【００２１】前記第１フリップ・フロップ回路5Aのクロ
ック信号入力端子CLには前記クロック発生器３の出力信
号（CLK ）が入力される。更に、入力端子Ｄは前記第２
フリップ・フロップ回路5Bのクロック信号入力端子CLに
接続される。
ック信号入力端子CLには前記クロック発生器３の出力信
号（CLK ）が入力される。更に、入力端子Ｄは前記第２
フリップ・フロップ回路5Bのクロック信号入力端子CLに
接続される。
【００２２】前記第２フリップ・フロック回路5Bの出力
信号（Ｑ）及び前記消去信号の入力を受けるナンドゲー
トND1 とノーマルアドレス信号（Ａｎ）及び反転ゲート
G1により反転された前記消去信号の入力を受けるナンド
ゲートND2 の各出力信号はナンドゲートND5 に入力され
る。
信号（Ｑ）及び前記消去信号の入力を受けるナンドゲー
トND1 とノーマルアドレス信号（Ａｎ）及び反転ゲート
G1により反転された前記消去信号の入力を受けるナンド
ゲートND2 の各出力信号はナンドゲートND5 に入力され
る。
【００２３】前記第１フリップ・フロック回路5Aの出力
信号（Ｑ）及び前記消去信号の入力を受けるナンドゲー
トND3 と他のノーマルアドレス信号（Ａｎ＋１）及び前
記反転ゲートG1により反転された前記消去信号の入力を
受けるナンドゲートND4 の各出力信号はナンドゲートND
6 に入力されるように構成される。
信号（Ｑ）及び前記消去信号の入力を受けるナンドゲー
トND3 と他のノーマルアドレス信号（Ａｎ＋１）及び前
記反転ゲートG1により反転された前記消去信号の入力を
受けるナンドゲートND4 の各出力信号はナンドゲートND
6 に入力されるように構成される。
【００２４】前記ナンドゲートND5 の出力信号と、該ナ
ンドゲートND5 の出力信号が反転ゲートG2により反転さ
れた出力信号と、前記ナンドゲートND6 の出力信号と、
該ナンドゲートND6 の出力信号が反転ゲートG3により反
転された出力信号とが、夫々ブロック選択デコーダー６
に入力される。前記ブロック選択デコーダー６の動作に
より前記第１乃至第４ブロック選択出力信号（B1〜B4)
が出力されるように構成される。
ンドゲートND5 の出力信号が反転ゲートG2により反転さ
れた出力信号と、前記ナンドゲートND6 の出力信号と、
該ナンドゲートND6 の出力信号が反転ゲートG3により反
転された出力信号とが、夫々ブロック選択デコーダー６
に入力される。前記ブロック選択デコーダー６の動作に
より前記第１乃至第４ブロック選択出力信号（B1〜B4)
が出力されるように構成される。
【００２５】前記クロック発生器３は、図５に図示され
た如くブロック消去完了信号（BEP）が反転ゲートG4に
入力され、前記反転ゲートG4の出力信号及び基準クロッ
ク信号（RCK ）がノア（ＮＯＲ）ゲートG7に入力され
る。前記ノアゲートG7の出力信号は反転ゲートG5を通じ
て前記クロック信号（CLK ）出力端子に入力され、前記
出力信号（B4）及び前記ブロック消去完了信号（BEP ）
はナンドゲートND7 に入力される。
た如くブロック消去完了信号（BEP）が反転ゲートG4に
入力され、前記反転ゲートG4の出力信号及び基準クロッ
ク信号（RCK ）がノア（ＮＯＲ）ゲートG7に入力され
る。前記ノアゲートG7の出力信号は反転ゲートG5を通じ
て前記クロック信号（CLK ）出力端子に入力され、前記
出力信号（B4）及び前記ブロック消去完了信号（BEP ）
はナンドゲートND7 に入力される。
【００２６】前記ナンドゲートND7 の出力信号は反転ゲ
ートG6を通じて消去完了信号（END）出力端子に入力さ
れる。前記ブロック消去完了信号（BEP ）はパルス発生
部７に入力され、前記パルス発生部７の出力信号は消去
進行信号（Ｘ）、消去検証信号（Ｙ）及び消去比較信号
（Ｚ）を順次に出力する状態カウンター８に入力される
ように構成される。上述の如く構成されたフラッシュメ
モリ装置の消去動作を以下に説明する。
ートG6を通じて消去完了信号（END）出力端子に入力さ
れる。前記ブロック消去完了信号（BEP ）はパルス発生
部７に入力され、前記パルス発生部７の出力信号は消去
進行信号（Ｘ）、消去検証信号（Ｙ）及び消去比較信号
（Ｚ）を順次に出力する状態カウンター８に入力される
ように構成される。上述の如く構成されたフラッシュメ
モリ装置の消去動作を以下に説明する。
【００２７】まず、図４に示された前記消去信号検出回
路４の入力端子を通じてハイ（high）状態の消去信号が
入力されると、前記消去信号検出回路４の出力信号によ
り前記第１及び第２フリップ・フロック回路5A，5Bは初
期状態になる。
路４の入力端子を通じてハイ（high）状態の消去信号が
入力されると、前記消去信号検出回路４の出力信号によ
り前記第１及び第２フリップ・フロック回路5A，5Bは初
期状態になる。
【００２８】これにより前記ブロック選択デコーダー６
から前記第１出力信号（B1）のみがハイ状態で出力され
る。このとき前記第１ローカルポンプ回路P1のナンドゲ
ートND8 ，ND9 の入力端子を通じて前記第１及び第２パ
ルス信号（Ｐ），（／Ｐ）が各々入力され、これにより
前記第１及び第２トランジスターQ5，Q6が交互に動作す
る。
から前記第１出力信号（B1）のみがハイ状態で出力され
る。このとき前記第１ローカルポンプ回路P1のナンドゲ
ートND8 ，ND9 の入力端子を通じて前記第１及び第２パ
ルス信号（Ｐ），（／Ｐ）が各々入力され、これにより
前記第１及び第２トランジスターQ5，Q6が交互に動作す
る。
【００２９】したがって、前記第１ローカルポンプ回路
P1の出力端子Ｒには前記ネガティブチャージポンプ１の
出力電圧が前記第１及び第２トランジスターQ5，Q6のし
きい値電圧程度に降下されて印加されるため前記第１ス
イッチング手段Q1が動作して、前記ネガティブチャージ
ポンプ１の出力電圧が前記第１メモリセルブロックMB1
に供給され、消去動作が行われる。このとき第２乃至第
４メモリセルブロックMB2 〜MB4 には前記ネガティブチ
ャージポンプ１の出力電圧は供給されない。
P1の出力端子Ｒには前記ネガティブチャージポンプ１の
出力電圧が前記第１及び第２トランジスターQ5，Q6のし
きい値電圧程度に降下されて印加されるため前記第１ス
イッチング手段Q1が動作して、前記ネガティブチャージ
ポンプ１の出力電圧が前記第１メモリセルブロックMB1
に供給され、消去動作が行われる。このとき第２乃至第
４メモリセルブロックMB2 〜MB4 には前記ネガティブチ
ャージポンプ１の出力電圧は供給されない。
【００３０】前記第１メモリセルブロックMB1 に存在す
るすべてのメモリセルの消去が完了すると、図５に示さ
れた前記反転ゲートG4にブロック消去完了信号（BEP ）
が入力される。更に、前記反転ゲートG4の出力信号及び
基準クロック信号（RCK ）は前記ノアゲートG7に各々入
力される。前記ノアゲートG7の出力信号は前記反転ゲー
トG5により反転された後、図４に示された前記第１フリ
ップ・フロップ回路5Aのクロック信号入力端子CLに入力
される。
るすべてのメモリセルの消去が完了すると、図５に示さ
れた前記反転ゲートG4にブロック消去完了信号（BEP ）
が入力される。更に、前記反転ゲートG4の出力信号及び
基準クロック信号（RCK ）は前記ノアゲートG7に各々入
力される。前記ノアゲートG7の出力信号は前記反転ゲー
トG5により反転された後、図４に示された前記第１フリ
ップ・フロップ回路5Aのクロック信号入力端子CLに入力
される。
【００３１】これと同時に前記ブロック消去完了信号
（BEP ）の入力を受ける前記パルス発生部７は前記状態
カウンター８を動作させて消去進行信号（Ｘ）、消去検
証信号（Ｙ）及び消去比較信号（Ｚ）を順次に繰り返し
再発生するようにする。
（BEP ）の入力を受ける前記パルス発生部７は前記状態
カウンター８を動作させて消去進行信号（Ｘ）、消去検
証信号（Ｙ）及び消去比較信号（Ｚ）を順次に繰り返し
再発生するようにする。
【００３２】前記の如き動作により前記ブロック選択回
路２により前記第２出力信号（B2）のみがハイ状態で出
力される。このとき前記第２ローカルポンプ回路P2のナ
ンドゲートND8 ，ND9 の入力端子を通じて前記第１及び
第２パルス信号（Ｐ），（／Ｐ）が各々入力され、これ
により前記第１及び第２トランジスターQ5，Q6が交互に
動作する。
路２により前記第２出力信号（B2）のみがハイ状態で出
力される。このとき前記第２ローカルポンプ回路P2のナ
ンドゲートND8 ，ND9 の入力端子を通じて前記第１及び
第２パルス信号（Ｐ），（／Ｐ）が各々入力され、これ
により前記第１及び第２トランジスターQ5，Q6が交互に
動作する。
【００３３】したがって、前記第２ローカルポンプ回路
P2の出力端子Ｒには、前記ネガティブチャージポンプ１
の出力電圧が前記第１及び第２トランジスターQ5，Q6の
しきい値電圧程度に降下して印加されるため前記第２ス
イッチング手段Q2が動作し、前記ネガティブチャージポ
ンプ１の出力電圧が前記第２メモリセルブロックMB2に
供給されて消去動作がなされる。この時、前記第１、第
３及び第４メモリセルブロックMB1 ，MB3 ，MB4 には前
記ネガティブチャージポンプ１の出力電圧は供給されな
い。
P2の出力端子Ｒには、前記ネガティブチャージポンプ１
の出力電圧が前記第１及び第２トランジスターQ5，Q6の
しきい値電圧程度に降下して印加されるため前記第２ス
イッチング手段Q2が動作し、前記ネガティブチャージポ
ンプ１の出力電圧が前記第２メモリセルブロックMB2に
供給されて消去動作がなされる。この時、前記第１、第
３及び第４メモリセルブロックMB1 ，MB3 ，MB4 には前
記ネガティブチャージポンプ１の出力電圧は供給されな
い。
【００３４】上述の如き動作により前記第３及び第４メ
モリセルブロックMB3 ，MB4 の消去動作が完了するとブ
ロック消去完了信号（BEP ）及び前記第４出力信号（B
4）が前記クロック発生器３のナンドゲートND7 に入力
される。
モリセルブロックMB3 ，MB4 の消去動作が完了するとブ
ロック消去完了信号（BEP ）及び前記第４出力信号（B
4）が前記クロック発生器３のナンドゲートND7 に入力
される。
【００３５】前記ナンドゲートND7 の出力信号は、前記
反転ゲートG6により反転され、前記反転ゲートG6の出力
信号により前記クロック発生器３は消去終了信号（END
）を出力することになる。
反転ゲートG6により反転され、前記反転ゲートG6の出力
信号により前記クロック発生器３は消去終了信号（END
）を出力することになる。
【００３６】
【発明の効果】上述した如く本発明は消去動作時にネガ
ティブチャージボンプの出力端子に印加される過度な負
荷（load）による素子の動作特性低下を防止するため消
去信号の入力により各メモリセルブロックが順次に選択
され、選択されたメモリセルブロックにのみネガティブ
チャージポンプの出力電圧が供給されるようにする。し
たがって、ネガティブチャージポンプの出力端子に印加
される負荷の大きさが「１／｛メモリセルブロックの数
（Ｎ）｝」に減少され、これにより素子の動作特性低下
を防止することができる卓越した効果がある。
ティブチャージボンプの出力端子に印加される過度な負
荷（load）による素子の動作特性低下を防止するため消
去信号の入力により各メモリセルブロックが順次に選択
され、選択されたメモリセルブロックにのみネガティブ
チャージポンプの出力電圧が供給されるようにする。し
たがって、ネガティブチャージポンプの出力端子に印加
される負荷の大きさが「１／｛メモリセルブロックの数
（Ｎ）｝」に減少され、これにより素子の動作特性低下
を防止することができる卓越した効果がある。
【図１】従来のフラッシュメモリ装置を説明するための
構成図である。
構成図である。
【図２】本発明によるフラッシュメモリ装置を説明する
ためのブロック図である。
ためのブロック図である。
【図３】図２に示されたローカルポンプ回路の詳細回路
図である。
図である。
【図４】図２に示されたブロック選択回路の詳細回路図
である。
である。
【図５】図２に示されたクロック発生器の詳細回路図で
ある。
ある。
１，12…ネガティブチャージポンプ ２…ブロック選択回路 ３…クロック発生器 ４…消去信号検出回路 5A…第１フリップ・フロップ回路 5B…第２フリップ・フロップ回路 ６…ブロック選択回路 ７…パルス発生器 ８…状態カウンター 11…メモリセルアレー P1〜P4…第１〜第４ローカルポンプ回路 MB1 〜MB4 …第１〜第４メモリセルブロック
Claims (13)
- 【請求項１】 フラッシュメモリ装置において、 多数のメモリセルブロックからなるメモリセルアレー
と、 前記メモリセルアレーに陰電圧を供給するためのネガテ
ィブチャージポンプと、 前記ネガティブチャージポンプ及び前記メモリセルブロ
ック間に接続された多数のスイッチング回路と、 前記各スイッチング回路を動作させるための多数のロー
カルポンプ回路と、 消去信号の入力により前記ローカルポンプ回路を順次に
動作させるためのブロック選択回路からなることを特徴
とするフラッシュメモリ装置。 - 【請求項２】 請求項１において、 前記スイッチング回路はＰ型ＭＯＳトランジスターで構
成されることを特徴とするフラッシュメモリ装置。 - 【請求項３】 請求項１において、 前記ローカルポンプ回路は前記ネガティブチャージポン
プの出力端子及び前記スイッチング回路間に接続され、
ダイオードの如く動作する第１及び第２トランジスター
と、 前記ブロック選択回路の出力信号及び第１パルス信号が
各々入力される第１ナンドゲートと、 前記第１トランジスターのゲート端子及び前記第１ナン
ドゲートの出力端子間に接続された第１キャパシター
と、 前記ブロック選択回路の出力信号及び第２パルス信号が
各々入力される第２ナンドゲートと、 前記第２トランジスターのゲート端子及び前記第２ナン
ドゲートの出力端子間に接続される第２キャパシターに
より構成されることを特徴とするフラッシュメモリ装
置。 - 【請求項４】 請求項３において、 前記第１及び第２トランジスターはＰ型ＭＯＳトランジ
スターであることを特徴とするフラッシュメモリ装置。 - 【請求項５】 請求項３において、 前記第１パルス信号及び第２パルス信号は相互反対の位
相を有し、一定の周期で供給されることを特徴とするフ
ラッシュメモリ装置。 - 【請求項６】 請求項１において、 前記ブロック選択回路は前記消去信号の入力によりパル
スを発生させる消去信号検出回路と、 前記消去信号の入力を受ける第１反転ゲートと、 前記消去信号検出回路の出力信号により初期化されクロ
ック信号入力端子を通じてブロック消去完了信号が入力
される第１フリップ・フロップ回路と、 前記消去信号検出回路の出力信号により初期化され、ク
ロック信号入力端子が前記フリップ・フロップ回路の入
力端子に接続された第２フリップ・フロップ回路と、 前記第２フリップ・フロップ回路の出力信号及び前記消
去信号の入力を受ける第１ナンドゲートと、 ノーマルアドレス信号及び前記第１反転ゲートの出力信
号の入力を各々受ける第２ナンドゲートと、 前記第１及び第２ナンドゲートの出力信号を各々受ける
第３ナンドゲートと、 前記第１フリップ・フロップ回路の出力信号及び前記消
去信号の入力を受ける第４ナンドゲートと、 他のノーマルアドレス信号及び前記第１反転ゲートの出
力信号を各々受ける第５ナンドゲートと、 前記第４及び第５ナンドゲートの出力信号の入力を各々
受ける第６ナンドゲートと、 前記第３ナンドゲートの出力端子に接続された第２反転
ゲートと、 前記第６ナンドゲートの出力端子に接続された第３反転
ゲートと、 前記第２反転ゲート、第３ナンドゲート、第３反転ゲー
ト及び第６ナンドゲート各々の出力信号によりブロック
選択信号を発生させるブロック選択デコーダーとからな
ることを特徴とするフラッシュメモリ装置。 - 【請求項７】 フラッシュメモリ装置において、 多数のメモリセルブロックからなるメモリセルアレー
と、 前記メモリセルアレーに陰電圧を供給するためのネガテ
ィブチャージポンプと、 前記ネガティブチャージポンプ及び前記メモリセルブロ
ック間に接続された多数のスイッチング回路と、 前記各スイッチング回路を動作させるための多数のロー
カルポンプ回路と、 ブロック消去完了信号の入力によりクロック信号及び消
去終了信号を出力するクロック発生器と、 消去信号及び前記クロック信号の入力から前記ローカル
ポンプ回路を順次に動作させるためのブロック選択回路
とからなることを特徴とするフラッシュメモリ装置。 - 【請求項８】 請求項７において、 前記スイッチング回路はＰ型ＭＯＳトランジスターで構
成されることを特徴とするフラッシュメモリ装置。 - 【請求項９】 請求項７において、 前記ローカルポンプ回路は前記ネガティブチャージポン
プの出力端子及び前記スイッチング回路間に接続されて
端子間のダイオードにより動作されるように構成される
第１及び第２トランジスターと、 前記ブロック選択回路の出力信号及び第１パルス信号の
入力を各々受ける第１ナンドゲートと、 前記第１トランジスターのゲート端子及び前記第１ナン
ドゲートの出力端子間に接続される第１キャパシター
と、 前記ブロック選択回路の出力信号及び第２パルス信号の
入力を各々受ける第２ナンドゲートと、 前記第２トランジスターのゲート端子及び前記第２ナン
ドゲートの出力端子間に接続される第２キャパシターと
により構成されることを特徴とするフラッシュメモリ装
置。 - 【請求項１０】 請求項９において、 前記第１及び第２トランジスターはＰ型ＭＯＳトランジ
スターであることを特徴とするフラッシュメモリ装置。 - 【請求項１１】 請求項９において、 前記第１パルス信号及び第２パルス信号は相互に反対の
位相を有し、一定の周期で供給されることを特徴とする
フラッシュメモリ装置。 - 【請求項１２】 請求項７において、 前記クロック発生器は前記ブロック消去完了信号の入力
を受ける第１反転ゲートと、 前記第１反転ゲートの出力信号及び基準クロック信号の
入力を各々受けるノアゲートと、 前記ノアゲートの出力信号の入力を受けてクロック信号
を出力する第２反転ゲートと、 前記ブロック消去完了信号及び前記ブロック選択回路の
出力信号の入力を受ける第１ナンドゲートと、 前記第１ナンドゲートの出力信号の入力を受けて消去完
了信号を出力する第３反転ゲートと、 前記ブロック消去信号の入力を受けるパルス発生部と、 前記パルス発生部の出力信号により消去進行信号、消去
検証信号及び消去比較信号を順次に出力する状態カウン
ターとからなることを特徴とするフラッシュメモリ装
置。 - 【請求項１３】 請求項７において、 前記ブロック選択回路は前記消去信号の入力からパルス
を発生させる消去信号検出回路と、 前記消去信号の入力を受ける第１反転ゲートと、 前記消去信号検出回路の出力信号により初期化され、ク
ロック信号入力端子を通じてブロック消去完了信号が入
力される第１フリップ・フロップ回路と、 前記消去信号検出回路の出力信号により初期化され、ク
ロック信号入力端子が前記第１フリップ・フロップ回路
の入力端子に接続された第２フリップ・フロップ回路
と、 前記第２フリップ・フロップ回路の出力信号及び前記消
去信号の入力を受ける第１ナンドゲートと、 ノーマルアドレス信号及び前記第１反転ゲートの出力信
号を各々受ける第２ナンドゲートと、 前記第１及び第２ナンドゲートの出力信号の入力を各々
受けると共に、前記第１フリップ・フロップ回路の出力
信号及び前記消去信号の入力を受ける第３ナンドゲート
と、 他のノーマルアドレス信号及び前記第１反転ゲートの出
力信号の入力を各々受ける第４ナンドゲートと、 前記第３及び第４ナンドゲート出力の入力を各々受ける
第５ナンドゲートと、 前記第３ナンドゲートの出力端子に接続される第２反転
ゲートと、 前記第５ナンドゲートの出力端子に接続される第３反転
ゲートと、 前記第２反転ゲート、第３ナンドゲート、第３反転ゲー
ト及び第５ナンドゲートの各々の出力信号によりブロッ
ク選択信号を発生させるブロック選択デコーダーとから
なることを特徴とするフラッシュメモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950035938A KR0172532B1 (ko) | 1995-10-18 | 1995-10-18 | 플래쉬 메모리 장치 |
| KR95-35938 | 1995-10-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09180476A true JPH09180476A (ja) | 1997-07-11 |
| JP3128061B2 JP3128061B2 (ja) | 2001-01-29 |
Family
ID=19430508
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27447896A Expired - Fee Related JP3128061B2 (ja) | 1995-10-18 | 1996-10-17 | フラッシュメモリ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5774399A (ja) |
| JP (1) | JP3128061B2 (ja) |
| KR (1) | KR0172532B1 (ja) |
| GB (1) | GB2306718B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006185530A (ja) * | 2004-12-28 | 2006-07-13 | Renesas Technology Corp | 不揮発性半導体メモリ装置 |
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|---|---|---|---|---|
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| KR100190366B1 (ko) * | 1996-04-10 | 1999-06-01 | 김영환 | 반도체 메모리 장치 및 그 전원인가방법 |
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| KR19990050472A (ko) * | 1997-12-17 | 1999-07-05 | 구본준 | 승압전압 발생회로 |
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| KR20000032290A (ko) * | 1998-11-13 | 2000-06-15 | 윤종용 | 멀티-뱅크 구조를 가지는 반도체 메모리 장치 |
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- 1995-10-18 KR KR1019950035938A patent/KR0172532B1/ko not_active IP Right Cessation
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- 1996-10-15 GB GB9621504A patent/GB2306718B/en not_active Expired - Fee Related
- 1996-10-17 JP JP27447896A patent/JP3128061B2/ja not_active Expired - Fee Related
- 1996-10-18 US US08/730,874 patent/US5774399A/en not_active Expired - Lifetime
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| JPH06150677A (ja) * | 1992-10-30 | 1994-05-31 | Mitsubishi Electric Corp | 半導体記憶装置 |
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| JP3128061B2 (ja) | 2001-01-29 |
| KR0172532B1 (ko) | 1999-03-30 |
| US5774399A (en) | 1998-06-30 |
| GB2306718B (en) | 2000-01-19 |
| GB2306718A (en) | 1997-05-07 |
| KR970023453A (ko) | 1997-05-30 |
| GB9621504D0 (en) | 1996-12-04 |
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