CN116166180A - 存储器装置以及抹除方法 - Google Patents
存储器装置以及抹除方法 Download PDFInfo
- Publication number
- CN116166180A CN116166180A CN202111414402.2A CN202111414402A CN116166180A CN 116166180 A CN116166180 A CN 116166180A CN 202111414402 A CN202111414402 A CN 202111414402A CN 116166180 A CN116166180 A CN 116166180A
- Authority
- CN
- China
- Prior art keywords
- memory
- sub
- erase
- signal
- security control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
- G06F3/062—Securing storage systems
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
- G06F3/0646—Horizontal data movement in storage systems, i.e. moving data in between storage devices or systems
- G06F3/0652—Erasing, e.g. deleting, data cleaning, moving of data to a wastebasket
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/102—External programming circuits, e.g. EPROM programmers; In-circuit programming or reprogramming; EPROM emulators
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
- G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/22—Safety or protection circuits preventing unauthorised or accidental access to memory cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/24—Memory cell safety or protection circuits, e.g. arrangements for preventing inadvertent reading or writing; Status cells; Test cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/32—Timing circuits
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Abstract
本发明实施例提供了一种存储器装置以及抹除方法,该存储器装置包括主存储器、第一子存储器以及控制器。当第一子存储器被抹除完成时,第一子存储器输出第一抹除完成信号。控制器接收抹除信号以抹除主存储器。控制器根据抹除信号以及第一抹除完成信号,抹除主存储器。
Description
技术领域
本发明是有关于一种存储器装置以及抹除方法,特别是有关于一种具有安全性的存储器装置及其抹除方法。
背景技术
在物联网的时代,为了避免设备内部的数据被有心人士偷走,愈来愈多的设备商倾向采用具备安全性(Security)功能的芯片作为开发工具,芯片内部具备安全性功能的存储器作为储存方法与数据的作法也逐渐受到市场的关注与青睐。
随着设备应用复杂度的提升,作为开发工具芯片内部储存数据的存储器容量也必须跟着增加,有鉴于此,许多芯片设计商开始尝试在芯片内部摆放不只一块存储器,为了能使每一块存储器内部的数据都能受到安全性功能的保护且方便统一控制,芯片设计商往往通过一块主存储器(main memory)负责自己本身与各个子存储器(sub memory)的安全性功能开关。
然而,当使用者清除安全性功能时,芯片设计商要如何确保各区块的存储器数据不会意外暴露出来,进而避免产生数据安全的问题。因此,有必要针对存储器的安全性而对存储器的抹除流程进行优化。
发明内容
本发明揭露了具有安全性的存储器装置及其抹除方法,由于存储器装置的子存储器的安全性是储存于主存储器,因此当需要抹除主存储器时,需于子存储器皆抹除完成后才抹除主存储器,以防止主存储器抹除后使得子存储器进入解锁状态,而造成自存储器中的安全性数据发生暴露的情况。
有鉴于此,本发明提出一种存储器装置,包括一主存储器、一第一子存储器以及一控制器。当所述第一子存储器被抹除完成时,所述第一子存储器输出一第一抹除完成信号。所述控制器接收一抹除信号以抹除所述主存储器,其中所述控制器根据所述抹除信号以及所述第一抹除完成信号,抹除所述主存储器。
根据本发明的一实施例,存储器装置更包括一第二子存储器。当所述第二子存储器被完全抹除时,所述第二子存储器输出一第二抹除完成信号。所述控制器根据所述抹除信号、所述第一抹除完成信号以及所述第二抹除完成信号,抹除所述主存储器。
根据本发明的一实施例,当所述第一子存储器并未产生所述第一抹除完成信号及/或所述第二子存储器并未产生所述第二抹除完成信号时,所述控制器不抹除所述主存储器。
根据本发明的一实施例,存储器装置更包括一安全性暂存器。所述安全性暂存器储存一第一安全控制以及一第二安全控制。所述第一子存储器根据所述第一安全控制而操作于一锁定状态,所述第二子存储器根据所述第二安全控制而操作于所述锁定状态。当所述控制器完成一初始化程序时,所述控制器自所述主存储器,将所述第一安全控制以及所述第二安全控制写入所述安全性暂存器。当抹除所述第一子存储器及/或所述第二子存储器时,所述第一子存储器及/或所述第二子存储器分别跟据所述第一安全控制及/或所述第二安全控制而操作于一解锁状态。
根据本发明的一实施例,所述第一子存储器以及所述第二子存储器的任一者更包括一多工器以及一触发器。所述多工器根据所述第一安全控制选择一第一子抹除控制信号以及所述第一抹除完成信号的一者而为一中间信号,或根据所述第二安全控制选择一第二子抹除控制信号以及所述第二抹除完成信号的一者而为所述中间信号。所述触发器根据一时脉信号输出所述中间信号而为所述第一抹除完成信号,或根据所述时脉信号输出所述中间信号而为所述第二抹除完成信号。
根据本发明的一实施例,当所述控制器接收到所述第一子抹除控制信号以抹除所述第一子存储器及/或接收到所述第二子抹除控制信号以抹除所述第二子存储器时,所述控制器利用所述第一安全控制及/或所述第二安全控制而分别将所述第一子存储器及/或所述第二子存储器操作于一解锁状态,并且所述第一子存储器以及所述第二子存储器的所述多工器分别产生所述第一抹除完成信号以及所述第二抹除完成信号。
根据本发明的一实施例,所述控制器包括一与门。所述与门接收所述抹除信号、所述第一抹除完成信号以及所述第二抹除完成信号而产生一使能信号。当所述抹除信号、所述第一抹除完成信号以及所述第二抹除完成信号皆为一第一逻辑电平时,所述与门输出的所述使能信号为所述第一逻辑电平。所述控制器响应于所述使能信号,而抹除所述主存储器。
本发明更提出一种抹除方法,适用于一存储器装置。所述存储器装置包括一主存储器以及一第一子存储器。所述抹除方法包括接收一抹除信号以抹除所述主存储器;判断所述第一子存储器是否抹除完成;当所述第一子存储器抹除完成时,抹除所述主存储器;以及当所述第一子存储器并未抹除完成时,不抹除所述主存储器。
根据本发明的一实施例,所述存储器装置更包括一第二子存储器,其中所述抹除方法更包括判断所述第二子存储器是否抹除完成;当所述第一子存储器以及所述第二子存储器皆抹除完成时,抹除所述主存储器;以及当所述第一子存储器及/或所述第二子存储器并未抹除完成时,不抹除所述主存储器。
根据本发明的一实施例,所述存储器装置更包括一安全性暂存器,用以储存一第一安全控制以及一第二安全控制,其中所述第一子存储器以及所述第二子存储器分别根据所述第一安全控制以及所述第二安全控制而操作于一锁定状态,其中当所述存储器装置成一初始化程序时,所述第一安全控制以及所述第二安全控制自所述主存储器写入至所述安全性暂存器,其中当抹除所述第一子存储器及/或所述第二子存储器时,所述第一子存储器及/或所述第二子存储器分别跟据所述第一安全控制及/或所述第二安全控制而操作于一解锁状态。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案,下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。
图1为本发明的一实施例所述的存储器装置的方块图;
图2为本发明的一实施例所述的电路单元的电路图;
图3为本发明的一实施例所述的电路单元的电路图;
图4为本发明的一实施例所述的抹除方法的流程图。
【附图标号】
100:存储器装置
110:主存储器
120:安全性暂存器
130-1:第一子存储器
130-2:第二子存储器
130-N:第N子存储器
140:控制器
SE:抹除信号
SC1:第一安全控制
SC2:第二安全控制
SCN:第N安全控制
EC1:第一抹除完成信号
EC2:第二抹除完成信号
ECN:第N抹除完成信号
SES1:第一子抹除信号
SES2:第二子抹除信号
SESN:第N子抹除信号
200、300:电路单元
210:多工器
220:触发器
SC:安全控制
SES:子抹除控制信号
EC:抹除完成信号
SM:中间信号
310:与门
EN:使能信号
400:抹除方法
S410~S440:步骤流程
具体实施方式
以下说明为本发明的实施例。其目的是要举例说明本发明一般性的原则,不应视为本发明的限制,本发明的范围当以权利要求所界定者为准。
能理解的是,虽然在此可使用用语“第一”、“第二”、“第三”等来叙述各种元件、组成成分、区域、层、及/或部分,这些元件、组成成分、区域、层、及/或部分不应被这些用语限定,且这些用语仅是用来区别不同的元件、组成成分、区域、层、及/或部分。因此,以下讨论的一第一元件、组成成分、区域、层、及/或部分可在不偏离本揭露一些实施例的教示的情况下被称为一第二元件、组成成分、区域、层、及/或部分。
值得注意的是,以下所揭露的内容可提供多个用以实践本发明的不同特点的实施例或范例。以下所述的特殊的元件范例与安排仅用以简单扼要地阐述本发明的精神,并非用以限定本发明的范围。此外,以下说明书可能在多个范例中重复使用相同的元件符号或文字。然而,重复使用的目的仅为了提供简化并清楚的说明,并非用以限定多个以下所讨论的实施例以及/或配置之间的关系。此外,以下说明书所述的一个特征连接至、耦接至以及/或形成于另一特征之上等的描述,实际可包含多个不同的实施例,包括所述这些特征直接接触,或者包含其它额外的特征形成于所述这些特征之间等等,使得所述这些特征并非直接接触。
图1为本发明的一实施例所述的存储器装置的方块图。如图1所示,存储器装置100包括主存储器110、安全性暂存器120、第一子存储器130-1、第二子存储器130-2、…、第N子存储器130-N以及控制器140。根据本发明的一实施例,主存储器110用以储存主存储器110、第一子存储器130-1、第二子存储器130-2、…以及第N子存储器130-N的安全性控制。
安全性暂存器120用以储存分别控制第一子存储器130-1、第二子存储器130-2、…以及第N子存储器130-N的第一安全控制SC1、第二安全控制SC2、…以及第N安全控制SCN。根据本发明的一实施例,当控制器140完成初始化程序时,控制器140将第一安全控制SC1、第二安全控制SC2、…以及第N安全控制SCN,自主存储器110写入至安全性暂存器120。此外,控制器140利用储存于安全性暂存器120的第一安全控制SC1、第二安全控制SC2、…以及第N安全控制SCN,分别控制第一子存储器130-1、第二子存储器130-2、…以及第N子存储器130-N的安全性。根据本发明的一实施例,如图1所示,安全性暂存器120耦接至第一子存储器130-1、第二子存储器130-2、…以及第N子存储器130-N。
根据本发明的一实施例,当第一安全控制SC1、第二安全控制SC2、…以及第N安全控制SCN的任一者为第一逻辑电平时,对应的第一子存储器130-1、第二子存储器130-2、…以及第N子存储器130-N操作于锁定状态,使得控制器140无法对对应的第一子存储器130-1、第二子存储器130-2、…以及第N子存储器130-N进行抹除操作,并且第一子存储器130-1、第二子存储器130-2、…以及第N子存储器130-N所储存的数据以安全性进行保护。
根据本发明的另一实施例,当第一安全控制SC1、第二安全控制SC2、…以及第N安全控制SCN的任一者为第二逻辑电平时,对应的第一子存储器130-1、第二子存储器130-2、…以及第N子存储器130-N操作于解锁状态,使得控制器140得以对对应的第一子存储器130-1、第二子存储器130-2、…以及第N子存储器130-N进行抹除操作,并且第一子存储器130-1、第二子存储器130-2、…以及第N子存储器130-N所储存的数据不受保护。
当第一子存储器130-1、第二子存储器130-2、…以及第N子存储器130-N的任一者完成抹除操作时,第一子存储器130-1、第二子存储器130-2、…以及第N子存储器130-N分别产生对应的第一抹除完成信号EC1、第二抹除完成信号EC2、…以及第N抹除完成信号ECN。此外,第一子存储器130-1、第二子存储器130-2、…以及第N子存储器130-N分别将产生的第一抹除完成信号EC1、第二抹除完成信号EC2、…以及第N抹除完成信号ECN,发送至控制器140。
控制器140接收抹除信号SE、第一子抹除信号SES1、第二子抹除信号SES2、…、第N子抹除信号SESN、第一抹除完成信号EC1、第二抹除完成信号EC2、…以及第N抹除完成信号ECN,以执行对应的抹除动作,其中抹除信号SE用以抹除主存储器110,第一子抹除信号SES1、第二子抹除信号SES2、…以及第N子抹除信号SESN用以分别抹除第一子存储器130-1、第二子存储器130-2、…以及第N子存储器130-N。控制器140更将第一子抹除信号SES1、第二子抹除信号SES2、…以及第N子抹除信号SESN,分别提供至第一子存储器130-1、第二子存储器130-2、…以及第N子存储器130-N。根据本发明的一实施例,控制器140根据抹除信号SE、第一抹除完成信号EC1、第二抹除完成信号EC2、…以及第N抹除完成信号ECN,对主存储器110执行抹除操作。
换句话说,当第一子存储器130-1、第二子存储器130-2、…以及第N子存储器130-N任一者尚未完成抹除操作时,控制器140不会对主存储器110进行抹除操作,直到第一子存储器130-1、第二子存储器130-2、…以及第N子存储器130-N皆完成抹除操作时,控制器140才对主存储器110进行抹除操作。
由于第一子存储器130-1、第二子存储器130-2、…以及第N子存储器130-N的第一安全控制SC1、第二安全控制SC2、…以及第N安全控制SCN储存于主存储器110中,在第一子存储器130-1、第二子存储器130-2、…以及第N子存储器130-N尚未清空之前就抹除主存储器110的话,会迫使第一子存储器130-1、第二子存储器130-2、…以及第N子存储器130-N进入解锁状态,因而暴露所储存的数据。
图2为本发明的一实施例所述的电路单元的电路图。根据本发明的一实施例,电路单元200位于图1的第一子存储器130-1、第二子存储器130-2、…以及第N子存储器130-N的每一者。
如图2所示,电路单元200包括多工器210以及触发器220。多工器210根据安全控制SC,选择子抹除控制信号SES以及抹除完成信号EC而为中间信号SM。根据本发明的一实施例,安全控制SC对应至图1的第一安全控制SC1、第二安全控制SC2、…以及第N安全控制SCN的一者,子抹除控制信号SES对应至图1的第一子抹除控制信号SES1、第二子抹除控制信号SES2、…以及第N子抹除控制信号SESN。触发器220根据时脉信号CLK将中间信号SM输出为抹除完成信号EC,其中抹除完成信号EC对应至第一抹除完成信号EC1、第二抹除完成信号EC2、…以及第N抹除完成信号ECN。
举例来说,当第N子存储器130-N根据位于第一逻辑电平的第N安全控制SCN(对应至图2所示的安全控制SC)而操作于锁定状态时,多工器210根据第N安全控制SCN(对应至图2所示的安全控制SC),选择第N抹除完成信号ECN(对应至图2所示的抹除完成信号EC)而为中间信号SM。换句话说,触发器220闩锁第N抹除完成信号ECN(对应至图2所示的抹除完成信号EC),使得第N抹除完成信号ECN(对应至图2所示的抹除完成信号EC)维持相同的逻辑电平。
举例来说,当第N子存储器130-N根据位于第二逻辑电平的第N安全控制SCN(对应至图2所示的安全控制SC)而操作于解锁状态且根据位于高逻辑电平的第N子抹除控制信号SESN(对应至图2所示的子抹除控制信号SES)进行抹除操作时,多工器210根据第N安全控制SCN(对应至图2所示的安全控制SC),选择第N子抹除控制信号SESN(对应至图2所示的子抹除控制信号SES)而为中间信号SM,因此触发器220将第N子抹除控制信号SESN(对应至图2所示的子抹除控制信号SES)输出为第N抹除完成信号ECN(对应至图2所示的抹除完成信号EC)。
图3为本发明的一实施例所述的电路单元的电路图。如图3所示,电路单元300包括与门310。根据本发明的一实施例,电路单元300位于控制器140中。与门310接收抹除信号SE、第一抹除完成信号EC1、第二抹除完成信号EC2、…以及第N抹除完成信号ECN进行逻辑运算,而产生使能信号EN。当抹除信号SE、第一抹除完成信号EC1、第二抹除完成信号EC2、…以及第N抹除完成信号ECN皆为高逻辑电平时,与门310输出的使能信号EN为高逻辑电平,其中控制器140响应于位于高逻辑电平的使能信号EN,而抹除主存储器110。
根据本发明的一实施例,当使能信号EN为高逻辑电平时,代表第一子存储器130-1、第二子存储器130-2、…以及第N子存储器130-N皆已完成抹除操作,并且也已接收到抹除主存储器110的抹除信号SE,因而与门310产生了位于高逻辑电平的使能信号EN。控制器140响应于位于高逻辑电平的使能信号EN而抹除主存储器110,可保证主存储器110在第一子存储器130-1、第二子存储器130-2、…以及第N子存储器130-N任一者尚未完成抹除操作之前,不会抹除主存储器110,以保留第一子存储器130-1、第二子存储器130-2、…以及第N子存储器130-N的安全性保护。
图4为本发明的一实施例所述的抹除方法的流程图。以下针对图4所示的流程图的描述,将搭配图1的方块图,以利详细说明。
如图4所示的抹除方法400,首先接收抹除信号SE以抹除主存储器110(步骤S410)。判断第一子存储器130-1、第二子存储器130-2、…以及第N子存储器130-N是否皆已抹除完成(步骤S420)。根据本发明的一实施例,如图3所示,利用与门310的使能信号EN,判断第一子存储器130-1、第二子存储器130-2、…以及第N子存储器130-N是否皆已抹除完成。
当判断第一子存储器130-1、第二子存储器130-2、…以及第N子存储器130-N皆抹除完成时,抹除主存储器110(步骤S430)。详细而言,图3的与门310判断抹除信号SE、第一抹除完成信号EC1、第二抹除完成信号EC2、…以及第N抹除完成信号ECN是否皆为高逻辑电平,当抹除信号SE、第一抹除完成信号EC1、第二抹除完成信号EC2、…以及第N抹除完成信号ECN皆为高逻辑电平时,代表可对主存储器110进行抹除操作。
当判断第一子存储器130-1、第二子存储器130-2、…以及第N子存储器130-N的任一者尚未抹除完成时,不抹除主存储器(步骤S440),并重新执行步骤S420,直到第一子存储器130-1、第二子存储器130-2、…以及第N子存储器130-N皆抹除完成时才抹除主存储器110。
本发明揭露了具有安全性的存储器装置及其抹除方法,由于存储器装置的子存储器的安全性储存于主存储器,因此当需要抹除主存储器时,需于子存储器皆抹除完成后才抹除主存储器,以防止主存储器抹除后使得子存储器进入解锁状态,而造成自存储器中的安全性数据发生暴露的情况。
虽然本揭露的实施例及其优点已揭露如上,但应该了解的是,本领域技术人员,在不脱离本揭露的精神和范围内,当可作更动、替代与润饰。此外,本揭露的保护范围并未局限于说明书内所述特定实施例中的制造工艺、机器、制造、物质组成、装置、方法及步骤,本领域技术人员可从本揭露一些实施例的揭示内容中理解现行或未来所发展出的制造工艺、机器、制造、物质组成、装置、方法及步骤,只要可以在此处所述实施例中实施大抵相同功能或获得大抵相同结果皆可根据本揭露一些实施例使用。因此,本揭露的保护范围包括上述制造工艺、机器、制造、物质组成、装置、方法及步骤。另外,每一权利要求构成个别的实施例,且本揭露的保护范围也包括各个权利要求及实施例的组合。
Claims (10)
1.一种存储器装置,其特征在于,包括:
一主存储器;
一第一子存储器,其中当所述第一子存储器被抹除完成时,所述第一子存储器输出一第一抹除完成信号;以及
一控制器,接收一抹除信号以抹除所述主存储器,其中所述控制器根据所述抹除信号以及所述第一抹除完成信号,抹除所述主存储器。
2.根据权利要求1所述的存储器装置,其特征在于,还包括:
一第二子存储器,其中当所述第二子存储器被完全抹除时,所述第二子存储器输出一第二抹除完成信号,其中所述控制器根据所述抹除信号、所述第一抹除完成信号以及所述第二抹除完成信号,抹除所述主存储器。
3.根据权利要求2所述的存储器装置,其特征在于,当所述第一子存储器并未产生所述第一抹除完成信号及/或所述第二子存储器并未产生所述第二抹除完成信号时,所述控制器不抹除所述主存储器。
4.根据权利要求2所述的存储器装置,其特征在于,还包括:
一安全性暂存器,储存一第一安全控制以及一第二安全控制,其中所述第一子存储器根据所述第一安全控制而操作于一锁定状态,所述第二子存储器根据所述第二安全控制而操作于所述锁定状态,其中当所述控制器完成一初始化程序时,所述控制器自所述主存储器,将所述第一安全控制以及所述第二安全控制写入所述安全性暂存器,其中当抹除所述第一子存储器及/或所述第二子存储器时,所述第一子存储器及/或所述第二子存储器分别跟据所述第一安全控制及/或所述第二安全控制而操作于一解锁状态。
5.根据权利要求4所述的存储器装置,其特征在于,所述第一子存储器以及所述第二子存储器的任一者更包括:
一多工器,根据所述第一安全控制选择一第一子抹除控制信号以及所述第一抹除完成信号的一者而为一中间信号,或根据所述第二安全控制选择一第二子抹除控制信号以及所述第二抹除完成信号的一者而为所述中间信号;以及
一触发器,根据一时脉信号输出所述中间信号而为所述第一抹除完成信号,或根据所述时脉信号输出所述中间信号而为所述第二抹除完成信号。
6.根据权利要求5所述的存储器装置,其特征在于,当所述控制器接收到所述第一子抹除控制信号以抹除所述第一子存储器及/或接收到所述第二子抹除控制信号以抹除所述第二子存储器时,所述控制器利用所述第一安全控制及/或所述第二安全控制而分别将所述第一子存储器及/或所述第二子存储器操作于一解锁状态,并且所述第一子存储器以及所述第二子存储器的所述多工器分别产生所述第一抹除完成信号以及所述第二抹除完成信号。
7.根据权利要求3所述的存储器装置,其特征在于,所述控制器包括:
一与门,接收所述抹除信号、所述第一抹除完成信号以及所述第二抹除完成信号而产生一使能信号,其中当所述抹除信号、所述第一抹除完成信号以及所述第二抹除完成信号皆为一第一逻辑电平时,所述与门输出的所述使能信号为所述第一逻辑电平,其中所述控制器响应于所述使能信号,而抹除所述主存储器。
8.一种抹除方法,适用于一存储器装置,其特征在于,所述存储器装置包括一主存储器以及一第一子存储器,其中所述抹除方法包括:
接收一抹除信号以抹除所述主存储器;
判断所述第一子存储器是否抹除完成;
当所述第一子存储器抹除完成时,抹除所述主存储器;以及
当所述第一子存储器并未抹除完成时,不抹除所述主存储器。
9.根据权利要求8所述的抹除方法,其特征在于,所述存储器装置更包括一第二子存储器,其中所述抹除方法更包括:
判断所述第二子存储器是否抹除完成;
当所述第一子存储器以及所述第二子存储器皆抹除完成时,抹除所述主存储器;以及
当所述第一子存储器及/或所述第二子存储器并未抹除完成时,不抹除所述主存储器。
10.根据权利要求9所述的抹除方法,其特征在于,所述存储器装置更包括一安全性暂存器,用以储存一第一安全控制以及一第二安全控制,其中所述第一子存储器以及所述第二子存储器分别根据所述第一安全控制以及所述第二安全控制而操作于一锁定状态,其中当所述存储器装置成一初始化程序时,所述第一安全控制以及所述第二安全控制自所述主存储器写入至所述安全性暂存器,其中当抹除所述第一子存储器及/或所述第二子存储器时,所述第一子存储器及/或所述第二子存储器分别跟据所述第一安全控制及/或所述第二安全控制而操作于一解锁状态。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202111414402.2A CN116166180A (zh) | 2021-11-25 | 2021-11-25 | 存储器装置以及抹除方法 |
US17/560,488 US11942161B2 (en) | 2021-11-25 | 2021-12-23 | Secure memory device and erase method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202111414402.2A CN116166180A (zh) | 2021-11-25 | 2021-11-25 | 存储器装置以及抹除方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN116166180A true CN116166180A (zh) | 2023-05-26 |
Family
ID=86384175
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202111414402.2A Pending CN116166180A (zh) | 2021-11-25 | 2021-11-25 | 存储器装置以及抹除方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US11942161B2 (zh) |
CN (1) | CN116166180A (zh) |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR0172532B1 (ko) * | 1995-10-18 | 1999-03-30 | 김주용 | 플래쉬 메모리 장치 |
US6209069B1 (en) | 1998-05-11 | 2001-03-27 | Intel Corporation | Method and apparatus using volatile lock architecture for individual block locking on flash memory |
TW501138B (en) | 2001-03-15 | 2002-09-01 | Macronix Int Co Ltd | Erase device and method of flash memory |
US7640389B2 (en) | 2006-02-28 | 2009-12-29 | Freescale Semiconductor, Inc. | Non-volatile memory having a multiple block erase mode and method therefor |
TWI658465B (zh) | 2018-02-02 | 2019-05-01 | 華邦電子股份有限公司 | 記憶體裝置以及其寫入/抹除方法 |
KR102533072B1 (ko) | 2018-08-13 | 2023-05-17 | 에스케이하이닉스 주식회사 | 블록의 상태에 따라 사용 여부를 결정하는 메모리 시스템 및 메모리 시스템의 동작 방법 |
-
2021
- 2021-11-25 CN CN202111414402.2A patent/CN116166180A/zh active Pending
- 2021-12-23 US US17/560,488 patent/US11942161B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US11942161B2 (en) | 2024-03-26 |
US20230162800A1 (en) | 2023-05-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN102543192B (zh) | 非易失性存储器件的编程方法 | |
US7093064B2 (en) | Programming suspend status indicator for flash memory | |
US6643725B1 (en) | Memory card having a buffer memory for storing testing instruction | |
CN1082215C (zh) | 采用程控安全性访问控制的一种安全存储器卡 | |
US20070067603A1 (en) | Nonvolatile memory device and the method of generation of the address translation table | |
US20050071592A1 (en) | Selectable block protection for non-volatile memory | |
TW200845007A (en) | Flash memory with improved programming precision | |
KR102012298B1 (ko) | 비휘발성 메모리 장치 및 그 구동 방법 | |
US9406388B2 (en) | Memory area protection system and methods | |
US20230052624A1 (en) | Operating mode register | |
CN102844742B (zh) | 带有mux-d扫描功能的脉冲动态逻辑门 | |
US8154925B2 (en) | Semiconductor memory device and system capable of executing an interleave programming for a plurality of memory chips and a 2-plane programming at the respective memory chips | |
KR20030084702A (ko) | 불휘발성 반도체 기억 장치 | |
US8423933B2 (en) | Staged scenario generation | |
JP7228657B2 (ja) | 半導体記憶装置 | |
CN114020682A (zh) | 芯片工作模式的控制方法、装置、芯片和存储介质 | |
US20020021595A1 (en) | Boot block flash memory control circuit; IC memory card and semiconductor memory device incorporating the same; and erasure method for boot block flash memory | |
CN116166180A (zh) | 存储器装置以及抹除方法 | |
WO2006040798A1 (ja) | 半導体集積回路装置および電子システム | |
US9100016B2 (en) | Semiconductor circuit including a clock gating circuit | |
TW200303551A (en) | Semiconductor memory device and electronic information device using the same | |
JP4327626B2 (ja) | 不揮発性半導体記憶装置 | |
US20040194037A1 (en) | Leakage control in integrated circuits | |
US6665766B1 (en) | Adaptable configuration interface for a programmable logic device | |
TWI775147B (zh) | 記憶體裝置以及抹除方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination |