KR100460269B1 - 반도체 소자의 ｍｏｓ 커패시터 형성 방법 - Google Patents

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Abstract

본 발명은 폴리 희생막을 이용한 티타늄 살리사이드층을 이용하여 배선을 형성하여 저저항 특성을 구현할 수 있도록한 반도체 소자의 MOS 커패시터 형성 방법에 관한 것으로, 반도체 기판상에 로직 게이트, 커패시터 전극, 메모리 게이트를 동시에 패터닝하는 단계;LDD 이온 주입 공정을 진행하고 게이트 스페이서를 형성하는 단계; 소오스/드레인 영역을 형성하고 전면에 도우프드 폴리 희생막을 형성하는 단계;상기 도우프드 폴리 희생막을 선택적으로 제거하여 임의의 소오스/드레인 영역과 커패시터 전극상에만 남기는 단계;실리사이드 공정으로 도우프드 폴리 희생막이 남겨진 부분을 포함하는 영역에 살리사이드층을 형성하여 커패시터 데이터 패스를 형성하는 단계;전면에 층간 절연층을 형성하고 선택적으로 패터닝하여 콘택을 형성하는 단계를 포함한다.

Description

반도체 소자의 ＭＯＳ 커패시터 형성 방법{Method for fabricating MOS capacitor of semiconductor device}
본 발명은 반도체 소자의 제조 에 관한 것으로, 구체적으로 폴리 희생막을 이용한 티타늄 살리사이드층을 이용하여 배선을 형성하여 저저항 특성을 구현할 수 있도록한 반도체 소자의 MOS 커패시터 형성 방법에 관한 것이다.
최근, 통신 장치나 정보 기기의 소형화 추세에 있고 이들 기기에서는 디지털 신호와 아날로그 신호의 양쪽을 취급하는 것이 많지만, 종래 디지털 신호의 처리와 아날로그 신호의 처리는 다른 반도체 장치가 이용되어 왔다.
이것은 아날로그 신호의 처리에는 고정밀도의 커패시터가 필요하기 때문이다.
즉, MOS 트랜지스터를 탑재하여 디지털 신호를 취급하는 회로에서는 커패시터는 MOS구조로 구성된다.
그러나 MOS 커패시터는 용량 값의 인가 전압 의존성이 크기 때문에, 예를 들어 아날로그 회로의 일부로 이용하면, 큰 신호 왜곡 등이 발생하는 원인이 되므로 구조의 개선 및 특성 향상이 필요하다.
이하에서 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 MOS 커패시터에 관하여 설명한다.
도 1a내지 도 1f는 종래 기술의 MOS 커패시터 형성을 위한 공정 단면도이다.
종래 기술에서는 먼저, 도 1a와 같이, 로직 회로부와 메모리부의 게이트를 동시에 형성한다.
회로간 분리를 위한 STI 소자 격리층(1), 게이트 산화막(2), 게이트 폴리층을 형성하고 선택적으로 식각하여 로직 게이트(3c),커패시터 전극(3b), 메모리 게이트(3a)를 형성한다.
그리고 도 1b와 같이, LDD 이온 주입 공정으로 로직 트랜지스터와 셀 부분에 LDD 영역(4a)(4b)를 형성한다.
이어, 도 1c와 같이, 게이트 스페이서(5)를 형성한 다음 고농도 이온 주입 공정으로 액티브 영역에 소오스/드레인 영역(7)을 형성하는 것과 동시에 게이트 및 커패시터 전극을 동시에 도핑하고 정션 커패시턴스를 감소시키기 위해 이온 주입층(6)을 형성한다.
그리고 도 1d와 같이, Ti를 전면에 증착하고 열처리하여 도핑된 액티브 및 폴리 표면에 티타늄 실리사이드TiSi2(Ti-salicide)(8)를 형성하고 미반응의 티타늄층을 제거한다.
이어, 도 1e에서와 같이, 셀 트랜지스터의 드레인 부분과 커패시터 플레이트의 게이트 전극(3b)가 연결되어야 함으로 ILD 층(inter layer dielectric)(9)을 증착 형성한다.
그리고 셀 트랜지스터 드레인 부분과 커패시터 플레이트 폴리에 콘택을 형성하고 메탈을 매립하여 배선층(interconnection layer)(10)을 형성한다.
이와 같은 공정은 5 ohm 이상의 콘택을 두 개 지나야 함으로 커패시터에 저장된 전하가 지나가는 통로의 저항이 높아져 트랜스퍼 전하 효율과 속도가 저하된다.
또한, 모든 메모리 셀이 이런 방법으로 연결되어야 함으로 셀 블록내에서는 메탈1 레이어로 다른 회로간의 배선을 할 수 없다.
이어, 도 1f와 같이, IMD층(inter metal dielectric)(11)을 형성한 다음 셀 위를 지나가는 일반적인 메탈 배선(12)을 형성한다.
이와 같은 종래 기술의 MOS 커패시터 형성 공정은 복잡한 공정 진행을 요구하며 높은 데이터 패스 저항을 형성하여 효율을 저하시킴으로 오퍼레이션 가능한 셀 블록 사이즈를 작게 만들어야 한다.
그러나 이와 같은 종래 기술의 반도체 소자의 MOS 커패시터의 제조 공정은 다음과 같은 문제점이 있다.
MOS 커패시터 형성을 위해 콘택을 두 개 지나야 함으로 커패시터에 저장된 전하가 지나가는 통로의 저항이 높아져 트랜스퍼 전하 효율과 속도가 저하된다.
또한, 모든 메모리 셀이 이런 방법으로 연결되어야 함으로 셀 블록내에서는 메탈1 레이어로 다른 회로간의 배선을 할 수 없다.
그리고 복잡한 공정 진행을 요구하며 높은 데이터 패스 저항을 형성하여 효율을 저하시킴으로 오퍼레이션 가능한 셀 블록 사이즈를 작게 만들어야 하므로 전체 칩사이즈가 증가하여 웨이퍼에 대한 메모리 집적도가 감소하는 문제가 있다.
본 발명은 이와 같은 종래 기술의 반도체 소자의 MOS 커패시터 형성 공정의문제를 해결하기 위하여 안출한 것으로,폴리 희생막을 이용한 티타늄 살리사이드층을 이용하여 배선을 형성하여 저저항 특성을 구현할 수 있도록한 반도체 소자의 MOS 커패시터 형성 방법을 제공하는데 그 목적이 있다.
도 1a내지 도 1f는 종래 기술의 MOS 커패시터 형성을 위한 공정 단면도
도 2a내지 도 2e는 본 발명에 따른 MOS 커패시터 형성을 위한 공정 단면도
-도면의 주요 부분에 대한 부호의 설명-
21. 소자 격리층 22. 게이트 산화막
23a. 메모리 게이트 23b. 커패시터 전극
23c. 로직 게이트 24. LDD 영역
25. 게이트 스페이서 26. Co 이온 주입층
27. 소오스/드레인 영역 28. 도우프드 폴리 희생막
29. 포토레지스트 30. 살리사이드층
31. ILD층 32. 메탈 배선
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 MOS 커패시터 형성 방법은 반도체 기판상에 로직 게이트, 커패시터 전극, 메모리 게이트를 동시에 패터닝하는 단계;LDD 이온 주입 공정을 진행하고 게이트 스페이서를 형성하는 단계;소오스/드레인 영역을 형성하고 전면에 도우프드 폴리 희생막을 형성하는 단계;상기 도우프드 폴리 희생막을 선택적으로 제거하여 임의의 소오스/드레인 영역과 커패시터 전극상에만 남기는 단계;실리사이드 공정으로 도우프드 폴리 희생막이 남겨진 부분을 포함하는 영역에 살리사이드층을 형성하여 커패시터 뎅터 패스를 형성하는 단계;전면에 층간 절연층을 형성하고 선택적으로 패터닝하여 콘택을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 MOS 커패시터 형성 방법의 바람직한 실시예에 관하여 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2a내지 도 2f는 본 발명에 따른 MOS 커패시터 형성을 위한 공정 단면도이다.
본 발명은 MOS 커패시터 형성시에 메탈 라인을 이용하지 않고 도우프드 폴리를 이용한 살리사이드층을 이용하여 배선을 구현함으로 저저항 구현, 공정 안정화 및 제조 비용 측면에서 유리하도록 한 것이다.
본 발명은 먼저, 도 2a와 같이, 로직 회로부와 메모리부의 게이트를 동시에 형성한다.
회로간 분리를 위한 STI 소자 격리층(21), 게이트 산화막(22), 게이트 폴리층을 형성하고 선택적으로 식각하여 로직 게이트(23c),커패시터 전극(23b), 메모리 게이트(23a)를 형성한다.
그리고 로직 게이트(23c), 메모리 게이트(23a)의 측면에 LDD 영역(24)을 형성한다.
이어, 도 2b와 같이, 산화막과 나이트라이드막을 증착한 다음 전면 건식각으로 게이트 스페이서(25)를 형성한다.
그리고 전면에 도우프드 폴리 희생막(28)을 200~300Å의 두께로 증착한다.
이때 폴리 200~300Å 두께는 이후 Ti 살리사이드 형성시 완전히 변이되는 두께이다.
그리고 도우프드 폴리 희생막(28)을 이온 주입 손상 완화용 스크린막으로 활용하여 N+ 이온 주입 공정으로 소오스/드레인 영역(27)을 형성하고, 순차적으로 라이트(light) 소오스 Ph를 이용한 이온 주입층(26)을 형성하는 것과 동시에 로직 게이트(23c),커패시터 전극(23b), 메모리 게이트(23a)을 도핑시킨다.
이와 같은 공정으로 산화막이나 나이트라이드의 스크린막을 추가 증착할 필요없이 이후 살리사이드막으로 이용되는 폴리 실리콘층을 스크린막으로 이용함으로써 공정 추가를 억제하는 효과가 있다.
이어, 도 2c와 같이, 포토리소그래피 공정으로 서로 연결되어야 하는 N+ 정션 부분과 커패시터 플레이트 부분을 포토레지스트(29)로 덮은 다음 등방성(isotropic) 건식 식각 공정으로 도우프드 폴리 희생막(28)을 제거한다.
이와 같이, 등방성 건식각을 사용하여 도우프드 폴리 희생막(28)을 식각함으로써 트랜지스터 게이트의 스페이서(25) 부분까지 잔여물이 남지 않게 된다.
또한, 트랜지스터 형성후에 고온 공정이 있는 소자 제작시에는 Ti 대신에 Co를 이용하여 CoSi2를 형성할 수도 있다.
그리고 도 2d와 같이, 포토레지스트(29)를 제거하고 Ti 400Å을 증착하고 열처리함으로써 Ti와 접촉된 Si 결정과 반응하여 티타늄 살리사이드(TiSi2)(30)를 형성하고 산화막위에서는 TiN이 남게 한다음 습식각으로 TiN을 제거한다.
이때, N+ 정션와 커패시터 플레이트 사이의 스페이서 위에는 선 증착된 도우프드 폴리 희생막(28)으로 인하여 400Å의 티타늄 실리사이드(TiSi2)가 형성되어 셀프 얼라인 배선(self aligned interconnection)이 이루어진다.
이어, 도 2e와 같이, ILD층(inter layer dielectric)(31)를 증착하고 평탄화한 다음 일반 로직 회로 제작 공정대로 콘택을 형성하고 메탈 배선(32) 형성 공정을 진행함으로써 MOSCAP 회로로 인한 레이어 증가 및 공정 증가를 최대한 억제한다.
본 발명에서는 데이터 패스로 메탈 라인을 이용하지 않고 Ti 살리사이드 폴리를 희생막으로 이용하여 데이터 패스를 형성함으로써 공정이 간단하고 상호연결 저항을 줄일 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정해져야 한다.
이상에서 설명한 본 발명에 따른 반도체 소자의 MOS 커패시터 형성 방법은 다음과 같은 효과가 있다.
본 발명은 자기 정렬(self aligned)방식으로 Ti 살리사이드막을 이용해 배선공정을 진행하여 추가되는 메탈층을 없애며 저저항 배선을 가능하게 한다.
또한, 데이터 패스의 효율을 높이며 공정 단순화로 인해 공정 단가 감소와 안정화를 향상시킨다.

Claims (5)

  1. 반도체 기판상에 로직 게이트, 커패시터 전극, 메모리 게이트를 동시에 패터닝하는 단계;
    LDD 이온 주입 공정을 진행하고 게이트 스페이서를 형성하는 단계;
    소오스/드레인 영역을 형성하고 전면에 도우프드 폴리 희생막을 형성하는 단계;
    상기 도우프드 폴리 희생막을 선택적으로 제거하여 임의의 소오스/드레인 영역과 커패시터 전극상에만 남기는 단계;
    실리사이드 공정으로 도우프드 폴리 희생막이 남겨진 부분을 포함하는 영역에 살리사이드층을 형성하여 커패시터 데이터 패스를 형성하는 단계;
    전면에 층간 절연층을 형성하고 선택적으로 패터닝하여 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 MOS 커패시터 형성 방법.
  2. 제 1 항에 있어서, 도우프드 폴리 희생막을 후속되는 실리사이드 공정시에 금속과 전부 반응이 이루어지는 두께를 고려하여 형성하는 것을 특징으로 하는 반도체 소자의 MOS 커패시터 형성 방법.
  3. 제 1 항에 있어서, 소오스/드레인 영역을 형성하기 위한 불순물 이온 주입 공정시에 도우프드 폴리 희생막을 이온 주입 손상 완화용 스크린막으로 사용하는 것을 특징으로 하는 반도체 소자의 MOS 커패시터 형성 방법.
  4. 제 1 항에 있어서, 소오스/드레인 영역을 형성한 후에 연속적으로 접합 커패시턴스를 줄이기 위한 Co 이온 주입을 실시하는 것을 특징으로 하는 반도체 소자의 MOS 커패시터 형성 방법.
  5. 제 4 항에 있어서, Co 이온 주입시에 게이트 도핑이 동시에 이루어지는 것을 특징으로 하는 반도체 소자의 MOS 커패시터 형성 방법.
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