CN117750771A - 半导体存储装置 - Google Patents

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Abstract

本发明提供一种可高集成化的半导体存储装置。所述装置具备：第1结构，具有多个第1导电层，所述第1导电层在第1方向上连续，且在与第1方向交叉的积层方向上积层；及第2结构，具有多个第2导电层，所述第2导电层相对于第1导电层，在与第1方向及积层方向交叉的第2方向上排列，且与第1导电层电独立。从积层方向观察，多个第1通孔接触电极的一部分电连接于多个第1晶体管的至少一部分；多个第1通孔接触电极的另一部分电连接于多个第2晶体管的至少一部分；多个第2通孔接触电极的一部分电连接于多个第3晶体管的至少一部分，多个第2通孔接触电极的另一部分电连接于多个第4晶体管的至少一部分。

Description

半导体存储装置
[相关申请]
本申请享有以日本专利申请2022-150375号(申请日：2022年9月21日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本实施方式涉及一种半导体存储装置。
背景技术
已知一种半导体存储装置，具备半导体衬底、沿着与该半导体衬底的表面交叉的积层方向积层的多个导电层、与这多个导电层对向的半导体层、及设置在导电层与半导体层之间的电荷蓄积膜。电荷蓄积膜例如具备氮化硅(SiN)等绝缘性电荷蓄积膜或浮动栅极等导电性电荷蓄积膜等可存储数据的存储器部。
发明内容
提供一种可高集成化的半导体存储装置。
一实施方式的半导体存储装置具备：第1结构，具有多个第1导电层，所述第1导电层在第1方向上连续，且在与所述第1方向交叉的积层方向上积层；以及第2结构，具有多个第2导电层，所述第2导电层在所述第1方向上连续，在所述积层方向上积层，相对于所述第1导电层，在与所述第1方向及所述积层方向交叉的第2方向上排列，且与所述第1导电层电独立；包含所述第1结构及所述第2结构的存储平面区域具备：第1存储器区域、第2存储器区域及第3存储器区域，分别包含多个半导体柱及多个电荷蓄积膜，且在所述第1方向上排列，所述半导体柱在所述积层方向上延伸；所述第1存储器区域与所述第2存储器区域之间的第1区域；以及所述第2存储器区域与所述第3存储器区域之间的第2区域；并且对于所述第1结构，在与所述积层方向相反方向上设置有多个第1晶体管及多个第3晶体管；对于所述第2结构，在与所述积层方向相反方向上设置有多个第2晶体管及多个第4晶体管；所述第2存储器区域设置在所述第1存储器区域与所述第3存储器区域之间；所述第1结构还具备多个第1通孔接触电极，所述第1通孔接触电极设置在所述第1区域，在所述积层方向上延伸，且连接于所述多个第1导电层的至少一部分；所述第2结构还具备多个第2通孔接触电极，所述第2通孔接触电极设置在所述第2区域，在所述积层方向上延伸，且连接于所述多个第2导电层的至少一部分；从所述积层方向观察，所述多个第1通孔接触电极的一部分电连接于设置在所述第1结构与所述第1区域重叠的位置的所述多个第1晶体管的至少一部分；从所述积层方向观察，所述多个第1通孔接触电极的另一部分电连接于设置在所述第2结构与所述第1区域重叠的位置的所述多个第2晶体管的至少一部分；从所述积层方向观察，所述多个第2通孔接触电极的一部分电连接于设置在所述第1结构与所述第2区域重叠的位置的所述多个第3晶体管的至少一部分；从所述积层方向观察，所述多个第2通孔接触电极的另一部分电连接于设置在所述第2结构与所述第2区域重叠的位置的所述多个第4晶体管的至少一部分。
附图说明
图1是表示第1实施方式的存储器晶粒MD的一部分构成的示意性电路图。
图2是表示周边电路PC的一部分构成的示意性电路图。
图3是表示周边电路PC的一部分构成的示意性电路图。
图4是表示存储器晶粒MD的构成例的示意性分解立体图。
图5是表示芯片CM的构成例的示意性仰视图。
图6是表示芯片CP的构成例的示意性俯视图。
图7是表示芯片CM、CP的一部分构成的示意性剖视图。
图8是将图5的A所示部分放大表示的示意性仰视图。
图9是将图8所示的结构沿着B-B′线切断，并沿着箭头方向所见的示意性剖视图。
图10是将图9的C所示部分放大表示的示意性剖视图。
图11是将图5的D所示部分放大表示的示意性仰视图。
图12是将图11所示的结构沿着E-E′线切断，并沿着箭头方向所见的示意性剖视图。
图13是将图6的F所示部分放大表示的示意性俯视图。
图14是表示比较例的半导体存储装置的构成的示意性剖视图。
图15是表示第2实施方式的芯片CM2的构成例的示意性仰视图。
图16是表示第2实施方式的芯片CP2的构成例的示意性仰视图。
图17是表示第2实施方式的芯片CM2、CP2的一部分构成的示意性剖视图。
图18是表示第3实施方式的芯片CM3的构成例的示意性仰视图。
图19是表示第3实施方式的芯片CM3、CP3的一部分构成的示意性剖视图。
图20是表示第4实施方式的芯片CM4的构成例的示意性仰视图。
图21是表示第4实施方式的芯片CM4、CP4的一部分构成的示意性剖视图。
图22是用来说明通孔接触电极CC(WL)的制造方法的一部分的示意性剖视图。
图23是用来说明该方法的一部分的示意性剖视图。
图24是用来说明该方法的一部分的示意性剖视图。
图25是用来说明该方法的一部分的示意性剖视图。
图26是用来说明第5实施方式的半导体存储装置的制造方法的一部分的示意性仰视图。
图27是用来说明该方法的一部分的示意性剖视图。
图28是表示第5实施方式的半导体存储装置的一部分构成的示意性仰视图。
图29是将图28所示的结构沿着G-G′线切断，并沿着箭头方向所见的示意性剖视图。
图30是用来说明配线CWL的布局的一例的示意性俯视图。
图31是用来说明配线CWL的布局的一例的示意性俯视图。
图32是用来说明配线CWL的布局的一例的示意性俯视图。
图33是表示其他实施方式的半导体存储装置的一部分构成的示意性仰视图。
图34是表示字线连接区域RHUWL的其他构成例的示意性仰视图。
图35是将图34所示的结构沿着E-E′线切断，并沿着箭头方向所见的示意性剖视图。
具体实施方式
接下来，参照附图对实施方式的半导体存储装置进行详细说明。此外，以下实施方式说到底也不过是一例，并非带有限定本发明的意图而提出。另外，以下附图是示意性的，为了便于说明，有时会省略一部分构成等。另外，对在多个实施方式中共通的部分标注相同的符号，有时会省略说明。
另外，在本说明书中，提及“半导体存储装置”的情况下，有时指存储器晶粒，有时指存储器芯片、存储卡、SSD(Solid State Drive，固态驱动器)等包含控制器晶粒的存储器系统。进而，有时指智能手机、平板终端、个人计算机等包含主计算机的构成。
另外，在本说明书中，提及第1构成“电连接于”第2构成的情况下，可为第1构成直接连接于第2构成，也可为第1构成经由配线、半导体部件或晶体管等连接于第2构成。例如，在将3个晶体管串联连接的情况下，即便第2个晶体管为断开状态，第1个晶体管依然“电连接于”第3个晶体管。
另外，在本说明书中，提及第1构成“电连接于”第2构成与第3构成“之间”的情况下，有时指第1构成、第2构成及第3构成串联连接，且第2构成经由第1构成连接于第3构成。
另外，在本说明书中，提及电路等使2根配线等“导通”的情况下，例如有时指该电路等包含晶体管等，该晶体管等设置在2根配线之间的电流路径上，且该晶体管等成为接通状态。
另外，在本说明书中，将与衬底的上表面平行的指定方向称为X方向，将与衬底的上表面平行且与X方向垂直的方向称为Y方向，将与衬底的上表面垂直的方向称为Z方向。
另外，在本说明书中，有时会将与衬底的表面交叉的方向称为积层方向。另外，有时会将沿着与积层方向交叉的指定面的方向称为第1方向，将沿着该面与第1方向交叉的方向称为第2方向。积层方向可与Z方向一致，也可与之不一致。另外，第1方向及第2方向可与X方向及Y方向中的任一者对应，也可与之不对应。
另外，在本说明书中，“上”或“下”等表述是以衬底为基准的。例如，将沿着所述Z方向离开衬底的方向称为上，将沿着Z方向靠近衬底的方向称为下。另外，针对某构成而提及下表面或下端的情况下，是指该构成的衬底侧的面或端部，提及上表面或上端的情况下，是指该构成的与衬底相反一侧的面或端部。另外，将与X方向或Y方向交叉的面称为侧面等。
另外，在本说明书中，针对构成、部件等而提及指定方向的“宽度”、“长度”或“厚度”等的情况下，有时指通过SEM(Scanning electron microscopy，扫描电子显微法)或TEM(Transmission electron microscopy，穿透式电子显微法)等观察到的截面等上的宽度、长度或厚度等。
[第1实施方式]
[存储器晶粒MD的电路构成]
图1是表示存储器晶粒MD的一部分构成的示意性电路图。如图1所示，存储器晶粒MD具备存储单元阵列MCA及周边电路PC。如图1所示，存储单元阵列MCA具备多个存储器块BLK。这多个存储器块BLK分别具备多个串单元SU。这多个串单元SU分别具备多个存储器串MS。这多个存储器串MS的一端分别经由位线BL连接于周边电路PC。另外，这多个存储器串MS的另一端分别经由共通的源极线SL连接于周边电路PC。
存储器串MS具备漏极侧选择晶体管STD、多个存储单元MC(存储器晶体管)及源极侧选择晶体管STS。漏极侧选择晶体管STD、多个存储单元MC及源极侧选择晶体管STS串联连接于位线BL与源极线SL之间。以下，有时会将漏极侧选择晶体管STD及源极侧选择晶体管STS简称为选择晶体管(STD、STS)。
存储单元MC为电场效应型晶体管。存储单元MC具备半导体层、栅极绝缘膜及栅极电极。半导体层作为通道区域发挥功能。栅极绝缘膜包含电荷蓄积膜作为存储器部。存储单元MC的阈值电压随着电荷蓄积膜中的电荷量而变化。存储单元MC存储1比特或多比特的数据。此外，在与1个存储器串MS对应的多个存储单元MC的栅极电极上分别连接有字线WL。这些字线WL分别共通连接于1个存储器块BLK中的所有存储器串MS。
选择晶体管(STD、STS)为电场效应型晶体管。选择晶体管(STD、STS)具备半导体层、栅极绝缘膜及栅极电极。半导体层作为通道区域发挥功能。在选择晶体管(STD、STS)的栅极电极上分别连接有选择栅极线(SGD、SGS)。1根漏极侧选择栅极线SGD共通连接于1个串单元SU中的所有存储器串MS。1根源极侧选择栅极线SGS共通连接于1个存储器块BLK中的所有存储器串MS。
图2是表示周边电路PC的一部分构成的示意性电路图。例如，如图2所示，周边电路PC具备行控制电路RowC。行控制电路RowC具备多个块解码单元blkd及块解码器BLKD。
多个块解码单元blkd对应于存储单元阵列MCA中的多个存储器块BLK而设置。块解码单元blkd具备多个晶体管TBLK。多个晶体管TBLK对应于存储器块BLK中的多个字线WL。晶体管TBLK例如为电场效应型NMOS(N-Channel Metal Oxide Semiconductor，N通道金氧半导体)晶体管。晶体管TBLK的漏极电极连接于字线WL。晶体管TBLK的源极电极连接于配线CG。配线CG连接于行控制电路RowC中的所有块解码单元blkd。晶体管TBLK的栅极电极连接于信号供给线BLKSEL。信号供给线BLKSEL对应于所有块解码单元blkd而设置有多根。另外，信号供给线BLKSEL连接于块解码单元blkd中的所有晶体管TBLK。
块解码器BLKD在执行读出动作或写入动作时，解码块地址。另外，根据解码所得的块地址，将多根信号供给线BLKSEL中的一根设定为“H”状态，将剩下的信号供给线BLKSEL设定为“L”状态。
图3是表示周边电路PC的一部分构成的示意性电路图。例如，如图3所示，周边电路PC具备列控制电路ColC。列控制电路ColC具备连接于位线BL的开关晶体管BLS、BLBIAS、经由开关晶体管BLS连接于位线BL的感测放大器电路SADL、及连接于感测放大器电路SADL的锁存电路XDL。
开关晶体管BLS、BLBIAS例如为电场效应型NMOS晶体管。开关晶体管BLS、BLBIAS的漏极电极连接于位线BL。开关晶体管BLS的源极电极连接于感测放大器电路SADL。开关晶体管BLBIAS的源极电极连接于未图示的电压供给线。
感测放大器电路SADL具备感测电路、锁存电路及电压输送电路。感测电路具备感测晶体管及数据配线。感测晶体管的栅极电极电连接于位线BL。感测晶体管的漏极电极连接于数据配线。感测晶体管根据位线BL的电压或电流而成为接通状态。数据配线根据感测晶体管的接通/断开状态而被充电或放电。锁存电路根据数据配线的电压而锁存“1”或“0”的数据。电压输送电路根据锁存电路中锁存的数据而使位线BL与2根电压供给线中的任一根导通。
锁存电路XDL经由配线DBUS电连接于感测放大器电路SADL内的数据配线。锁存电路XDL中包含的数据依次向感测放大器电路SADL或未图示的输入输出控制电路传输。
[存储器晶粒MD的结构]
[整体构成]
图4是表示存储器晶粒MD的构成例的示意性分解立体图。如图4所示，存储器晶粒MD具备存储单元阵列MCA侧的芯片CM及周边电路PC侧的芯片CP。
在芯片CM的上表面设置有可与未图示的接合线连接的多个外部焊垫电极PX。另外，在芯片CM的下表面设置有多个贴合电极PI1。另外，在芯片CP的上表面设置有多个贴合电极PI2。以下，对于芯片CM，将设置多个贴合电极PI1的面称为正面，将设置多个外部焊垫电极PX的面称为背面。另外，对于芯片CP，将设置多个贴合电极PI2的面称为正面，将与正面相反一侧的面称为背面。图示的例子中，芯片CP的正面比芯片CP的背面设置得靠上方，芯片CM的背面比芯片CM的正面设置得靠上方。
芯片CM与芯片CP以芯片CM的正面与芯片CP的正面对向的方式配置。多个贴合电极PI1分别对应于多个贴合电极PI2而设置，且配置在可贴合于多个贴合电极PI2的位置。贴合电极PI1及贴合电极PI2作为用来将芯片CM与芯片CP贴合，并使它们电导通的贴合电极发挥功能。
此外，图4的例子中，芯片CM的角部a1、a2、a3、a4分别与芯片CP的角部b1、b2、b3、b4对应。
图5是表示芯片CM的构成例的示意性仰视图。图5中省略了贴合电极PI1等的一部分构成。图5的例子中，芯片CM具备共计4个存储平面区域RMP，X方向上排列2个，Y方向上排列2个。
存储平面区域RMP分别作为参照图1所说明的存储单元阵列MCA发挥功能。另外，这4个存储平面区域RMP分别具备沿着Y方向排列的多个指结构FS。本实施方式中，指结构FS分别对应于参照图1所说明的存储器块BLK。但指结构FS与存储器块BLK的对应关系可适当调整。例如，多个指结构FS也可作为1个存储器块BLK发挥功能。
另外，图5的例子中，存储平面区域RMP具备：3个存储器区域RMH，沿着X方向排列；及2个连接区域(hook-up area)RHU，分别设置在X方向上相邻的2个存储器区域RMH之间。从X方向负侧数起第2个存储器区域RMH的X方向长度大于从X方向负侧数起第1个及第3个存储器区域RMH的X方向长度。
图6是表示芯片CP的构成例的示意性俯视图。图6中省略了贴合电极PI2等的一部分构成。图6的例子中，芯片CP具备对应于4个存储平面区域RMP而沿着X方向及Y方向排列的4个周边电路区域RPC。
在周边电路区域RPC的X方向的两端部分别设置有行控制电路区域RRowC。另外，在这2个行控制电路区域RRowC之间设置有沿着Y方向排列的列控制电路区域RColC(感测放大器区域)及电路区域ROC。在行控制电路区域RRowC设置有参照图2所说明的行控制电路RowC。在列控制电路区域RColC设置有参照图3所说明的列控制电路ColC。在电路区域ROC设置有周边电路PC中的其他电路。
图7是表示芯片CM、CP的一部分构成的示意性剖视图。如图7所示，芯片CM具备存储单元阵列MCA、及设置在存储单元阵列MCA的下方的配线层群MG。另外，芯片CP具备半导体衬底100、及设置在半导体衬底100的上方的配线层群DG。
图7中例示出了参照图2所说明的晶体管TBLK、及构成参照图3所说明的感测放大器电路SADL的感测放大器晶体管TSADL。
此外，图7中将行控制电路区域RRowC的X方向中央附近的位置标示为位置XRowC。位置XRowC可与行控制电路区域RRowC的X方向的中央位置一致，也可与之不一致。另外，位置XRowC可与连接区域RHU的X方向的中央位置一致，也可与之不一致。另外，将行控制电路区域RRowC中设置得比位置XRowC偏X方向正侧的区域及设置得比位置XRowC偏X方向负侧的区域分别标示为晶体管区域RTr。
从X方向负侧数起第1个晶体管区域RTr设置在自Z方向观察与从X方向负侧数起第1个存储器区域RMH重叠的位置。另外，该晶体管区域RTr设置在自Z方向观察与从X方向负侧数起第1个连接区域RHU的一部分(比位置XRowC偏X方向负侧的区域)重叠的位置。
从X方向负侧数起第2个晶体管区域RTr设置在自Z方向观察与从X方向负侧数起第1个连接区域RHU的一部分(比位置XRowC偏X方向正侧的区域)重叠的位置。另外，该晶体管区域RTr设置在自Z方向观察与从X方向负侧数起第2个存储器区域RMH的一部分(X方向负侧的端部附近的区域)重叠的位置。
列控制电路区域RColC设置在自Z方向观察与从X方向负侧数起第2个存储器区域RMH的一部分(除X方向负侧的端部附近的区域及X方向正侧的端部附近的区域以外的区域)重叠的位置。
从X方向负侧数起第3个晶体管区域RTr设置在自Z方向观察与从X方向负侧数起第2个存储器区域RMH的一部分(X方向正侧的端部附近的区域)重叠的位置。另外，该晶体管区域RTr设置在自Z方向观察与从X方向负侧数起第2个连接区域RHU的一部分(比位置XRowC偏X方向负侧的区域)重叠的位置。
从X方向负侧数起第4个晶体管区域RTr设置在自Z方向观察与从X方向负侧数起第2个连接区域RHU的一部分(比位置XRowC偏X方向正侧的区域)重叠的位置。另外，该晶体管区域RTr设置在自Z方向观察与从X方向负侧数起第3个存储器区域RMH重叠的位置。
以下，依次对存储单元阵列MCA、半导体衬底100、配线层群MG及配线层群DG的构成进行说明。
[存储单元阵列MCA在存储器区域RMH中的结构]
图8是将图5的A所示部分放大表示的示意性仰视图。图9是将图8所示的结构沿着B-B′线切断，并沿着箭头方向所见的示意性剖视图。图10是将图9的C所示部分放大表示的示意性剖视图。图10表示的是YZ截面，但观察沿着半导体柱120的中心轴切开的YZ截面以外的截面(例如，XZ截面)时，也能看到与图10相同的结构。
如参照图5所说明的那样，在存储平面区域RMP设置有沿着Y方向排列的多个指结构FS。如图8所示，在Y方向上相邻的2个指结构FS之间设置有指间结构ST。
例如，如图9所示，指结构FS具备沿着Z方向积层的多个导电层110、沿着Z方向延伸的多个半导体柱120、及设置在它们之间的栅极绝缘膜130。
导电层110具有沿着X方向延伸的大致板状的形状。导电层110可包含氮化钛(TiN)等障壁导电膜、及钨(W)、钼(Mo)等金属膜的积层膜等。另外，导电层110例如也可包含具有磷(P)或硼(B)等杂质的多晶硅等。在沿着Z方向积层的多个导电层110之间设置有氧化硅(SiO2)等层间绝缘层101。另外，在设置于最下方的导电层110的下表面设置有氧化硅(SiO2)等绝缘层102。
多个导电层110中，位于最上层的一个或多个导电层110作为源极侧选择晶体管STS(图1)的栅极电极及源极侧选择栅极线SGS发挥功能。这多个导电层110在各个存储器块BLK中分别电独立。这多个导电层110从指结构FS的X方向的一端到另一端，在X方向上连续。
另外，位置比最上层的导电层110靠下方的多个导电层110作为存储单元MC(图1)的栅极电极及字线WL发挥功能。这多个导电层110在各个存储器块BLK中分别电独立。这多个导电层110从指结构FS的X方向的一端到另一端，在X方向上连续。
另外，位置比所述导电层110靠下方的一个或多个导电层110作为漏极侧选择晶体管STD(图1)的栅极电极及漏极侧选择栅极线SGD发挥功能。例如，如图8所示，这多个导电层110的Y方向宽度YSGD小于作为字线WL发挥功能的导电层110的Y方向宽度YWL。另外，位于指结构FS内且在Y方向上相邻的2个导电层110之间设置有氧化硅(SiO2)等绝缘部件SHE。这多个导电层110从存储器区域RMH的X方向的一端到另一端，在X方向上连续。因此，作为漏极侧选择栅极线SGD等发挥功能的导电层110中，设置在从X方向负侧数起第2个存储器区域RMH的导电层110相比于设置在从X方向负侧数起第1个及第3个存储器区域RMH的导电层110，X方向的长度较长。
例如，如图8所示，半导体柱120沿着X方向及Y方向以指定图案排列。半导体柱120分别作为1个存储器串MS(图1)中包含的多个存储单元MC及选择晶体管(STD、STS)的通道区域发挥功能。半导体柱120例如包含多晶硅(Si)等。半导体柱120具有大致圆筒状的形状，且在中心部分设置有氧化硅等绝缘体柱125。半导体柱120的外周面分别被多个导电层110包围，并与这多个导电层110对向。
另外，如图9所示，在半导体柱120的上端设置有杂质区域122。图9的例子中以虚线表现杂质区域122的下端。杂质区域122例如包含磷(P)等N型杂质或硼(B)等P型杂质。杂质区域122连接于设置在多个导电层110的上方的导电层112。
导电层112作为源极线SL(图1)的一部分发挥功能。导电层112例如可包含掺入有磷(P)等N型杂质或硼(B)等P型杂质的硅(Si)等半导体层，也可包含钨(W)等金属，还可包含硅化钨(WSi)等硅化物。
另外，在半导体柱120的下端设置有杂质区域121。图9的例子中以虚线表现杂质区域121的上端。杂质区域121例如包含磷(P)等N型杂质。杂质区域121连接于通孔接触电极Ch。通孔接触电极Ch经由通孔接触电极Vy(图8)电连接于位线BL。
例如，如图9所示，栅极绝缘膜130具有覆盖半导体柱120的外周面的大致圆筒状的形状。例如，如图10所示，栅极绝缘膜130具备积层在半导体柱120与导电层110之间的隧道绝缘膜131、电荷蓄积膜132及阻挡绝缘膜133。隧道绝缘膜131及阻挡绝缘膜133例如包含氧化硅(SiO2)、氮氧化硅(SiON)等。电荷蓄积膜132例如包含氮化硅(SiN)等可储存电荷的薄膜。隧道绝缘膜131、电荷蓄积膜132及阻挡绝缘膜133具有大致圆筒状的形状，且沿着除半导体柱120与导电层112的接触部以外的半导体柱120的外周面，在Z方向上延伸。
此外，图10中示出了栅极绝缘膜130具备氮化硅等电荷蓄积膜132的例子。但栅极绝缘膜130例如也可具备包含N型或P型杂质的多晶硅等浮动栅极。
例如，如图8及图9所示，指间结构ST沿着X方向及Z方向延伸。例如，如图9所示，指间结构ST具备指间电极141、及设置在指间电极141的Y方向侧面的氧化硅(SiO2)等指间绝缘部件142。指间电极141作为源极线SL(图1)的一部分发挥功能。指间电极141的上端连接于导电层112。指间电极141例如可包含氮化钛(TiN)等障壁导电膜、及钨(W)等金属膜的积层膜等。另外，指间电极141例如也可包含具有磷(P)或硼(B)等杂质的多晶硅等。
[存储单元阵列MCA在连接区域RHU中的结构]
图11是将图5的D所示部分放大表示的示意性仰视图。图12是将图11所示的结构沿着E-E′线切断，并沿着箭头方向所见的示意性剖视图。
如图11所示，在连接区域RHU设置有字线连接区域RHUWL、以及设置得比字线连接区域RHUWL偏X方向的正侧及负侧的漏极侧选择栅极线连接区域RHUSGD。此外，图中将设置在字线连接区域RHUWL的通孔接触电极CC图示为通孔接触电极CC(WL)。另外，将设置在漏极侧选择栅极线连接区域RHUSGD的通孔接触电极CC图示为通孔接触电极CC(SGD)。
在字线连接区域RHUWL设置有沿着X方向呈多列(图示的例子中为2列)排列的多个通孔接触电极CC(WL)、以及沿着X方向及Y方向排列的多个绝缘体柱HR。
通孔接触电极CC对应于所有导电层110而设置。如图12所示，通孔接触电极CC沿着Z方向延伸，并在上端连接于对应的导电层110。通孔接触电极CC例如包含氮化钛(TiN)、及钨(W)的积层膜等。在通孔接触电极CC(WL)与导电层110之间设置有氧化硅(SiO2)等绝缘膜CCSW。通孔接触电极CC(WL)的外周面隔着绝缘膜CCSW与设置在导电层110的贯通孔的内周面对向。
图12的例子中，这多个通孔接触电极CC(WL)设置得越偏X方向负侧，Z方向的长度越长，连接于越靠上方的导电层110。另外，设置得越偏X方向正侧，Z方向的长度越短，连接于越靠下方的导电层110。
绝缘体柱HR(图11)在制造半导体存储装置时，支撑正在制造的结构。绝缘体柱HR贯通多个导电层110沿着Z方向延伸，但相关图示省略了。绝缘体柱HR例如也可仅包含氧化硅(SiO2)等绝缘层。另外，绝缘体柱HR也可具备与栅极绝缘膜130、半导体柱120及绝缘体柱125相同的结构。
如图11所示，在漏极侧选择栅极线连接区域RHUSGD设置有与多个导电层110对应的多个阶台区域T，所述多个导电层110与漏极侧选择栅极线SGD对应。阶台区域T是导电层110的下表面中从下方观察不与其他导电层110重叠的区域。图11的例子中，对应于各阶台区域T设置有1个通孔接触电极CC(SGD)及4个绝缘体柱HR。
图12中例示出了沿着X方向排列的2个漏极侧选择栅极线连接区域RHUSGD。就这2个漏极侧选择栅极线连接区域RHUSGD中设置在X方向正侧的那一个来说，多个通孔接触电极CC(SGD)设置得越偏X方向正侧，则连接于越靠下方的导电层110。另外，设置得越偏X方向负侧，则连接于越靠上方的导电层110。而就图12的2个漏极侧选择栅极线连接区域RHUSGD中设置在X方向负侧的那一个来说，多个通孔接触电极CC(SGD)设置得越偏X方向负侧，则连接于越靠下方的导电层110。另外，设置得越偏X方向正侧，则连接于越靠上方的导电层110。
此外，如参照图5所说明的那样，在存储平面区域RMP设置有沿着X方向排列的2个连接区域RHU。对于这种结构，可在各指结构FS中，将与字线WL及源极侧选择栅极线SGS对应的通孔接触电极CC(WL)仅设置在2个连接区域RHU之一。
例如，如上所述，图11是将图5的D所示部分放大而表示。这里，在图11所例示的连接区域RHU(图5的X方向正侧的连接区域RHU)，设置有与图示的2个指结构FS中设置在Y方向正侧的那一个对应的通孔接触电极CC(WL)，而未设置与设置在Y方向负侧的那一个对应的通孔接触电极CC(WL)。在图5的X方向负侧的连接区域RHU，未设置与图11所图示的2个指结构FS中设置在Y方向正侧的那一个对应的通孔接触电极CC(WL)，而设置有与设置在Y方向负侧的那一个对应的通孔接触电极CC(WL)，但相关图示省略了。
例如，图5的2个连接区域RHU中的一者可包含与从Y方向负侧数起第偶数个指结构FS或存储器块BLK对应的通孔接触电极CC(WL)。该情况下，2个连接区域RHU中的另一者例如可包含与从Y方向负侧数起第奇数个指结构FS或存储器块BLK对应的通孔接触电极CC(WL)。
另外，例如图5的2个连接区域RHU中的一者也可包含与从Y方向负侧数起第4n+1个(n为0以上的整数)及第4n+4个指结构FS或存储器块BLK对应的通孔接触电极CC(WL)。该情况下，2个连接区域RHU中的另一者例如也可包含与从Y方向负侧数起第4n+2个及第4n+3个指结构FS或存储器块BLK对应的通孔接触电极CC(WL)。
与漏极侧选择栅极线SGD对应的通孔接触电极CC(SGD)基本上设置在所有连接区域RHU。但从X方向负侧数起第2个存储器区域RMH(图5)是在X方向的两侧设置有连接区域RHU。对于这种结构，也可在从X方向负侧数起第1个或第2个连接区域RHU中，省略与该存储器区域RMH中的漏极侧选择栅极线SGD对应的通孔接触电极CC(SGD)。
[半导体衬底100的结构]
半导体衬底100例如包含具有硼(B)等P型杂质的P型硅(Si)。例如，如图12所示，在半导体衬底100的表面设置有半导体区域AA、及氧化硅(SiO2)等绝缘区域STI。半导体区域AA的一部分设置在包含磷(P)等N型杂质的N型井区域。半导体区域AA的一部分设置在包含硼(B)等P型杂质的P型井区域。半导体区域AA可设置在包含N型井区域及P型井区域两者的区域，也可设置在仅包含其中一者的区域，还可设置在不含任何一者的区域。
在半导体衬底100的上表面隔着绝缘层gi设置有电极层GC。电极层GC包含与半导体区域AA对向的多个电极gc。另外，半导体区域AA、及电极层GC中包含的多个电极gc分别连接于通孔接触电极CS。
半导体区域AA分别作为构成周边电路PC(图1)的多个晶体管的通道区域、及多个电容器的一电极等发挥功能。
电极层GC中包含的多个电极gc分别作为构成周边电路PC(图1)的多个晶体管的栅极电极、及多个电容器的另一电极等发挥功能。
通孔接触电极CS沿着Z方向延伸，并在下端连接于半导体区域AA或电极gc的上表面。在通孔接触电极CS与半导体区域AA的连接部分，设置有包含N型杂质或P型杂质的杂质区域。通孔接触电极CS例如也可包含氮化钛(TiN)等障壁导电膜、及钨(W)等金属膜的积层膜等。
[半导体衬底100在行控制电路区域RRowC中的结构]
图13是将图6的F所示部分放大表示的示意性俯视图。图13中以虚线表示从Z方向观察与指结构FS重叠的区域(参照图11)。
在行控制电路区域RRowC的例如与2个指结构FS对应的区域，设置有沿着X方向呈2列排列的多个晶体管TBLK。也就是说，在与2个指结构FS对应的区域，设置有沿着X方向呈2列排列的多个半导体区域AA。图13的例子中，将这多个半导体区域AA标示为半导体区域AABLK。在这多个半导体区域AABLK之间设置有绝缘区域STI。
行控制电路区域RRowC中的半导体区域AABLK分别沿着Y方向延伸，且连接于作为源极电极发挥功能的通孔接触电极CS、及作为漏极电极发挥功能的通孔接触电极CS。另外，在这2个通孔接触电极CS之间，设置有作为栅极电极发挥功能的电极gc、及与之连接的通孔接触电极CS。
另外，图13中图示出了参照图11所说明的多个通孔接触电极CC(WL)。连接于多个半导体区域AABLK的多个通孔接触电极CS中，作为漏极电极发挥功能的通孔接触电极CS分别经由配线层群MG、DG中的配线电连接于通孔接触电极CC(WL)。
例如，与图13所例示的晶体管区域RTr中设置在X方向负侧的晶体管区域RTr对应的晶体管TBLK和作为源极侧选择栅极线SGS发挥功能的导电层110、及作为字线WL发挥功能的导电层110中设置得比指定的高度位置靠上方的导电层110连接(参照图12)。
另外，与图13所例示的晶体管区域RTr中设置在X方向正侧的晶体管区域RTr对应的晶体管TBLK和作为字线WL发挥功能的导电层110中设置得比指定的高度位置靠下方的导电层110连接(参照图12)。
[配线层群MG的结构]
例如，如图12所示，配线层群MG具备设置在存储单元阵列MCA的下方的配线层M0、M1、及设置在配线层M0、M1的下方的芯片贴合电极层MB。
配线层M0、M1中包含的多根配线例如电连接于存储单元阵列MCA中的构成及芯片CP中的构成至少一者。
配线层M0包含多根配线m0。这多根配线m0例如也可包含氮化钛(TiN)等障壁导电膜、及铜(Cu)等金属膜的积层膜等。
多根配线m0中的一部分作为位线BL发挥功能。例如，如图8所示，位线BL沿着X方向排列，沿着Y方向延伸。
例如，如图12所示，配线层M1包含多根配线m1。这多根配线m1例如也可包含氮化钛(TiN)等障壁导电膜、及钨(W)等金属膜的积层膜等。
多根配线m1中的一部分电连接于位线BL与列控制电路区域RColC中的感测放大器晶体管TSADL(图7)之间，作为沿着X方向延伸的配线CBL发挥功能。配线CBL的X方向的一端部设置在从Z方向观察与对应的位线BL重叠的位置。配线CBL的X方向的另一端部设置在列控制电路区域RColC中对应的感测放大器电路SADL的附近。
例如，在如图7所例示的结构中，与从X方向负侧数起第1个存储器区域RMH对应的配线CBL跨及自Z方向观察与从X方向负侧数起第1个存储器区域RMH的至少一部分、从X方向负侧数起第1个连接区域RHU、从X方向负侧数起第2个存储器区域RMH的一部分、及列控制电路区域RColC的一部分重叠的区域，沿着X方向延伸。
另外，与从X方向负侧数起第2个存储器区域RMH对应的配线CBL设置在自Z方向观察与从X方向负侧数起第2个存储器区域RMH的一部分重叠的区域的范围内。
另外，与从X方向负侧数起第3个存储器区域RMH对应的配线CBL跨及自Z方向观察与从X方向负侧数起第3个存储器区域RMH的至少一部分、从X方向负侧数起第2个连接区域RHU、从X方向负侧数起第2个存储器区域RMH的一部分、及列控制电路区域RColC的一部分重叠的区域，沿着X方向延伸。
芯片贴合电极层MB(图12)包含多个贴合电极PI1。这多个贴合电极PI1例如也可包含氮化钛(TiN)等障壁导电膜pI1B、及铜(Cu)等金属膜pI1M的积层膜等。这多个贴合电极PI1电连接于存储单元阵列MCA中的构成及芯片CP中的构成至少一者。
[配线层群DG的结构]
配线层群DG具备设置在电极层GC的上方的配线层D0、D1、D2、D3、D4、及设置在配线层D0、D1、D2、D3、D4的上方的芯片贴合电极层DB。
D0、D1、D2、D3、D4中包含的多根配线例如电连接于存储单元阵列MCA中的构成及芯片CP中的构成至少一者。
配线层D0、D1、D2分别包含多根配线d0、d1、d2。这多根配线d0、d1、d2例如也可包含氮化钛(TiN)等障壁导电膜、及钨(W)等金属膜的积层膜等。
多根配线d0、d1、d2中的一部分电连接于字线WL与行控制电路区域RRowC中的构成之间，作为沿着X方向延伸的配线CWL发挥功能。配线CWL的X方向的一端部设置在对应的通孔接触电极CC(WL)的附近。配线CWL的X方向的另一端部设置在行控制电路区域RRowC中对应的晶体管TBLK的附近。
例如，就与图13所例示的晶体管区域RTr中设置在X方向负侧的晶体管区域RTr对应的配线CWL来说，通孔接触电极CC(WL)侧的端部比晶体管TBLK侧的端部设置得偏X方向正侧(参照图7所说明的位置XRowC侧)。这些配线CWL设置在从Z方向观察与X方向负侧的晶体管区域RTr重叠的位置处所设置的区域的范围内。其中一部分设置在X方向的一端及另一端从Z方向观察与1个连接区域RHU的比位置XRowC偏负侧的区域重叠的区域的范围内。剩下一部分跨及从Z方向观察与1个连接区域RHU、及设置得比该连接区域RHU偏X方向负侧的存储器区域RMH的至少一部分重叠的区域，沿着X方向延伸。
同样地，就与图13所例示的晶体管区域RTr中设置在X方向正侧的晶体管区域RTr对应的配线CWL来说，通孔接触电极CC(WL)侧的端部比晶体管TBLK侧的端部设置得偏X方向负侧(参照图7所说明的位置XRowC侧)。这些配线CWL设置在从Z方向观察与X方向正侧的晶体管区域RTr重叠的区域的范围内。其中一部分设置在X方向的一端及另一端从Z方向观察与1个连接区域RHU的比位置XRowC偏正侧的区域重叠的区域的范围内。剩下一部分跨及从Z方向观察与1个连接区域RHU、及设置得比该连接区域RHU偏X方向正侧的存储器区域RMH的至少一部分重叠的区域，沿着X方向延伸。
配线层D3、D4(图12)分别包含多根配线d3、d4。这多根配线d3、d4例如也可包含氮化钛(TiN)、氮化钽(TaN)、氮化钽(TaN)与钽(Ta)的积层膜等障壁导电膜、及铜(Cu)等金属膜的积层膜等。
芯片贴合电极层DB包含多个贴合电极PI2。这多个贴合电极PI2例如也可包含氮化钛(TiN)、氮化钽(TaN)、氮化钽(TaN)与钽(Ta)的积层膜等障壁导电膜pI2B、及铜(Cu)等金属膜pI2M的积层膜等。这多个贴合电极PI2电连接于存储单元阵列MCA中的构成及芯片CP中的构成至少一者。
此外，若在贴合电极PI1及贴合电极PI2中使用铜(Cu)等金属膜pI1M、pI2M，则金属膜pI1M与金属膜pI2M一体化，难以确认出彼此的界线。但通过贴合电极PI1与贴合电极PI2的贴合形状因贴合位置偏移而发生的变形、及障壁导电膜pI1B、pI2B的位置偏移(在侧面产生不连续部位)，能确认出贴合结构。另外，在通过金属镶嵌法形成贴合电极PI1及贴合电极PI2的情况下，贴合电极PI1及贴合电极PI2各自的侧面具有倾斜形状。因此，就贴合电极PI1与贴合电极PI2的贴合部分的沿着Z方向切开的截面的形状来说，侧壁不呈直线状，从而形成为非矩形形状。另外，在贴合电极PI1与贴合电极PI2贴合的情况下，成为障壁金属覆盖形成贴合电极PI1及贴合电极PI2的各Cu的底面、侧面及上表面的结构。相对于此，一般的使用Cu的配线层中，在Cu的上表面设置有具备防铜氧化功能的绝缘层(SiN或SiCN等)，而未设置障壁金属。因此，即便不发生贴合位置偏移，也能与一般的配线层区分开来。
[比较例]
图14是表示比较例的半导体存储装置的构成的示意性剖视图。比较例的半导体存储装置具备存储单元阵列MCA侧的芯片CM′及周边电路PC侧的芯片CP′。
比较例的芯片CM′具备存储器区域RMH、以及分别设置得比存储器区域RMH偏X方向的正侧及负侧的2个连接区域RHU。于设置在X方向负侧的连接区域RHU的X方向负侧未设置存储器区域RMH。同样地，于设置在X方向正侧的连接区域RHU的X方向正侧未设置存储器区域RMH。
关于比较例的芯片CP′，与设置在X方向负侧的行控制电路区域RRowC对应的所有配线CWL中，X方向的通孔接触电极CC(WL)侧的端部比晶体管TBLK侧的端部设置得偏X方向负侧。另外，与设置在X方向正侧的行控制电路区域RRowC对应的所有配线CWL中，X方向的通孔接触电极CC(WL)侧的端部比晶体管TBLK侧的端部设置得偏X方向正侧。
这里，随着半导体存储装置的高集成化，各指结构FS中沿着Z方向积层的导电层110(参照图9)的数量不断增多。随之，行控制电路区域RRowC中沿着X方向排列的晶体管TBLK(参照图13)的数量也不断增多。比较例这样的结构中，随着导电层110的数量及晶体管TBLK的数量增多，配线CWL的数量也增多。例如，在各指结构FS中包含的字线WL及源极侧选择栅极线SGS的数量为128的情况下，与1个指结构FS对应的配线CWL的数量也为128根。
配线CWL例如设置在配线层D0～D2的从Z方向观察与行控制电路区域RRowC重叠的区域。另外，与1个指结构FS对应的配线CWL例如设置在从Z方向观察与2个指结构FS重叠的区域的范围内。例如，在与1个指结构FS对应的配线CWL的数量为128根的情况下，这128根配线CWL设置在配线层D0～D2的这种区域。因此，例如可考虑在配线层D0、D1分别设置沿着Y方向排列的50根配线CWL，在配线层D2设置沿着Y方向排列的28根配线CWL。
[第1实施方式的半导体存储装置的效果]
第1实施方式中，行控制电路区域RRowC设置在从Z方向观察与沿着X方向排列的2个存储器区域RMH的至少一部分、及设置在它们之间的连接区域RHU重叠的位置。另外，行控制电路区域RRowC被分割成沿着X方向排列的2个晶体管区域RTr，配线CWL的一部分设置在从Z方向观察与所述2个晶体管区域RTr中的一者重叠的位置处所设置的区域的范围内，剩下一部分设置在从Z方向观察与所述2个晶体管区域RTr中的另一者重叠的位置处所设置的区域的范围内。
根据这种构成，能削减配线层D0～D2中沿着Y方向排列的配线CWL的数量。例如，在与1个指结构FS对应的配线CWL的数量为128根，且参照图7所说明的位置XRowC与行控制电路区域RRowC的X方向的中央位置及连接区域RHU的X方向的中央位置一致的情况下，这128根配线CWL中的64根配线CWL设置在沿着X方向排列的2个晶体管区域RTr。因此，例如可考虑在配线层D0、D1分别设置沿着Y方向排列的25根配线CWL，在配线层D2设置沿着Y方向排列的14根配线CWL。
因此，根据第1实施方式的半导体存储装置，即便导电层110的数量增多，也能将导电层110与晶体管TBLK很好地连接。另外，即便导电层110的数量增多，也能使配线CWL的Y方向宽度延长一定程度。由此，能削减字线WL等与晶体管TBLK之间的配线电阻。
另外，根据第1实施方式的半导体存储装置，相比于比较例来说，能削减最长的配线CWL的X方向长度。由此，能缩小字线WL等与晶体管TBLK之间的配线电阻的最大值。
另外，在第1实施方式的半导体存储装置中，将行控制电路区域RRowC设置在周边电路区域RPC的X方向的两端部。这种构成中，在使行控制电路区域RRowC的X方向的中央位置与连接区域RHU的X方向的中央位置一致或大体一致的情况下，可预计到存储单元阵列MCA的自Z方向观察与从X方向负侧数起第1个行控制电路区域RRowC重叠的区域中，比从X方向负侧数起第1个连接区域RHU偏X方向负侧的区域会变成无用空间。另外，也可预计到存储单元阵列MCA的自Z方向观察与从X方向负侧数起第2个行控制电路区域RRowC重叠的区域中，比从X方向负侧数起第2个连接区域RHU偏X方向正侧的区域会变成无用空间。因此，第1实施方式中，在这种区域也设置有X方向的长度较短的存储器区域RMH。由此，能削减无用空间，从而实现半导体存储装置的高集成化。
[第2实施方式]
在第1实施方式的半导体存储装置中，如图5所示，连接区域RHU设置在存储平面区域RMP的X方向的端部附近。另外，如图6所示，行控制电路区域RRowC设置在周边电路区域RPC的X方向的端部。
但这种构成说到底也不过是例示，具体的构成可适当变更。例如，连接区域RHU也可设置在存储平面区域RMP的X方向的中央附近。另外，行控制电路区域RRowC也可设置在周边电路区域RPC的X方向的中央位置。
以下，关于第2实施方式的半导体存储装置，将例示下面这样的构成。
第2实施方式的半导体存储装置基本上与第1实施方式的半导体存储装置同样地构成。但第2实施方式的半导体存储装置具备芯片CM2，以此取代芯片CM。图15是表示芯片CM2的构成例的示意性仰视图。图15中省略了贴合电极PI1等的一部分构成。
芯片CM2基本上与芯片CM同样地构成。但芯片CM2具备存储平面区域RMP2，以此取代存储平面区域RMP。存储平面区域RMP2基本上与存储平面区域RMP同样地构成。但在存储平面区域RMP2中，从X方向负侧数起第1个及第3个存储器区域RMH的X方向长度大于从X方向负侧数起第2个存储器区域RMH的X方向长度。
另外，第2实施方式的半导体存储装置具备芯片CP2，以此取代芯片CP。图16是表示芯片CP2的构成例的示意性仰视图。图16中省略了贴合电极PI2等的一部分构成。
芯片CP2基本上与芯片CP同样地构成。但芯片CP2具备周边电路区域RPC2，以此取代周边电路区域RPC。周边电路区域RPC2基本上与周边电路区域RPC同样地构成。但在周边电路区域RPC2的X方向的中央位置，设置有沿着X方向排列的2个行控制电路区域RRowC。另外，在比这2个行控制电路区域RRowC偏X方向正侧的区域及偏X方向负侧的区域，分别设置有沿着Y方向排列的列控制电路区域RColC及电路区域ROC。
图17是表示芯片CM2、CP2的一部分构成的示意性剖视图。
从X方向负侧数起第1个列控制电路区域RColC设置在自Z方向观察与从X方向负侧数起第1个存储器区域RMH的一部分(除X方向正侧的端部附近的区域以外的区域)重叠的位置。
从X方向负侧数起第1个晶体管区域RTr设置在自Z方向观察与从X方向负侧数起第1个存储器区域RMH的一部分(X方向正侧的端部附近的区域)重叠的位置。另外，该晶体管区域RTr设置在自Z方向观察与从X方向负侧数起第1个连接区域RHU的一部分(比位置XRowC偏X方向负侧的区域)重叠的位置。
从X方向负侧数起第2个晶体管区域RTr设置在自Z方向观察与从X方向负侧数起第1个连接区域RHU的一部分(比位置XRowC偏X方向正侧的区域)重叠的位置。另外，该晶体管区域RTr设置在自Z方向观察与从X方向负侧数起第2个存储器区域RMH的一部分(比X方向的中央位置偏X方向负侧的区域)重叠的位置。
从X方向负侧数起第3个晶体管区域RTr设置在自Z方向观察与从X方向负侧数起第2个存储器区域RMH的一部分(比X方向的中央位置偏X方向正侧的区域)重叠的位置。另外，该晶体管区域RTr设置在自Z方向观察与从X方向负侧数起第2个连接区域RHU的一部分(比位置XRowC偏X方向负侧的区域)重叠的位置。
从X方向负侧数起第4个晶体管区域RTr设置在自Z方向观察与从X方向负侧数起第2个连接区域RHU的一部分(比位置XRowC偏X方向正侧的区域)重叠的位置。另外，该晶体管区域RTr设置在自Z方向观察与从X方向负侧数起第3个存储器区域RMH的一部分(X方向负侧的端部附近的区域)重叠的位置。
从X方向负侧数起第2个列控制电路区域RColC设置在自Z方向观察与从X方向负侧数起第3个存储器区域RMH的一部分(除X方向负侧的端部附近的区域以外的区域)重叠的位置。
根据第2实施方式的半导体存储装置，可达成与第1实施方式的半导体存储装置相同的效果。
另外，在第2实施方式的半导体存储装置中，连接区域RHU设置在存储平面区域RMP的X方向的中央附近。这种构成中，相比于第1实施方式的半导体存储装置来说，能将通孔接触电极CC与半导体柱120的距离的最大值削减到一半左右。由此，能削减导电层110中的配线电阻，从而实现动作的高速化。
[第3实施方式]
在第1实施方式及第2实施方式中，行控制电路区域RRowC被分割成沿着X方向排列的2个晶体管区域RTr，配线CWL的一部分设置在从Z方向观察与所述2个晶体管区域RTr中的一者重叠的位置处所设置的区域的范围内，剩下一部分设置在从Z方向观察与所述2个晶体管区域RTr中的另一者重叠的位置处所设置的区域的范围内。由此，能削减配线层D0～D2中沿着Y方向排列的配线CWL的数量，从而实现半导体存储装置的高集成化。
这里，例如也可将行控制电路区域RRowC中沿着X方向排列的晶体管区域RTr在X方向上进一步分割，并将配线CWL设置在从Z方向观察与分割所得的这些区域中的任一个重叠的位置处所设置的区域的范围内。由此，能进一步削减配线层D0～D2中沿着Y方向排列的配线CWL的数量。
以下，关于第3实施方式的半导体存储装置，将例示下面这样的构成。
第3实施方式的半导体存储装置基本上与第2实施方式的半导体存储装置同样地构成。但第3实施方式的半导体存储装置具备芯片CM3及芯片CP3，以此取代芯片CM2及芯片CP2。
图18是表示芯片CM3的构成例的示意性仰视图。图18中省略了贴合电极PI1等的一部分构成。图19是表示芯片CM3、CP3的一部分构成的示意性剖视图。
芯片CM3基本上与芯片CM2同样地构成。但在芯片CM3中，连接区域RHU被分割成在X方向上隔开的2个分割连接区域RHUD。另外，在X方向上相邻的2个分割连接区域RHUD之间设置有存储器区域RMH。
分割连接区域RHUD基本上与连接区域RHU同样地构成。但连接区域RHU具备所有通孔接触电极CC(WL)。而分割连接区域RHUD仅包含一部分通孔接触电极CC(WL)。也就是说，在连接区域RHU被沿着X方向分割成n份(n为2以上的整数)的情况下，通孔接触电极CC(WL)分散配置在n个分割连接区域RHUD。
例如，图19的例子中，在从X方向负侧数起第1个连接区域RHU，配置有与指定的指结构FS对应的多个通孔接触电极CC(WL)。这里，在从X方向负侧数起第1个分割连接区域RHUD，配置有与设置得比指定位置靠下方的导电层110对应的通孔接触电极CC(WL)。另外，在从X方向负侧数起第2个分割连接区域RHUD，配置有与设置得比指定位置靠上方的导电层110对应的通孔接触电极CC(WL)。
另外，图19的例子中，在从X方向负侧数起第2个连接区域RHU，配置有与其他指结构FS对应的多个通孔接触电极CC(WL)。这里，在从X方向负侧数起第3个分割连接区域RHUD，配置有与设置得比指定位置靠上方的导电层110对应的通孔接触电极CC(WL)。另外，在从X方向负侧数起第4个分割连接区域RHUD，配置有与设置得比指定位置靠下方的导电层110对应的通孔接触电极CC(WL)。
芯片CP3基本上与芯片CP2同样地构成。但芯片CP3具备周边电路区域RPC3，以此取代周边电路区域RPC2。另外，芯片CP3具备配线层群DG3，以此取代配线层群DG。
周边电路区域RPC3基本上与周边电路区域RPC2同样地构成。但在周边电路区域RPC3中，晶体管区域RTr被分割成在X方向上隔开的2个分割晶体管区域RTrD。
图19中将晶体管区域RTr的X方向中央附近的位置标示为位置XRowCD。位置XRowCD可与晶体管区域RTr的X方向的中央位置一致，也可与之不一致。另外，位置XRowCD可与分割连接区域RHUD的X方向的中央位置一致，也可与之不一致。另外，将晶体管区域RTr中设置得比位置XRowCD偏X方向正侧的区域及设置得比位置XRowCD偏X方向负侧的区域分别标示为分割晶体管区域RTrD。
分割晶体管区域RTrD分别设置在从Z方向观察与任一分割连接区域RHUD的一部分(比位置XRowCD偏X方向的正侧或负侧的区域)重叠的位置。另外，分割晶体管区域RTrD分别设置在从Z方向观察与任一存储器区域RMH的一部分重叠的位置。
配线层群DG3基本上与配线层群DG同样地构成。但在配线层群DG3中，多根配线CWL设置在从Z方向观察与任一分割晶体管区域RTrD重叠的位置处所设置的区域的范围内。
根据第3实施方式的半导体存储装置，可达成与第2实施方式的半导体存储装置相同的效果。
另外，根据第3实施方式的半导体存储装置，能进一步削减配线层D0～D2中沿着Y方向排列的配线CWL的数量。另外，能进一步缩小字线WL等与晶体管TBLK之间的配线电阻的最大值。
[第4实施方式]
第4实施方式的半导体存储装置基本上与第3实施方式的半导体存储装置同样地构成。但第4实施方式的半导体存储装置具备芯片CM4及芯片CP4，以此取代芯片CM3及芯片CP3。
图20是表示芯片CM4的构成例的示意性仰视图。图20中省略了贴合电极PI1等的一部分构成。图21是表示芯片CM4、CP4的一部分构成的示意性剖视图。
芯片CM4基本上与芯片CM3同样地构成。但芯片CM4中，在沿着X方向排列的2个连接区域RHU之间未设置存储器区域RMH。
芯片CP4基本上与芯片CP3同样地构成。但如图21所示，芯片CP4具备周边电路区域RPC4，以此取代周边电路区域RPC3。另外，芯片CP4具备配线层群DG4，以此取代配线层群DG3。
周边电路区域RPC4基本上与周边电路区域RPC3同样地构成。但在周边电路区域RPC4中，2个晶体管区域RTr内设置在半导体衬底100的X方向中央位置侧的那一个未被分割成2个分割晶体管区域RTrD。另外，设置在半导体衬底100的X方向中央位置侧的晶体管区域RTr与2个分割晶体管区域RTrD分别包含大致相同数量的晶体管TBLK。
配线层群DG4基本上与配线层群DG3同样地构成。但在配线层群DG4中，一部分配线CWL设置于从Z方向观察与设置在半导体衬底100的X方向中央位置侧的晶体管区域RTr重叠的位置处所设置的区域的范围内。
根据第4实施方式的半导体存储装置，可达成与第3实施方式的半导体存储装置相同的效果。
[第5实施方式]
在第1实施方式的半导体存储装置中，如参照图12所说明的那样，通孔接触电极CC(WL)的外周面隔着绝缘膜CCSW与设置在导电层110的贯通孔的内周面对向。以下，参照图22～图25，对这种结构的制造方法的一部分进行说明。图22～图25是用来说明通孔接触电极CC(WL)的制造方法的一部分的示意性剖视图。
如图22所示，制造通孔接触电极CC(WL)时，也可在与导电层110对应的位置形成氮化硅(SiN)等牺性层110A。制造通孔接触电极CC(WL)时，在与多个通孔接触电极CC(WL)对应的多个位置分别形成接触孔CCA。接触孔CCA沿着Z方向延伸，贯通多个牺性层110A等，分别使指定的牺性层110A的表面露出。
接着，如图23所示，在图22所示结构的表面涂布抗蚀剂Reg。
然后，如图24所示，去除抗蚀剂Reg的一部分，使一部分接触孔CCA露出。
接着，如图25所示，在露出的一部分接触孔CCA的底面，去除指定数量的牺性层110A及层间绝缘层101。例如，图25的例子中，牺性层110A及层间绝缘层101各被去除了8层。该步骤例如通过RIE(Reactive Ion Etching，反应性离子蚀刻)等各向异性蚀刻而执行。另外，在该步骤中，选择性地去除牺性层110A的步骤与选择性地去除层间绝缘层101的步骤交替地各执行指定次数(图25中为8次)。
在采用这种方法形成通孔接触电极CC(WL)的情况下，如参照图23所述的那样涂布抗蚀剂Reg时，所涂布的抗蚀剂Reg的一部分会被接触孔CCA吸入。这里，在形成有深的接触孔CCA的区域，被吸入的抗蚀剂Reg的量(以下，称为“吸入量”)相对较大。而在形成有浅的接触孔CCA的区域，吸入量相对较小。因此，抗蚀剂Reg的膜厚在连接区域RHU中有时并不均一。
若抗蚀剂Reg的膜厚在连接区域RHU中不均一，则在抗蚀剂Reg的膜厚较厚的部位与较薄的部位，曝光装置的最佳焦点会发生偏移。因此，随着曝光装置的焦点偏移，光刻的制程范围缩小。结果，有可能导致接触孔CCA不开口，或接触孔CCA的尺寸均一性降低。另外，在一部分区域中，存在抗蚀剂Reg的膜厚不足的可能性。尤其是，牺性层110A的层数越多，则接触孔CCA越深，越易引起抗蚀剂Reg的膜厚不足。
因此，第5实施方式中，如图26所示，与各指结构FS对应的区域内，在未设置通孔接触电极CC(WL)的字线连接区域RHUWL形成虚设接触孔DCCA。
图26中将与1个指结构FS及1个字线连接区域RHUWL对应的区域沿着X方向分割成2个区域RA、RB。在这些区域RA、RB分别形成有接触孔CCA。另外，图26中将与和它在Y方向上相邻的指结构FS及1个字线连接区域RHUWL对应的区域沿着X方向分割成2个区域RC、RD。在这些区域RC、RD分别形成有虚设接触孔DCCA。
这里，虚设接触孔DCCA分别具有能缓和接触孔CCA的深度差异的深度。例如，若如图22所示，在区域RA、RB中，越偏X方向负侧设置的接触孔CCA越深，越偏X方向正侧设置的接触孔CCA越浅，则可预计到如图27所示将形成如下结构：在区域RC、RD中，越偏X方向正侧设置的虚设接触孔DCCA越深，越偏X方向负侧设置的虚设接触孔DCCA越浅。由此，能改善在参照图23所说明的步骤中涂布的抗蚀剂Reg的膜厚均一性。
图28是表示第5实施方式的半导体存储装置的一部分构成的示意性仰视图。图29是将图28所示的结构沿着G-G′线切断，并沿着箭头方向所见的示意性剖视图。
第5实施方式的半导体存储装置基本上与第1实施方式的半导体存储装置同样地构成。但第5实施方式的半导体存储装置具备虚设触点DCC(绝缘体柱等柱状体)。虚设触点DCC是设置在虚设接触孔DCCA中的绝缘部件，例如包含氧化硅(SiO2)等。
如图5所示，在第5实施方式的存储平面区域RMP设置有沿着X方向排列的2个连接区域RHU。第5实施方式中，在各指结构FS，通孔接触电极CC(WL)设置在2个连接区域RHU中的一者，虚设触点DCC设置在2个连接区域RHU中的另一者。
图28中例示出了沿着Y方向排列的2个指结构FS。另外，将与设置在Y方向正侧的指结构FS及字线连接区域RHUWL对应的区域沿着X方向分割成2个区域RA、RB。在这些区域RA、RB分别设置有通孔接触电极CC(WL)。另外，图28中将与和它在Y方向上相邻的指结构FS及字线连接区域RHUWL对应的区域沿着X方向分割成2个区域RC、RD。在这些区域RC、RD分别设置有虚设触点DCC。
设置在区域RA、RB的多个通孔接触电极CC(WL)与图12的例子同样地，设置得越偏X方向负侧，Z方向的长度越长，连接于越靠上方的导电层110。另外，设置得越偏X方向正侧，Z方向的长度越短，连接于越靠下方的导电层110。此外，设置在区域RA的多个通孔接触电极CC(WL)相比于设置在区域RB的多个通孔接触电极CC(WL)，Z方向的长度较短。
如图29所示，设置在区域RC、RD的多个虚设触点DCC设置得越偏X方向负侧，Z方向的长度越短。另外，设置得越偏X方向正侧，Z方向的长度越长。此外，设置在区域RC的多个虚设触点DCC相比于设置在区域RD的多个虚设触点DCC，Z方向的长度较长。
另外，字线连接区域RHUWL中从X方向正侧数起第m个(m为1以上的整数)通孔接触电极CC(WL)的Z方向长度与字线连接区域RHUWL中从X方向负侧数起第m个虚设触点DCC的Z方向长度一致或大体一致。因此，设置在区域RA的通孔接触电极CC(WL)的Z方向长度小于设置在区域RC的虚设触点DCC的Z方向长度。另外，设置在区域RB的通孔接触电极CC(WL)的Z方向长度大于设置在区域RD的虚设触点DCC的Z方向长度。
[其他实施方式]
以上，对第1实施方式～第5实施方式的半导体存储装置进行了说明。但以上所说明的构成说到底也不过是例示，具体的构成可适当调整。
例如，如参照图18及图19所说明的那样，第3实施方式中，与第2实施方式同样地，连接区域RHU设置在存储平面区域RMP3的X方向的中央附近。另外，行控制电路区域RRowC设置在周边电路区域RPC3的X方向的中央位置。但第3实施方式中，与第1实施方式同样地，连接区域RHU也可设置在存储平面区域RMP3的X方向的端部附近(参照图5及图7)。另外，行控制电路区域RRowC也可设置在周边电路区域RPC的X方向的端部(参照图6及图7)。
同样地，第4实施方式(图20、图21)中，也与第1实施方式同样地，连接区域RHU也可设置在存储平面区域RMP4的X方向的端部(参照图5及图7)。另外，行控制电路区域RRowC也可设置在周边电路区域RPC4的X方向的端部(参照图6及图7)。
另外，第1实施方式～第5实施方式中，在存储平面区域RMP、RMP2、RMP3、RMP4设置有2个连接区域RHU。但第1实施方式～第5实施方式中，也可省略一连接区域RHU。另外，该情况下，在周边电路区域RPC、RPC2、RPC3、RPC4中，也可省略一行控制电路区域RRowC。
另外，参照图28及图29所说明的虚设触点DCC也可设置在第2实施方式、第3实施方式或第4实施方式的半导体存储装置中。
另外，第1实施方式～第5实施方式中，配线CWL的布局可适当调整。图30～图32是用来说明配线CWL的布局的一例的示意性俯视图。图30例示出了配线层D0中的配线图案。图31例示出了配线层D1中的配线图案。图32例示出了配线层D2中的配线图案。
图30～图32中图示出了设置在配线层D0～D2的与晶体管区域RTr重叠的位置的区域的构成。另外，图30～图32中图示出了将从位置XRowC到连接区域RHU的X方向的端部的区域沿着X方向分割成6份所得的区域RHU6d、及将晶体管区域RTr沿着X方向分割成6份所得的区域RTr6d。
如图30所示，在配线层D0的从Z方向观察与晶体管区域RTr重叠的位置，设置有沿着X方向排列的2个配线群CWLP00、CWLP01。这2个配线群CWLP00、CWLP01分别具备沿着Y方向排列的多根配线CWL。
配线群CWLP00中包含的多根配线CWL的一端(通孔接触电极CC(WL)侧的端部)是从离位置XRowC第1近的区域RHU6d(图中以虚线圈起的区域)的位置XRowC侧的界线到位置XRowC的相反侧的界线而设置。离位置XRowC第1近的区域RHU6d中包含的多个通孔接触电极CC(WL)电连接于配线群CWLP00中包含的多根配线CWL。
另外，配线群CWLP00中包含的多根配线CWL的另一端(晶体管TBLK侧的端部)是从离位置XRowC第1近的区域RTr6d(图中以两点链线圈起的区域)的位置XRowC侧的界线到位置XRowC的相反侧的界线而设置。离位置XRowC第1近的区域RTr6d中包含的多个晶体管TBLK电连接于配线群CWLP00中包含的多根配线CWL。
配线群CWLP01中包含的多根配线CWL的一端(通孔接触电极CC(WL)侧的端部)是从离位置XRowC第4近的区域RHU6d(图中以虚线圈起的区域)的位置XRowC侧的界线到位置XRowC的相反侧的界线而设置。离位置XRowC第4近的区域RHU6d中包含的多个通孔接触电极CC(WL)电连接于配线群CWLP01中包含的多根配线CWL。
另外，配线群CWLP01中包含的多根配线CWL的另一端(晶体管TBLK侧的端部)是从离位置XRowC第4近的区域RTr6d(图中以两点链线圈起的区域)的位置XRowC侧的界线到位置XRowC的相反侧的界线而设置。离位置XRowC第4近的区域RTr6d中包含的多个晶体管TBLK电连接于配线群CWLP01中包含的多根配线CWL。
如图31所示，在配线层D1的从Z方向观察与晶体管区域RTr重叠的位置，设置有沿着X方向排列的2个配线群CWLP10、CWLP11。这2个配线群CWLP10、CWLP11分别具备沿着Y方向排列的多根配线CWL。
配线群CWLP10中包含的多根配线CWL的一端(通孔接触电极CC(WL)侧的端部)是从离位置XRowC第2近的区域RHU6d(图中以虚线圈起的区域)的位置XRowC侧的界线到位置XRowC的相反侧的界线而设置。离位置XRowC第2近的区域RHU6d中包含的多个通孔接触电极CC(WL)电连接于配线群CWLP10中包含的多根配线CWL。
另外，配线群CWLP10中包含的多根配线CWL的另一端(晶体管TBLK侧的端部)是从离位置XRowC第2近的区域RTr6d(图中以两点链线圈起的区域)的位置XRowC侧的界线到位置XRowC的相反侧的界线而设置。离位置XRowC第2近的区域RTr6d中包含的多个晶体管TBLK电连接于配线群CWLP10中包含的多根配线CWL。
配线群CWLP11中包含的多根配线CWL的一端(通孔接触电极CC(WL)侧的端部)是从离位置XRowC第5近的区域RHU6d(图中以虚线圈起的区域)的位置XRowC侧的界线到位置XRowC的相反侧的界线而设置。离位置XRowC第5近的区域RHU6d中包含的多个通孔接触电极CC(WL)电连接于配线群CWLP11中包含的多根配线CWL。
另外，配线群CWLP11中包含的多根配线CWL的另一端(晶体管TBLK侧的端部)是从离位置XRowC第5近的区域RTr6d(图中以两点链线圈起的区域)的位置XRowC侧的界线到位置XRowC的相反侧的界线而设置。离位置XRowC第5近的区域RTr6d中包含的多个晶体管TBLK电连接于配线群CWLP11中包含的多根配线CWL。
如图32所示，在配线层D2的从Z方向观察与晶体管区域RTr重叠的位置，设置有沿着X方向排列的2个配线群CWLP20、CWLP21。这2个配线群CWLP20、CWLP21分别具备沿着Y方向排列的多根配线CWL。
配线群CWLP20中包含的多根配线CWL的一端(通孔接触电极CC(WL)侧的端部)是从离位置XRowC第3近的区域RHU6d(图中以虚线圈起的区域)的位置XRowC侧的界线到位置XRowC的相反侧的界线而设置。离位置XRowC第3近的区域RHU6d中包含的多个通孔接触电极CC(WL)电连接于配线群CWLP20中包含的多根配线CWL。
另外，配线群CWLP20中包含的多根配线CWL的另一端(晶体管TBLK侧的端部)是从离位置XRowC第3近的区域RTr6d(图中以两点链线圈起的区域)的位置XRowC侧的界线到位置XRowC的相反侧的界线而设置。离位置XRowC第3近的区域RTr6d中包含的多个晶体管TBLK电连接于配线群CWLP20中包含的多根配线CWL。
配线群CWLP21中包含的多根配线CWL的一端(通孔接触电极CC(WL)侧的端部)是从离位置XRowC第6近的区域RHU6d(图中以虚线圈起的区域)的位置XRowC侧的界线到位置XRowC的相反侧的界线而设置。离位置XRowC第6近的区域RHU6d中包含的多个通孔接触电极CC(WL)电连接于配线群CWLP21中包含的多根配线CWL。
另外，配线群CWLP21中包含的多根配线CWL的另一端(晶体管TBLK侧的端部)是从离位置XRowC第6近的区域RTr6d(图中以两点链线圈起的区域)的位置XRowC侧的界线到位置XRowC的相反侧的界线而设置。离位置XRowC第6近的区域RTr6d中包含的多个晶体管TBLK电连接于配线群CWLP21中包含的多根配线CWL。
另外，第1实施方式～第5实施方式中，在芯片CM、CM2、CM3、CM4设置有共计4个存储平面区域RMP、RMP2、RMP3、RMP4，X方向上排列2个，Y方向上排列2个。但设置在芯片的存储平面区域的数量及配置可适当调整。例如，图33的例子中，在芯片CM16设置有共计16个存储平面区域RMP，X方向上排列4个，Y方向上排列4个。在芯片CM16，也可设置存储平面区域RMP2、RMP3、RMP4而非存储平面区域RMP。
另外，第1实施方式～第5实施方式中，如参照图12等所说明的那样，通孔接触电极CC(WL)的外周面隔着绝缘膜CCSW与设置在导电层110的贯通孔的内周面对向。但这种构成说到底也不过是例示，具体的构成可适当调整。
图34是表示字线连接区域RHUWL的其他构成例的示意性仰视图。图35是将图34所示的结构沿着E-E′线切断，并沿着箭头方向所见的示意性剖视图。
此外，如参照图5等所说明的那样，在存储平面区域RMP设置有沿着X方向排列的2个连接区域RHU的情况下，这2个连接区域RHU中的一者也可包含与从Y方向负侧数起第4n+1个(n为0以上的整数)及第4n+4个指结构FS或存储器块BLK对应的通孔接触电极CC(WL)。该情况下，2个连接区域RHU中的另一者例如也可包含与从Y方向负侧数起第4n+2个及第4n+3个指结构FS或存储器块BLK对应的通孔接触电极CC(WL)。
这里，图11中例如示出了与从Y方向负侧数起第4n+3个及第4n+4个指结构FS对应的所述一连接区域RHU的构成。另一方面，图34中例如示出了与从Y方向负侧数起第4n+4个及第4n+1个(第4n+5个)指结构FS对应的所述一连接区域RHU的构成。
图34的例子中，作为字线WL等发挥功能的导电层110也跨及沿着X方向排列的多个存储器区域RMH，在X方向上连续。但图34及图35的例子中，在字线连接区域RHUWL设置有对应于多个通孔接触电极CC(WL)而沿着X方向排列的多个阶台区域T。此外，图34的例子中，对应于各指结构FS呈2列设置有多个通孔接触电极CC(WL)。但在通孔接触电极CC(WL)呈1列设置的情况下，阶台区域T也呈1列设置。另外，在通孔接触电极CC(WL)呈3列以上设置的情况下，阶台区域T也呈3列以上设置。
[其他]
对本发明的若干个实施方式进行了说明，但这些实施方式是作为例子提出的，并未意图限定发明的范围。这些新颖的实施方式可采用其他各种方式来实施，能在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式及其变形包含在发明的范围及主旨中，并且包含在权利要求书中所记载的发明及其等同的范围内。
[符号的说明]
100 半导体衬底
110 导电层
120 半导体层
130 栅极绝缘膜
CC 通孔接触电极
CM,CP芯片
RMH 存储器区域
RHU 连接区域
RTr 晶体管区域
TBLK 晶体管
TSADL感测放大器晶体管。

Claims (13)

1.一种半导体存储装置，具备：
第1结构，具有多个第1导电层，所述第1导电层在第1方向上连续，且在与所述第1方向交叉的积层方向上积层；以及
第2结构，具有多个第2导电层，所述第2导电层在所述第1方向上连续，在所述积层方向上积层，相对于所述第1导电层，在与所述第1方向及所述积层方向交叉的第2方向上排列，且与所述第1导电层电独立；
包含所述第1结构及所述第2结构的存储平面区域具备：
第1存储器区域、第2存储器区域及第3存储器区域，分别包含多个半导体柱及多个电荷蓄积膜，且在所述第1方向上排列，所述半导体柱在所述积层方向上延伸；
所述第1存储器区域与所述第2存储器区域之间的第1区域；以及
所述第2存储器区域与所述第3存储器区域之间的第2区域；并且
对于所述第1结构，在与所述积层方向相反方向上设置有多个第1晶体管及多个第3晶体管；
对于所述第2结构，在与所述积层方向相反方向上设置有多个第2晶体管及多个第4晶体管；
所述第2存储器区域设置在所述第1存储器区域与所述第3存储器区域之间；
所述第1结构还具备多个第1通孔接触电极，所述第1通孔接触电极设置在所述第1区域，在所述积层方向上延伸，且连接于所述多个第1导电层的至少一部分；
所述第2结构还具备多个第2通孔接触电极，所述第2通孔接触电极设置在所述第2区域，在所述积层方向上延伸，且连接于所述多个第2导电层的至少一部分；
从所述积层方向观察，所述多个第1通孔接触电极的一部分电连接于设置在所述第1结构与所述第1区域重叠的位置的所述多个第1晶体管的至少一部分；
从所述积层方向观察，所述多个第1通孔接触电极的另一部分电连接于设置在所述第2结构与所述第1区域重叠的位置的所述多个第2晶体管的至少一部分；
从所述积层方向观察，所述多个第2通孔接触电极的一部分电连接于设置在所述第1结构与所述第2区域重叠的位置的所述多个第3晶体管的至少一部分；
从所述积层方向观察，所述多个第2通孔接触电极的另一部分电连接于设置在所述第2结构与所述第2区域重叠的位置的所述多个第4晶体管的至少一部分。
2.根据权利要求1所述的半导体存储装置，其中
所述多个半导体柱包含第1半导体柱及第2半导体柱；
所述多个电荷蓄积膜包含第1电荷蓄积膜及第2电荷蓄积膜；
所述第1半导体柱与所述多个第1导电层之至少一个对向；
所述第2半导体柱与所述多个第2导电层之至少一个对向；
所述第1电荷蓄积膜在所述多个第1导电层之所述至少一个与所述第1半导体柱之间设置；
所述第2电荷蓄积膜在所述多个第2导电层之所述至少一个与所述第2半导体柱之间设置。
3.根据权利要求1所述的半导体存储装置，其中
所述第1存储器区域的所述第1方向的长度短于所述第2存储器区域的所述第1方向的长度；
所述第3存储器区域的所述第1方向的长度短于所述第2存储器区域的所述第1方向的长度。
4.根据权利要求1所述的半导体存储装置，其中
从所述积层方向观察，所述多个第1晶体管的至少另一部分设置在所述第1结构与所述第1存储器区域或所述第2存储器区域重叠的位置；
从所述积层方向观察，所述多个第2晶体管的至少另一部分设置在所述第2结构与所述第1存储器区域或所述第2存储器区域重叠的位置；
从所述积层方向观察，所述多个第3晶体管的至少另一部分设置在所述第1结构与所述第2存储器区域或所述第3存储器区域重叠的位置；
从所述积层方向观察，所述多个第4晶体管的至少另一部分设置在所述第2结构与所述第2存储器区域或所述第3存储器区域重叠的位置。
5.根据权利要求1所述的半导体存储装置，其
还具备：包含多个第5晶体管的感测放大器，所述第5晶体管是：对于所述第1结构及所述第2结构，在与所述积层方向相反方向上，设置在所述第1结构与所述第2存储器区域重叠的位置、或所述第2结构与所述第2存储器区域重叠的位置的至少任一者；
所述存储平面区域还具备：在所述多个第5晶体管与所述第1导电层及所述第2导电层之间设置的配线层；并且
所述配线层具备：
第1配线，在所述第1方向上延伸，将所述第1存储器区域的所述多个半导体柱的至少一部分与所述多个第5晶体管的一部分电连接；以及
第2配线，在所述第1方向上延伸，将所述第2存储器区域的所述多个半导体柱的至少一部分与所述多个第5晶体管的另一部分电连接；
所述第1配线是：从所述积层方向观察，跨及所述第1存储器区域、所述第1区域及所述第2存储器区域而延伸；
所述第2配线是：从所述积层方向观察，设置在与所述第2存储器区域重叠的位置。
6.根据权利要求1所述的半导体存储装置，其中
所述第1存储器区域的所述第1方向的长度长于所述第2存储器区域的所述第1方向的长度；
所述第3存储器区域的所述第1方向的长度长于所述第2存储器区域的所述第1方向的长度。
7.根据权利要求1所述的半导体存储装置，其
还具备：包含多个第6晶体管的感测放大器，所述第6晶体管是：对于所述第1结构及所述第2结构，在与所述积层方向相反方向上，设置在所述第1结构与所述第1存储器区域重叠的位置、或所述第2结构与所述第1存储器区域重叠的位置的至少任一者；
所述存储平面区域还具备：在所述多个第6晶体管与所述第1导电层之间、或所述多个第6晶体管与所述第2导电层之间的至少任一者设置的配线层；并且
所述配线层具备：
第3配线，在所述第1方向上延伸，将所述第1存储器区域的所述多个半导体柱的至少一部分与所述多个第6晶体管的一部分电连接；以及
第4配线，在所述第1方向上延伸，将所述第2存储器区域的所述多个半导体柱的至少一部分与所述多个第6晶体管的另一部分电连接；
所述第3配线是：从所述积层方向观察，设置在与所述第1存储器区域重叠的位置；
所述第4配线是：从所述积层方向观察，跨及所述第1存储器区域、所述第1区域及所述第2存储器区域而延伸。
8.根据权利要求1所述的半导体存储装置，其中
所述存储平面区域具备：在所述第1方向上排列的第1连接区域及第2连接区域；
所述第2存储器区域设置在所述第1连接区域与所述第2连接区域之间；
所述第1区域是所述第1连接区域及所述第2连接区域中的一者。
9.根据权利要求8所述的半导体存储装置，其中
所述存储平面区域还具备：在所述第1方向上排列的第3连接区域及第4连接区域；
所述第2连接区域与所述第3连接区域相邻；
所述第2区域是所述第3连接区域及所述第4连接区域中的一者。
10.根据权利要求1所述的半导体存储装置，其中
所述第1结构还具备：多个第3通孔接触电极，所述第3通孔接触电极在所述积层方向上延伸，且连接于所述多个第1导电层的另一部分；
所述第2存储器区域设置在所述多个第1通孔接触电极的至少一部分与所述第3通孔接触电极的至少一部分之间；
所述多个第1导电层的各个连接于所述多个第1通孔接触电极或所述多个第3通孔接触电极的任一个。
11.根据权利要求1所述的半导体存储装置，其中
所述第1结构还具备：
第3导电层及第4导电层，至少在所述第1存储器区域中，对于所述多个第1导电层，在所述积层方向的相反方向上设置，在所述第2方向上排列；
第5导电层及第6导电层，至少在所述第2存储器区域中，对于所述多个第1导电层，在所述积层方向的相反方向上设置，在所述第2方向上排列；
第7导电层及第8导电层，至少在所述第3存储器区域中，对于所述多个第1导电层，在所述积层方向的相反方向上设置，在所述第2方向上排列；
第4通孔接触电极、第5通孔接触电极、第6通孔接触电极、第7通孔接触电极、第8通孔接触电极及第9通孔接触电极，在所述积层方向上延伸，分别连接于所述第3导电层、所述第4导电层、所述第5导电层、所述第6导电层、所述第7导电层及所述第8导电层；并且
所述第4通孔接触电极及所述第5通孔接触电极设置在所述第1区域；
所述第6通孔接触电极及所述第7通孔接触电极设置在所述第1区域或所述第2区域；
所述第8通孔接触电极及所述第9通孔接触电极设置在所述第2区域。
12.根据权利要求1所述的半导体存储装置，其中
所述第2结构在与所述第1区域重叠的位置还具备多个柱状体；并且
所述第1区域具备：
第3区域，在与所述第1结构重叠的位置之中，在所述第1方向的一侧设置；
第4区域，在与所述第1结构重叠的位置之中，在所述第1方向的另一侧设置；
第5区域，在与所述第2结构重叠的位置之中，与所述第3区域在所述第2方向上排列；以及
第6区域，在与所述第2结构重叠的位置之中，与所述第4区域在所述第2方向上排列；
设置在所述第3区域的所述多个第1通孔接触电极的所述积层方向的长度短于设置在所述第4区域的所述多个第1通孔接触电极的所述积层方向的长度；
设置在所述第5区域的所述多个柱状体的所述积层方向的长度长于设置在所述第6区域的所述多个柱状体的所述积层方向的长度。
13.根据权利要求12所述的半导体存储装置，其中
设置在所述第3区域的所述多个第1通孔接触电极的所述积层方向的长度短于设置在所述第5区域的所述多个柱状体的所述积层方向的长度；
设置在所述第4区域的所述多个第1通孔接触电极的所述积层方向的长度长于设置在所述第6区域的所述多个柱状体的所述积层方向的长度。
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