JP2016146503A

JP2016146503A - 半導体装置の製造方法及び半導体装置

Info

Publication number: JP2016146503A
Application number: JP2016076478A
Authority: JP
Inventors: 舛岡　富士雄; Fujio Masuoka; 富士雄舛岡; 広記中村; Hiroki Nakamura
Original assignee: Unisantis Electronics Singapore Pte Ltd
Current assignee: Unisantis Electronics Singapore Pte Ltd
Priority date: 2016-04-06
Filing date: 2016-04-06
Publication date: 2016-08-12
Anticipated expiration: 2033-04-26
Also published as: JP6143913B2

Abstract

【課題】ゲートラストプロセスであるＳＧＴの製造方法と、柱状半導体層上部を金属と半導体の仕事関数差によってｎ型又はｐ型半導体層として機能させるＳＧＴとを提供する。【解決手段】フィン状半導体層の周囲に第一の絶縁膜を形成し、フィン状半導体層の上部に柱状半導体層を形成し、第２の絶縁膜とポリシリコンゲート電極とポリシリコンゲート配線を作成し、ポリシリコンゲート電極は第２の絶縁膜を覆い、フィン状半導体層上部と柱状シリコン層下部に拡散層を形成し、フィン状半導体層上部の拡散層上部に金属と半導体の化合物を形成し、層間絶縁膜を堆積し、ポリシリコンゲート電極及びポリシリコンゲート配線を露出し、ポリシリコンゲート電極及びポリシリコンゲート配線をエッチング後、第１の金属を堆積し、金属ゲート電極と金属ゲート配線とを形成し、柱状半導体層上部側壁に、第３の金属からなるサイドウォールを形成する。【選択図】図１

Description

この発明は半導体装置の製造方法及び半導体装置に関するものである。
半導体集積回路、なかでもＭＯＳトランジスタを用いた集積回路は、高集積化の一途を辿っている。この高集積化に伴って、その中で用いられているＭＯＳトランジスタはナノ領域まで微細化が進んでいる。ＭＯＳトランジスタの微細化が進むと、リーク電流の抑制が困難であり、必要な電流量確保の要請から回路の占有面積をなかなか小さくできない、といった問題があった。この様な問題を解決するために、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲートが柱状半導体層を取り囲む構造のＳｕｒｒｏｕｎｄｉｎｇＧａｔｅＴｒａｎｓｉｓｔｏｒ（ＳＧＴ）が提案された（例えば、特許文献１、特許文献２、特許文献３）。

ゲート電極にポリシリコンではなくメタルを用いることにより、空乏化を抑制できかつ、ゲート電極を低抵抗化できる。しかし、メタルゲートを形成した後工程は常にメタルゲートによるメタル汚染を考慮した製造工程にする必要がある。

また、従来のＭＯＳトランジスタにおいて、メタルゲートプロセスと高温プロセスを両立させるために、高温プロセス後にメタルゲートを作成するメタルゲートラストプロセスが実際の製品で用いられている(非特許文献１)。ポリシリコンでゲートを作成し、その後、層間絶縁膜を堆積後、化学機械研磨によりポリシリコンゲートを露出し、ポリシリコンゲートをエッチング後、メタルを堆積している。そのためＳＧＴにおいてもメタルゲートプロセスと高温プロセスを両立させるために、高温プロセス後にメタルゲートを作成するメタルゲートラストプロセスを用いる必要がある。ＳＧＴでは、柱状シリコン層の上部がゲートより高い位置にあるため、メタルゲートラストプロセスを用いるための工夫が必要である。

メタルゲートラストプロセスでは、ポリシリコンゲートを形成後、イオン注入により拡散層を形成している。ＳＧＴでは、柱状シリコン層上部がポリシリコンゲートに覆われるため工夫が必要である。

シリコン柱が細くなると、シリコンの密度は５×１０²²個／ｃｍ³であるから、シリコン柱内に不純物を存在させることが難しくなってくる。

従来のＳＧＴでは、チャネル濃度を１０¹⁷ｃｍ^-3以下と低不純物濃度とし、ゲート材料の仕事関数を変えることによってしきい値電圧を決定することが提案されている（例えば、特許文献４を参照）。

平面型ＭＯＳトランジスタにおいて、ＬＤＤ領域のサイドウォールが低濃度層と同一の導電型を有する多結晶シリコンにより形成され、ＬＤＤ領域の表面キャリアがその仕事関数差によって誘起され、酸化膜サイドウォールＬＤＤ型ＭＯＳトランジスタに比してＬＤＤ領域のインピーダンスが低減できることが示されている（例えば、特許文献５を参照）。その多結晶シリコンサイドウォールは電気的にゲート電極と絶縁されていることが示されている。また図中には多結晶シリコンサイドウォールとソース・ドレインとは層間絶縁膜により絶縁していることが示されている。

特開平２−７１５５６号公報特開平２−１８８９６６号公報特開平３−１４５７６１号公報特開２００４−３５６３１４号公報特開平１１−２９７９８４号公報

IEDM2007 K. Mistry et.al, pp 247-250 IEDM2010 CC. Wu, et. al, 27.1.1-27.1.4.

そこで、本発明は、ゲートラストプロセスであるＳＧＴの製造方法と、柱状半導体層上部を金属と半導体との仕事関数差によってｎ型半導体層もしくはｐ型半導体層として機能させる構造を持つＳＧＴとを提供することを目的とする。

本発明の半導体装置の製造方法は、半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第一の絶縁膜を形成し、前記フィン状半導体層の上部に柱状半導体層を形成する第１工程と、前記第１工程の後、第２の絶縁膜とポリシリコンゲート電極とポリシリコンゲート配線を作成する第３工程と、ここで、前記第２の絶縁膜は前記柱状半導体層の周囲と上部を覆い、ポリシリコンゲート電極は前記第２の絶縁膜を覆うものであり、前記第２工程の後、前記フィン状半導体層上部と前記柱状シリコン層下部に拡散層を形成する第３の工程と、前記第３工程の後、前記フィン状半導体層上部の前記拡散層上部に金属と半導体の化合物を形成する第４工程と、前記第４工程の後、層間絶縁膜を堆積し、前記ポリシリコンゲート電極及び前記ポリシリコンゲート配線を露出し、前記ポリシリコンゲート電極及び前記ポリシリコンゲート配線をエッチング後、第１の金属を堆積し、金属ゲート電極と金属ゲート配線とを形成する第５工程と、前記第５工程の後、前記柱状半導体層上部側壁に、第３の金属からなるサイドウォールを形成する第６工程と、を有し、前記第３の金属からなるサイドウォールと前記柱状半導体層上面は接続されていることを特徴とする。

また、前記第１工程は、半導体基板上にフィン状半導体層を形成するための第１のレジストを形成し、半導体基板をエッチングし、前記フィン状半導体層を形成し、前記第１のレジストを除去し、前記フィン状半導体層の周囲に第１の絶縁膜を堆積し、前記第１の絶縁膜をエッチバックし、前記フィン状半導体層の上部を露出し、前記フィン状半導体層に直交するように第２のレジストを形成し、前記フィン状半導体層をエッチングし、前記第２のレジストを除去することにより、前記フィン状半導体層と前記第２のレジストとが直交する部分が前記柱状シリコン層となるよう前記柱状半導体層を形成することを特徴とする。

また、前記第２工程は、半導体基板上に形成されたフィン状半導体層と、前記フィン状半導体層の周囲に形成された第１の絶縁膜と、前記フィン状半導体層の上部に形成された柱状半導体層と、を有する構造に、第２の絶縁膜を形成し、ポリシリコンを堆積し、前記ポリシリコンを平坦化後のポリシリコンの上面が前記柱状半導体層上部の前記第２の絶縁膜より高い位置になるように平坦化し、第１の窒化膜を堆積し、ポリシリコンゲート電極及びポリシリコンゲート配線を形成するための第３のレジストを形成し、前記第１の窒化膜をエッチングし、前記ポリシリコンをエッチングし、前記ポリシリコンゲート電極及び前記ポリシリコンゲート配線を形成し、前記第２の絶縁膜をエッチングし、第３のレジストを除去することを特徴とする。

また、前記第４工程は、第２の窒化膜を堆積し、前記第２の窒化膜をエッチングし、サイドウォール状に残存し、第２の金属を堆積し、金属と半導体の化合物をフィン状半導体層の上部の拡散層の上部に形成することを特徴とする。

また、前記第５工程は、第３の窒化膜を堆積し、層間絶縁膜を堆積し平坦化し、ポリシリコンゲート電極及びポリシリコンゲート配線を露出し、露出した前記第２の窒化膜と前記第３の窒化膜を除去し、前記ポリシリコンゲート電極及び前記ポリシリコンゲート配線と前記第２の絶縁膜を除去し、ゲート絶縁膜を堆積し、前記ポリシリコンゲート電極及び前記ポリシリコンゲート配線があった部分に第１の金属を埋めこみ、前記第１の金属をエッチングし、柱状シリコン層上部のゲート絶縁膜を露出し、金属ゲート電極、金属ゲート配線を形成することを特徴とする。

また、前記第６工程は、前記柱状半導体層の上部を露出し、前記第３の金属を堆積し、前記第３の金属をエッチングし、前記柱状半導体層上部側壁に、第３の金属からなるサイドウォールを形成することを特徴とする。

また、本発明の半導体装置は、半導体基板上に形成されたフィン状半導体層と、前記フィン状半導体層の周囲に形成された第１の絶縁膜と、前記フィン状半導体層上に形成された柱状半導体層と、前記フィン状半導体層の上部と前記柱状半導体層の下部に形成された拡散層と、前記フィン状半導体層の上部の拡散層の上部に形成された金属と半導体の化合物と、前記柱状半導体層の周囲に形成されたゲート絶縁膜と、前記ゲート絶縁膜の周囲に形成された金属ゲート電極と、前記金属ゲート電極に接続された金属ゲート配線と、前記柱状半導体層上部側壁に形成された第３の金属からなるサイドウォールと、を有し、前記第３の金属からなるサイドウォールと前記柱状半導体層上面は接続されていることを特徴とする。

また、前記柱状半導体層の幅は、前記フィン状半導体層の短い方の幅と同じであることを特徴とする。

また、前記柱状半導体層上部側壁に、絶縁膜を介して前記第３の金属からなるサイドウォールが形成されていることを特徴とする。

また、前記半導体層は、シリコン層であることを特徴とする。

また、前記拡散層がｎ型拡散層であって、前記第３の金属の仕事関数は、４．０ｅＶから４．２ｅＶの間であることを特徴とする。

また、前記拡散層がｐ型拡散層であって、前記第３の金属の仕事関数は、５．０ｅＶから５．２ｅＶの間であることを特徴とする。

本発明によれば、ゲートラストプロセスであるＳＧＴの製造方法と、柱状半導体層上部を金属と半導体との仕事関数差によってｎ型半導体層もしくはｐ型半導体層として機能させる構造を持つＳＧＴとを提供することができる。

メタルゲートラストプロセスをＳＧＴに適用しようとすると、柱状半導体層上部がポリシリコンゲートに覆われるため、柱状半導体層上部に拡散層を形成することが難しい。従って、ポリシリコンゲート形成前に柱状半導体層上部に拡散層を形成することとなる。一方、本発明では、柱状半導体層上部に拡散層を形成せず、柱状半導体層上部を金属と半導体との仕事関数差によってｎ型半導体層もしくはｐ型半導体層として機能させることができる。従って、柱状半導体層上部に拡散層を形成する工程を削減することができる。

（ａ）は本発明に係る半導体装置の平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。

以下に、本発明の実施形態に係るＳＧＴの構造を形成するための製造工程を、図２〜図４０を参照して説明する。

まず、半導体基板上にフィン状半導体層を形成するための第１のレジストを形成し、半導体基板をエッチングし、前記フィン状半導体層を形成し、前記第１のレジストを除去し、前記フィン状半導体層の周囲に第１の絶縁膜を堆積し、前記第１の絶縁膜をエッチバックし、前記フィン状半導体層の上部を露出し、前記フィン状半導体層に直交するように第２のレジストを形成し、前記フィン状半導体層をエッチングし、前記第２のレジストを除去することにより、前記フィン状半導体層と前記第２のレジストとが直交する部分が前記柱状シリコン層となるよう前記柱状半導体層を形成する第１工程を示す。本実施例では、半導体基板の材料としてシリコンを用いたが、シリコン以外の半導体材料を使用することもできる。

図２に示すように、シリコン基板１０１上にフィン状シリコン層を形成するための第１のレジスト１０２を形成する。

図３に示すように、シリコン基板１０１をエッチングし、フィン状シリコン層１０３を形成する。今回はレジストをマスクとしてフィン状シリコン層を形成したが、マスクとしては、酸化膜や窒化膜といったハードマスクを用いてもよい。

図４に示すように、第１のレジスト１０２を除去する。

図５に示すように、フィン状シリコン層１０３の周囲に第１の絶縁膜１０４を堆積する。第１の絶縁膜としては、高密度プラズマによる酸化膜や低圧化学気相堆積による酸化膜を用いてもよい。

図６に示すように、第１の絶縁膜１０４をエッチバックし、フィン状シリコン層１０３の上部を露出する。

図７に示すように、フィン状シリコン層１０３に直交するように第２のレジスト１０５を形成する。フィン状シリコン層１０３とレジスト１０５とが直交する部分が柱状シリコン層となる部分である。ライン状のレジストを用いることができるため、パターン後にレジストが倒れる可能性が低く、安定したプロセスとなる。

図８に示すように、フィン状シリコン層１０３をエッチングする。フィン状シリコン層１０３と第２のレジスト１０５とが直交する部分が柱状シリコン層１０６となる。従って、柱状シリコン層１０６の幅は、フィン状シリコン層の幅と同じとなる。フィン状シリコン層１０３の上部に柱状シリコン層１０６が形成され、フィン状シリコン層１０３の周囲には第１の絶縁膜１０４が形成された構造となる。

図９に示すように、第２のレジスト１０５を除去する。

以上により、半導体基板上にフィン状半導体層を形成するための第１のレジストを形成し、半導体基板をエッチングし、前記フィン状半導体層を形成し、前記第１のレジストを除去し、前記フィン状半導体層の周囲に第１の絶縁膜を堆積し、前記第１の絶縁膜をエッチバックし、前記フィン状半導体層の上部を露出し、前記フィン状半導体層に直交するように第２のレジストを形成し、前記フィン状半導体層をエッチングし、前記第２のレジストを除去することにより、前記フィン状半導体層と前記第２のレジストとが直交する部分が前記柱状シリコン層となるよう前記柱状半導体層を形成する第１工程が示された。

次に、第２の絶縁膜を形成し、ポリシリコンを堆積し、前記ポリシリコンを平坦化後のポリシリコンの上面が前記柱状半導体層上部の前記第２の絶縁膜より高い位置になるように平坦化し、第１の窒化膜を堆積し、ポリシリコンゲート電極及びポリシリコンゲート配線を形成するための第３のレジストを形成し、前記第１の窒化膜をエッチングし、前記ポリシリコンをエッチングし、前記ポリシリコンゲート電極及び前記ポリシリコンゲート配線を形成し、前記第２の絶縁膜をエッチングし、第３のレジストを除去する第２工程を示す。

図１０に示すように、第２の絶縁膜１１３を形成し、ポリシリコン１１４を堆積し、平坦化する。平坦化後のポリシリコンの上面は、柱状シリコン層１０６上部の第２の絶縁膜１１３より高い位置とする。これにより、層間絶縁膜を堆積後、化学機械研磨によりポリシリコンゲート電極及びポリシリコンゲート配線を露出したとき、化学機械研磨により柱状シリコン層上部が露出しないようになる。第２の絶縁膜としては、堆積による酸化膜もしくは熱酸化膜が好ましい。また、第１の窒化膜１１５を堆積する。この第１の窒化膜１１５は、シリサイドをフィン状シリコン層上部に形成するとき、ポリシリコンゲート電極及びポリシリコンゲート配線上部にシリサイドが形成されることを阻害する膜である。

図１１に示すように、ポリシリコンゲート電極及びポリシリコンゲート配線を形成するための第３のレジスト１１６を形成する。フィン状シリコン層１０３に対してゲート配線となる部分が直交することが望ましい。ゲート配線と基板間の寄生容量が低減するためである。

図１２に示すように、第１の窒化膜１１５をエッチングする。

図１３に示すように、ポリシリコン１１４をエッチングし、ポリシリコンゲート電極１１４ａ及びポリシリコンゲート配線１１４ｂを形成する。

図１４に示すように、第２の絶縁膜１１３をエッチングする。

図１５に示すように、第３のレジスト１１６を除去する。

以上により、第２の絶縁膜を形成し、ポリシリコンを堆積し、前記ポリシリコンを平坦化後のポリシリコンの上面が前記柱状半導体層上部の前記第２の絶縁膜より高い位置になるように平坦化し、第１の窒化膜を堆積し、ポリシリコンゲート電極及びポリシリコンゲート配線を形成するための第３のレジストを形成し、前記第１の窒化膜をエッチングし、前記ポリシリコンをエッチングし、前記ポリシリコンゲート電極及び前記ポリシリコンゲート配線を形成し、前記第２の絶縁膜をエッチングし、第３のレジストを除去する第２工程が示された。

次に、前記フィン状半導体層上部と前記柱状シリコン層下部に拡散層を形成する第３の工程を示す。

図１６に示すように、ｎＭＯＳであれば砒素やリン、ｐＭＯＳであればボロンやＢＦ２といった不純物を注入し、熱処理を行うことで、フィン状シリコン層１０３上部と柱状シリコン層１０６下部に拡散層１１２を形成する。このとき、柱状シリコン層１０６上部はポリシリコンゲート電極により覆われているため、拡散層は形成されない。

以上により、前記フィン状半導体層上部と前記柱状シリコン層下部に拡散層を形成する第３工程が示された。

次に、第２の窒化膜を堆積し、前記第２の窒化膜をエッチングし、サイドウォール状に残存し、第２の金属を堆積し、金属と半導体の化合物をフィン状半導体層の上部の拡散層の上部に形成する第４工程を示す。

図１７に示すように、第２の窒化膜１１７を堆積する。

図１８に示すように、第２の窒化膜１１７をエッチングし、サイドウォール状に残存させる。

図１９に示すように、ニッケル、コバルトといった第２の金属を堆積し、金属と半導体の化合物すなわちシリサイド１１８をフィン状シリコン層１０３の上部の拡散層１１２の上部に形成する。このとき、ポリシリコンゲート電極１１４ａ及びポリシリコンゲート配線１１４ｂは、第２の窒化膜１１７、第１の窒化膜１１５に覆われ、柱状シリコン層１０６上部は、第２の絶縁膜１１３とポリシリコンゲート電極１１４ａ及びポリシリコンゲート配線１１４ｂに覆われているので、シリサイドが形成されない。

以上により、第２の窒化膜を堆積し、前記第２の窒化膜をエッチングし、サイドウォール状に残存し、第２の金属を堆積し、金属と半導体の化合物をフィン状半導体層の上部の拡散層の上部に形成する第４工程が示された。

次に、第３の窒化膜を堆積し、層間絶縁膜を堆積し平坦化し、ポリシリコンゲート電極及びポリシリコンゲート配線を露出し、露出した前記第２の窒化膜と前記第３の窒化膜を除去し、前記ポリシリコンゲート電極及び前記ポリシリコンゲート配線と前記第２の絶縁膜を除去し、ゲート絶縁膜を堆積し、前記ポリシリコンゲート電極及び前記ポリシリコンゲート配線があった部分に第１の金属を埋めこみ、前記第１の金属をエッチングし、柱状シリコン層上部のゲート絶縁膜を露出し、金属ゲート電極、金属ゲート配線を形成する第５工程を示す。

図２０に示すように、シリサイド１１８を保護するために、第３の窒化膜１１９を堆積する。

図２１に示すように、層間絶縁膜１２０を堆積し、化学機械研磨により平坦化する。

図２２に示すように、層間絶縁膜１２０をエッチバックし、ポリシリコンゲート電極１１４ａ及びポリシリコンゲート配線１１４ｂを覆う第２の窒化膜１１５と第３の窒化膜１１９を露出する。

図２３に示すように、露出した第２の窒化膜１１５と第３の窒化膜１１９を除去し、ポリシリコンゲート電極１１４ａ及びポリシリコンゲート配線１１４ｂを露出する。第２の窒化膜１１５と第３の窒化膜１１９の除去に使用するエッチングは、等方性エッチングもしくはウエットエッチングが望ましい。

図２４に示すように、露出したポリシリコンゲート電極１１４ａ及びポリシリコンゲート配線１１４ｂを除去する。このときのエッチングも、等方性エッチングもしくはウエットエッチングが望ましい。

図２５に示すように、第２の絶縁膜１１３を除去する。

図２６に示すように、ゲート絶縁膜１２１と第１の金属１２２を堆積する。ポリシリコンゲート電極１１４ａ及びポリシリコンゲート配線１１４ｂがあった部分に第１の金属１２２を埋めこむ。この埋め込みには、原子層堆積を用いることが好ましい。ゲート絶縁膜１２１としては、酸化膜、酸窒化膜、高誘電体膜といった、半導体工程に一般的に用いられるものを使用することができる。第１の金属１２２は、半導体工程に用いられ、トランジスタのしきい値電圧を設定する金属であればよい。このとき、前記第１の金属１１２の仕事関数は４．２ｅＶから５．０ｅＶの間であると、エンハンスメント型として動作することができる。

図２７に示すように、第１の金属１２２をエッチングし、柱状シリコン層１０６上部のゲート絶縁膜１２１を露出する。これにより、金属ゲート電極１２２ａ、金属ゲート配線１２２ｂが形成される。

以上により、第３の窒化膜を堆積し、層間絶縁膜を堆積し平坦化し、ポリシリコンゲート電極及びポリシリコンゲート配線を露出し、露出した前記第２の窒化膜と前記第３の窒化膜を除去し、前記ポリシリコンゲート電極及び前記ポリシリコンゲート配線と前記第２の絶縁膜を除去し、ゲート絶縁膜を堆積し、前記ポリシリコンゲート電極及び前記ポリシリコンゲート配線があった部分に第１の金属を埋めこみ、前記第１の金属をエッチングし、柱状シリコン層上部のゲート絶縁膜を露出し、金属ゲート電極、金属ゲート配線を形成する第５工程が示された。

次に、前記柱状半導体層の上部を露出し、前記第３の金属を堆積し、前記第３の金属をエッチングし、前記柱状半導体層上部側壁に、第３の金属からなるサイドウォールを形成する第６工程を示す。

図２８に示すように、酸化膜１２３を堆積する。

図２９に示すように、酸化膜１２３をエッチバックし金属ゲート電極１２２ａ上面に残存させる。このときのエッチングは、等方性エッチングが好ましい。このとき、前記柱状シリコン層１０６の上部が露出する。

図３０に示すように、第３の金属１２４を堆積する。

前記第３の金属１２４の仕事関数が４．０ｅＶから４．２ｅＶの間であるとき、ｎ型シリコンの仕事関数４．０５ｅＶの近傍であるため、柱状シリコン層１０６上部は、ｎ型シリコンとして機能する。このときの第３の金属１２４としては、例えば、タンタルとチタンの化合物（ＴａＴｉ）や窒化タンタル（ＴａＮ）が好ましい。

前記第３の金属１２４の仕事関数が５．０ｅＶから５．２ｅＶの間であるとき、ｐ型シリコンの仕事関数５．１５ｅＶの近傍であるため、柱状シリコン層１０６上部は、ｐ型シリコンとして機能する。このときの第３の金属１２４としては、例えば、ルテニウム（Ｒｕ）や窒化チタン（ＴｉＮ）が好ましい。

図３１に示すように、第３の金属１２４をエッチングし、柱状シリコン層１０６上部側壁に、第３の金属１２４からなるサイドウォールを形成する。ゲート絶縁膜１２１が柱状シリコン層１０６側壁に残っている場合には、柱状シリコン層１０６上部側壁に、絶縁膜１２１を介して第３の金属１２４からなるサイドウォールが形成されることとなる。

以上により、前記柱状半導体層の上部を露出し、前記第３の金属を堆積し、前記第３の金属をエッチングし、前記柱状半導体層上部側壁に、第３の金属からなるサイドウォールを形成する第６工程が示された。

次に、コンタクト及び金属配線を形成する工程を示す。

図３２に示すように、層間絶縁膜１２５を堆積し、平坦化し、エッチバックし、柱状シリコン層１０６上面及び第３の金属１２４からなるサイドウォールの上面を露出する。

図３３に示すように、金属ゲート配線１２２ｂ上、フィン状シリコン層１０３上にコンタクト孔を形成するための第４のレジスト１２６を形成する。

図３４に示すように、層間絶縁膜１２０、１２５と酸化膜１２３をエッチングし、コンタクト孔１２７、１２８を形成する。

図３５に示すように、第４のレジスト１２６を除去する。

図３６に示すように、第３の窒化膜１１９をエッチングし、シリサイド１１８を露出する。

図３７に示すように、金属１２９を堆積する。これにより、コンタクト１３０、１３１が形成される。このとき、第３の金属１２４からなるサイドウォールと前記柱状シリコン層１０６上面は接続される。従って、柱状シリコン層１０６上部と、第３の金属１２４からなるサイドウォールには同電位が印加される。柱状シリコン層１０６上部は、第３の金属１２４とシリコンとの仕事関数差によってキャリアが誘起されることとなる。

図３８に示すように、金属配線を形成するための第５のレジスト１３２、１３３、１３４を形成する。

図３９に示すように、金属１２９をエッチングし、金属配線１３５、１３６、１３７を形成する。

図４０に示すように、第５のレジスト１３２、１３３、１３４を除去する。

以上により、コンタクト及び金属配線を形成する工程が示された。

上記製造方法の結果を図１に示す。

シリコン基板１０１上に形成されたフィン状シリコン層１０３と、前記フィン状シリコン層１０３の周囲に形成された第１の絶縁膜１０４と、前記フィン状シリコン層１０３上に形成された柱状シリコン層１０６と、前記フィン状シリコン層１０３の上部と前記柱状シリコン層１０６の下部に形成された拡散層１１２と、前記フィン状シリコン層１０３の上部の拡散層１１２の上部に形成された金属と半導体の化合物１１８と、前記柱状シリコン層１０６の周囲に形成されたゲート絶縁膜１２１と、前記ゲート絶縁膜１２１の周囲に形成された金属ゲート電極１２２ａと、前記金属ゲート電極１１２ａに接続された金属ゲート配線１２２ｂと、前記柱状シリコン層１０６上部側壁に形成された第３の金属１２４からなるサイドウォールと、を有し、前記第３の金属１２４からなるサイドウォールと前記柱状シリコン層１０６上面は接続されていることを特徴とする。

柱状シリコン層１０６上部に拡散層を形成せず、柱状シリコン層１０６上部を金属と半導体との仕事関数差によってｎ型半導体層もしくはｐ型半導体層として機能させることができる。従って、柱状シリコン層１０６上部に拡散層を形成する工程を削減することができる。

また、柱状シリコン層上部に拡散層を形成しないので、シリコン柱が細くなると、シリコンの密度は５×１０²²個／ｃｍ³であるから、シリコン柱内に不純物を存在させることが難しくなってくる問題を回避することができる。

以上により、本発明の実施形態に係るＳＧＴの構造を形成するための製造工程及び構造が示された。

なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。

１０１．シリコン基板
１０２．第１のレジスト
１０３．フィン状シリコン層
１０４．第１の絶縁膜
１０５．第２のレジスト
１０６．柱状シリコン層
１１２．拡散層
１１３．第２の絶縁膜
１１４．ポリシリコン
１１４ａ．ポリシリコンゲート電極
１１４ｂ．ポリシリコンゲート配線
１１５．第１の窒化膜
１１６．第３のレジスト
１１７．第２の窒化膜
１１８．シリサイド
１１９．第３の窒化膜
１２０．層間絶縁膜
１２１．ゲート絶縁膜
１２２．第１の金属
１２２ａ．金属ゲート電極
１２２ｂ．金属ゲート配線
１２３．酸化膜
１２４．第３の金属
１２５．層間絶縁膜
１２６．第４のレジスト
１２７．コンタクト孔
１２８．コンタクト孔
１２９．金属
１３０．コンタクト
１３１．コンタクト
１３２．第５のレジスト
１３３．第５のレジスト
１３４．第５のレジスト
１３５．金属配線
１３６．金属配線
１３７．金属配線

Claims

半導体基板上に形成されたフィン状半導体層と、
前記フィン状半導体層上に形成された柱状半導体層と、
前記柱状半導体層の周囲に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の周囲に形成された金属ゲート電極と、
前記金属ゲート電極に接続された金属ゲート配線と、
前記柱状半導体層上部側壁に絶縁膜を介して形成された第３の金属からなるサイドウォールと、を有し、
前記第３の金属からなるサイドウォール上面と前記柱状半導体層上面とは金属により接続されていることを特徴とする半導体装置。
前記柱状半導体層の幅は、前記フィン状半導体層の短い方の幅と同じであることを特徴とする請求項１に記載の半導体装置。
前記半導体層は、シリコン層であることを特徴とする請求項１乃至２のいずれか一項に記載の半導体装置。
前記拡散層がｎ型拡散層であって、前記第３の金属の仕事関数は、４．０ｅＶから４．２ｅＶの間であることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
前記拡散層がｐ型拡散層であって、前記第３の金属の仕事関数は、５．０ｅＶから５．２ｅＶの間であることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。