JPH09167808A - 半導体装置のコンタクト構造およびその形成方法ならびに半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 フォトリソグラフィ技術を用いて形成したコ
ンタクトホールが適正サイズ以上のサイズになる場合で
あっても良好なコンタクト特性を得ることができる半導
体装置のコンタクト構造およびその形成方法ならびに半
導体装置を提供する。 【解決手段】 絶縁層１０３上の被コンタクト領域１０
２に対応した位置に開口部１０４を有するエッチング阻
止層１０５を形成し、このエッチング阻止層１０５を介
して絶縁層１０３をエッチングしてコンタクトホール１
０６を形成し、このコンタクトホール１０６を導電層１
０７で埋め込んだ後、その上に金属電極層８を形成す
る。コンタクトホール１０６のサイズはエッチング阻止
層１０５の開口部１０４によって決定される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＢｉＣＭＯＳ半導体
装置のようなコンタクトに大電流を流す必要のある半導
体装置のコンタクト構造およびその形成方法、並びにそ
のようなコンタクト構造を備えた半導体装置に関する。

【０００２】

【従来の技術】近年の０．３５μｍ線幅を用いた半導体
装置では、高融点金属層や多結晶シリコン（ポリシリコ
ン）層等の導電層を形成したのち全面エッチバックを行
うことにより、コンタクトホール内にこれらの導電層を
埋め込むプラグ技術が多く用いられている。例えば、信
学技報SDM93-151 ICD93-145(1993-11)PP85-PP91 の「低
電圧動作マージンを拡大した１ＭビットＢｉＭＯＳ Ｔ
ＴＬ ＳＲＡＭ」には、導電材料としてタングステンプ
ラグの埋め込み技術を応用した例が記載されている。

【０００３】このようなプラグ技術では、複数のコンタ
クトを対象とする場合に、各コンタクト内に導電層が適
切に埋め込まれるようにするため、各コンタクトのサイ
ズを相互に合わせる必要があり、通常は断面の１辺が
０．５〜０．８μｍの正方形であるようなコンタクトが
用いられている。

【０００４】ところが、ＢｉＭＯＳ型のＳＲＡＭ（スタ
ティック・ランダム・アクセス・メモリ）のように、バ
イポーラトランジスタとＭＯＳトランジスタとを含む半
導体装置においては、図３８に示したように、ＭＯＳト
ランジスタ形成領域２では断面が正方形のコンタクト５
００で十分であるが、バイポーラトランジスタ形成領域
１では大電流を流さなくてはならないため断面が長方形
のコンタクト５０１が必要である。しかし、現在のフォ
トリソグラフィ技術では、露光の際の光の干渉効果等に
より、正方形のコンタクトと長方形のコンタクトの適切
な形成を両立させることは困難である。すなわち、図３
９に示したように、露光条件を正方形のコンタクトに合
わせると正方形のコンタクトは円形ではあるが適正なサ
イズになるのに対し、長方形のコンタクトは、同図に示
したように、中央が太くなった楕円形状になる。逆に、
露光条件を長方形のコンタクトに合わせると、正方形の
コンタクトは露光不足気味になることから十分なサイズ
が確保できないこととなる。このうち、前者の場合（す
なわち、長方形のコンタクトが中央が太くなった楕円形
状になった場合）に生ずる問題について以下に説明す
る。

【０００５】図４０はＢｉＣＭＯＳ半導体装置の製造工
程におけるコンタクト形成前の断面構造を表すものであ
る。このＢｉＣＭＯＳ半導体装置は、ＮＰＮバイポーラ
トランジスタ１６が形成されたバイポーラトランジスタ
形成領域１と、ＮＭＯＳトランジスタ１３，１４が形成
されたＭＯＳトランジスタ形成領域２とを含んでいる。
これらの各トランジスタは、Ｐ型シリコン基板４１とＮ
型エピタキシャル層である単結晶シリコン層４３とから
なるシリコン基体２１上に形成されている。

【０００６】バイポーラトランジスタ形成領域１のＰ型
シリコン基板４１にはＮ⁺ 型埋め込み層４２が形成さ
れ、さらにこのＮ⁺ 型埋め込み層４２上の一部には、バ
イポーラトランジスタ１６のコレクタとしてのＮ⁺ 型不
純物領域６３と、プラグ領域としてのＮ⁺ 型不純物領域
４６とが形成されている。

【０００７】シリコン基体２１上には、部分的に素子分
離領域としてのシリコン酸化膜４４が形成されている。
このシリコン酸化膜４４によって区画された素子活性領
域のシリコン基体２１の表面近傍にはエミッタ領域とし
てのＮ⁺ 型不純物領域７３が形成され、さらにこの下部
にベース領域としてのＰ型不純物領域６４がＰＮ接合を
形成するように配置されている。そして、これらのＮ⁺
型不純物領域７３およびＰ型不純物領域６４は、コレク
タとしてのＮ⁺ 型不純物領域６３と共にＮＰＮバイポー
ラトランジスタ１６を構成している。

【０００８】ベース領域としてのＰ型不純物領域６４に
は、シリコン酸化膜５７，５８を介して形成されたベー
ス電極としての多結晶シリコン層２３が電気的に接続
（コンタクト）されている。エミッタ領域としてのＮ⁺
型不純物領域７３には、エミッタ取り出し電極としての
ポリサイド層６８が電気的に接続されている。このポリ
サイド層６８は、多結晶シリコン層６６およびタングス
テンシリコン層６７により構成されており、シリコン酸
化膜３４およびシリコン酸化膜の側壁３６−１によって
多結晶シリコン層２３から隔絶されている。そして、以
上の素子構造を覆うようにして層間絶縁膜としてのシリ
コン酸化膜１７１，１７２，１７３が形成されている。

【０００９】一方、ＭＯＳトランジスタ形成領域２に
は、自己整合型のＮＭＯＳトランジスタ１３，１４が形
成されている。このＭＯＳトランジスタ形成領域２のシ
リコン基体２１を構成する単結晶シリコン層４３にはＰ
型ウェル領域４５が形成されている。このＰ型ウェル領
域４５の素子活性領域の表面には、ゲート酸化膜として
のシリコン酸化膜４７を介してＮＭＯＳトランジスタ１
３，１４のゲート電極としてのポリサイド層５３が選択
的に形成されている。各ゲート電極の両側面にはシリコ
ン酸化膜側壁５５が形成され、さらに、これらの各シリ
コン酸化膜側壁５５の下部領域におけるシリコン基体２
１の表面近傍には、各ゲート電極と自己整合的に形成さ
れた低濃度のＮ型不純物領域５４が設けられている。さ
らに、このシリコン酸化膜側壁５５と自己整合的にソー
ス・ドレイン領域としての高濃度のＮ⁺ 型不純物領域５
６がシリコン基体２１の表面近傍に形成されている。

【００１０】ポリサイド層５３からなるゲート電極の上
層には、層間絶縁膜としてのシリコン酸化膜５７，５８
を介してソース・ドレイン取り出し電極としてのポリサ
イド層６８が設けられている。このポリサイド層６８
は、バイポーラトランジスタ１６側のポリサイド層６８
と同様に多結晶シリコン層６６およびタングステンシリ
コン層６７により構成されており、ソース・ドレイン領
域としてのＮ⁺ 型不純物領域５６に電気的に接続されて
いる。

【００１１】そして、以上の素子構造を覆うようにして
層間絶縁膜としてのシリコン酸化膜１７１，１７２，１
７３が形成されている。

【００１２】この段階で、シリコン酸化膜１７５上にフ
ォトレジストを塗布し、これを図３８に示したようなコ
ンタクトホールパターンを有するフォトマスクを用いて
露光した後、現像処理を行うと、図４０に示したような
パターンのフォトレジスト１７５が形成される。このと
き、露光条件をＭＯＳトランジスタ形成領域２のコンタ
クトに合わせたとすると、フォトレジスト１７５に形成
されるコンタクトホール用のパターンは、図３９に示し
たようになる。すなわち、ＭＯＳトランジスタ形成領域
２のフォトレジスト１７５には、適正なサイズのコンタ
クト用開口部１７６Ｓ（実際の出来上がりは円形断面）
が形成されるが、バイポーラトランジスタ形成領域１に
は、要求されているサイズより大きいサイズの楕円状の
コンタクト用開口部１７６Ｂ，１７６Ｅ，１７６Ｃが形
成される。このようなフォトレジスト１７５を用いてエ
ッチングを行うと、図４１に示したように、ＭＯＳトラ
ンジスタ形成領域２には適正サイズのコンタクトホール
１７７Ｓが形成されると共に、バイポーラトランジスタ
形成領域１には大きなサイズのコンタクトホール１７７
Ｂ，１７７Ｅ，１７７Ｃが形成される。ここで、コンタ
クトホール１７７ＳはＭＯＳトランジスタ１３，１４の
ソース・ドレイン取り出し電極層（ポリサイド層６８）
にまで達し、コンタクトホール１７７Ｂ，１７７Ｅ，１
７７Ｃは、それぞれ、バイポーラトランジスタ１６のベ
ース電極層（多結晶シリコン層２３），エミッタ引き出
し電極（ポリサイド層６８），コレクタに対するプラグ
領域（Ｎ⁺ 型不純物領域４６）に達するものである。

【００１３】次に、図４２に示したように、全面にバリ
アメタル層７７とタングステン層３１をＣＶＤ法によっ
て形成すると、ＭＯＳトランジスタ形成領域２における
コンタクトホール１７７Ｓの内部はタングステン層３１
によって十分に埋め込まれるが、バイポーラトランジス
形成領域１のコンタクトホール１７７Ｂ，１７７Ｅ，１
７７Ｃは完全には埋め込まれず、空隙が生ずる。したが
って、この状態で全面エッチバックにより、シリコン酸
化膜１７３上のバリアメタル層７７およびタングステン
層３１を除去すると、図４３に示したように、バイポー
ラトランジス形成領域１のコンタクトホール１７７Ｂ，
１７７Ｅ，１７７Ｃの底部のタングステン層３１ばかり
でなく、その下層の電極層（多結晶シリコン層２３，ポ
リサイド層６８）や基板までもがエッチングされ、削ら
れてしまう。さらには、仮にコンタクトホール底部のタ
ングステン層３１の下層の電極層等が削られないように
エッチバックをすることができたとしても、次の工程で
アルミニウム配線層を形成したときにコンタクトホール
の内部でそのアルミニウム配線層の段切れ現象が生じ、
良好なコンタクト特性を得ることができないという問題
があった。

【００１４】一方、コンタクトホール１７７Ｂ，１７７
Ｅ，１７７Ｃが十分に埋まるようにタングステン層３１
を厚く形成すると、ストレスが大きくなり、コンタクト
部分の剥離（タングステン層３１の剥がれ）が生ずるお
それがある。

【００１５】

【発明が解決しようとする課題】いずれにしても、従来
のコンタクト構造およびその形成方法では、バイポーラ
トランジスタ形成領域１およびＭＯＳトランジスタ形成
領域２の双方のコンタクトの形状やサイズを共に適切な
ものとするためには、両者を同一工程でなく別工程で形
成する必要が生じ、工程が増えるという問題があった。

【００１６】本発明はかかる問題点に鑑みてなされたも
ので、その課題は、フォトリソグラフィ技術を用いて形
成したコンタクトホールが適正サイズ以上のサイズにな
る場合であっても、良好なコンタクト特性を得ることが
できる半導体装置のコンタクト構造およびその形成方法
ならびに半導体装置を提供することにある。

【００１７】

【課題を解決するための手段】請求項１記載の半導体装
置のコンタクト構造は、被コンタクト領域の上層の絶縁
膜上に形成され、この被コンタクト領域に対応した位置
に開口部を有するエッチング阻止層と、エッチング阻止
層の開口部により定まる領域の絶縁層を貫通して被コン
タクト領域に達するように形成されたコンタクトホール
と、コンタクトホール内に埋め込まれた導電層と、導電
層上に形成された電極層とを備えている。

【００１８】請求項２記載の半導体装置は、異なる大き
さの複数のコンタクトを備えた半導体装置であって、こ
れらの複数のコンタクトのうち、相対的に大きいコンタ
クトが、請求項１記載の半導体装置のコンタクト構造を
有するものである。

【００１９】請求項３記載の半導体装置は、相対的に大
きなコンタクトが、長方形の断面形状を有するように構
成したものである。

【００２０】請求項４記載の半導体装置は、相対的に大
きなコンタクトが長方形の断面形状を有する一方、相対
的に小さなコンタクトが正方形の断面形状を有し、両者
を同一工程で形成したものである。

【００２１】請求項５記載の半導体装置は、異なる大き
さの複数のコンタクトを備えたＢｉＣＭＯＳ半導体装置
であって、これらの複数のコンタクトのうち、少なくと
もバイポーラトランジスタ領域に形成されたコンタクト
が、請求項１記載の半導体装置のコンタクト構造を有す
るものである。

【００２２】請求項６記載の半導体装置のコンタクト構
造の形成方法は、被コンタクト領域を覆うように絶縁膜
を形成する工程と、被コンタクト領域に対応した位置に
開口部を有するエッチング阻止層を絶縁膜上に形成する
工程と、前記エッチング阻止層の開口部により定まる領
域に、絶縁層を貫通して前記被コンタクト領域に達する
コンタクトホールを形成する工程と、前記コンタクトホ
ール内に導電層を埋め込む工程と、導電層上に電極層を
形成する工程とを含んでいる。

【００２３】請求項７記載の半導体装置のコンタクト構
造は、被コンタクト領域の上層の第１絶縁膜上に形成さ
れると共に、被コンタクト領域に対応した位置に開口部
を有するエッチング阻止層と、エッチング阻止層上に形
成された第２絶縁層における前記エッチング阻止層の開
口部に対応した位置に、前記エッチング阻止層に達する
ように形成された上部コンタクトホールと、エッチング
阻止層の開口部により定まる領域の前記第１絶縁層に、
被コンタクト領域に達するように形成された下部コンタ
クトホールと、上部コンタクトホールおよび下部コンタ
クトホール内に埋め込まれた導電層と、この導電層上に
形成された電極層とを備え、エッチング阻止層の開口部
が上部コンタクトホールより狭小に形成されたものであ
る。

【００２４】請求項８記載の半導体装置のコンタクト構
造は、請求項７記載の半導体装置のコンタクト構造にお
いて、上部コンタクトホールの内壁に前記導電層が側壁
状に形成されているものである。

【００２５】請求項９記載の半導体装置のコンタクト構
造の形成方法は、被コンタクト領域を覆うように第１絶
縁膜を形成する工程と、被コンタクト領域に対応した位
置に開口部を有するエッチング阻止層を第１絶縁膜上に
形成する工程と、エッチング阻止層を覆うように第２絶
縁層を形成する工程と、エッチング阻止層上に形成され
た第２絶縁層におけるエッチング阻止層の前記開口部に
対応した位置に、第２絶縁膜を貫通してエッチング阻止
層の開口部に達する上部コンタクトホールを形成すると
共に、エッチング阻止層の開口部により定まる領域の第
２絶縁膜を貫通して被コンタクト領域に達する下部コン
タクトホールを形成する工程と、上部コンタクトホール
および下部コンタクトホールを覆う導電層を前記第２絶
縁膜上に形成して、少なくとも下部コンタクトホール全
体を導電層で埋め込む工程と、上部コンタクトホール内
に残存した空隙部にエッチング保護層を充填する工程
と、導電層をエッチバックして第２絶縁膜上の導電層を
除去する工程と、上部コンタクトホールおよび下部コン
タクトホールを覆う導電層上に電極層を形成する工程と
を含んでいる。

【００２６】請求項１０記載の半導体装置のコンタクト
構造の形成方法は、被コンタクト領域を覆う絶縁膜を貫
通して前記被コンタクト領域に達するコンタクトホール
を形成する工程と、コンタクトホールを覆うように絶縁
膜上に導電層を形成する工程と、コンタクトホール内に
残存する空隙部にエッチング保護層を充填する工程と、
導電層をエッチバックして、絶縁膜上の導電層を除去す
る工程と、コンタクトホール内を覆う導電層上に電極層
を形成する工程とを含んでいる。

【００２７】請求項１１記載の半導体装置のコンタクト
構造の形成方法は、被コンタクト領域を覆う絶縁膜を貫
通して前記被コンタクト領域に達するコンタクトホール
を形成する工程と、コンタクトホールを覆うように絶縁
膜上に導電層を形成する工程と、コンタクトホール内に
残存する空隙部にエッチング保護層を充填する工程と、
導電層をエッチバックして、絶縁膜上の導電層を除去す
る工程と、コンタクトホール内の空隙部に残存するエッ
チング保護層を除去する工程と、コンタクトホール内を
覆う導電層上に電極層を形成する工程とを含んでいる。

【００２８】請求項１記載の半導体装置のコンタクト構
造では、被コンタクト領域の上層の絶縁膜上に、被コン
タクト領域に対応した位置に開口部を有するエッチング
阻止層が形成されている。絶縁膜を貫通して被コンタク
ト領域に達するコンタクトホールの大きさは、エッチン
グ阻止層の開口部により定まる。このコンタクトホール
は導電層で埋め込まれ、さらに、この導電層上には電極
層が形成されている。これにより被コンタクト領域は導
電層を介して電極層に電気的に接続される。

【００２９】請求項６記載の半導体装置のコンタクト構
造の形成方法では、被コンタクト領域を覆うように絶縁
膜が形成された後、この絶縁膜上に、被コンタクト領域
に対応した位置に開口部を有するエッチング阻止層が形
成される。次に、エッチング阻止層の開口部により定ま
る領域に、絶縁層を貫通して被コンタクト領域に達する
コンタクトホールが形成され、このコンタクトホールが
導電層で埋め込まれた後、導電層上に電極層が形成され
る。

【００３０】請求項７記載の半導体装置のコンタクト構
造では、コンタクトホールは上部コンタクトホールと下
部コンタクトホールからなり、エッチング阻止層を境界
として上方に広い階段形状となっている。

【００３１】請求項８記載の半導体装置のコンタクト構
造では、請求項７記載の半導体装置のコンタクト構造に
おける上部コンタクトホールの内壁に形成された側壁状
の導電層は、上部コンタクトホール内で電極層に段切れ
が生じた場合において、下部コンタクトホール内に埋め
込まれた導電層に直接接続している電極層部分と、段切
れによって導電層に直接は接続していない電極層部分と
の間を電気的に接続する役割を果たしている。

【００３２】請求項９記載の半導体装置のコンタクト構
造の形成方法では、上部コンタクトホールおよび下部コ
ンタクトホールが形成された後、少なくとも下部コンタ
クトホール全体が導電層で埋め込まれる。そして、上部
コンタクトホール内に残存した空隙部にエッチング保護
層が充填された上で、導電層がエッチバックによって除
去される。このとき、エッチング保護層が存在するの
で、下部コンタクトホール内を埋め込んでいる導電層ま
でもがエッチバックによって除去されてしまうという事
態が回避される。その後、上部コンタクトホールおよび
下部コンタクトホールを覆うように電極層が形成され導
電層と接続される。

【００３３】請求項１０記載の半導体装置のコンタクト
構造の形成方法では、コンタクトホール内に残存する空
隙部にエッチング保護層が充填された上で絶縁膜上の導
電層がエッチバックによって除去される。このとき、エ
ッチング保護層が存在するので、コンタクトホール内を
覆っている導電層までもがエッチバックによって除去さ
れてしまうという事態が回避される。その後、コンタク
トホール内を覆う導電層上に電極層が形成される。

【００３４】請求項１１記載の半導体装置のコンタクト
構造の形成方法では、コンタクトホールを覆うようにし
て絶縁膜上に導電層が形成された後、コンタクトホール
内に残存する空隙部にエッチング保護層が充填された上
で絶縁膜上の導電層がエッチバックによって除去され
る。このとき、エッチング保護層が存在するので、コン
タクトホール内を覆っている導電層までもがエッチバッ
クによって除去されてしまうという事態が回避される。
その後、コンタクトホール内の空隙部に残存するエッチ
ング保護層が除去されてから、コンタクトホール内を覆
う導電層上に電極層が形成される。

【００３５】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。

【００３６】図１は本発明の一実施の形態に係る半導体
装置のコンタクト構造を表すものである。この図に示し
たように、半導体基板１０１上には、その表面近傍に形
成された被コンタクト領域１０２を覆うようにして絶縁
層１０３が形成され、さらにこの絶縁層１０３上には、
被コンタクト領域１０２に対応した位置に開口部１０４
を有するエッチング阻止層１０５が形成されている。被
コンタクト領域１０２は、例えばバイポーラトランジス
タのエミッタ、ベース、またはコレクタ領域であり、あ
るいはＭＯＳトランジスタのソース／ドレイン領域（不
純物拡散領域）等である。エッチング阻止層１０５の開
口部１０４に対応した領域の絶縁層１０３には、被コン
タクト領域１０２に達するコンタクトホール１０６が形
成され、ここに導電層１０７が埋め込まれている。導電
層１０７の上層には、エッチング阻止層１０５をも併せ
て覆うようにして金属電極層１０８が形成されている。

【００３７】このコンタクト構造は、次のようにして形
成される。まず、シリコン酸化膜等の絶縁層１０３上に
開口部１０４を有するエッチング阻止層１０５を形成
し、次に、絶縁層１０３およびエッチング阻止層１０５
上に、複数箇所のコンタクトホール形成用パターンを有
するレジスト膜を形成し、このレジスト膜をマスクとし
て、一酸化炭素（ＣＯ）を添加したドライエッチングに
より絶縁層１０３のエッチングを行う。このレジスト膜
のコンタクトホールパターンのうち被コンタクト領域１
０２に対応する位置のコンタクトホールパターンのサイ
ズは、一般に、フォトリソグラフィ工程における露光条
件等によって、エッチング阻止層１０５の開口部１０４
よりも大きくなっているが、エッチング阻止層１０５
が、例えばシリコン窒化膜（Ｓｉ₃ Ｎ ₄）のように、絶
縁層１０３に対してエッチングの選択比がとれる（エッ
チング速度が小さい）材料であれば、エッチング阻止層
１０５を一種のマスクとしてエッチングが進行し、開口
部１０４とほぼ同形同大の断面を有するコンタクトホー
ル１０６が形成される。次に、このコンタクトホール１
０６とエッチング阻止層１０５と絶縁層１０３とを覆う
ようにしてタングステン等の導電層１０７を形成してコ
ンタクトホール１０６内に導電層１０７を埋め込み、さ
らにこのコンタクトホール１０６内以外の部分の導電層
１０７をエッチバックにより除去する。そして、その上
にアルミニウム等の金属電極層１０８を形成し、これを
パターニングしてコンタクトの形成を終了する。

【００３８】エッチング阻止層１０５として多結晶シリ
コンを用いることも可能であるが、この場合、エッチン
グ阻止層１０５は絶縁層１０３上の導電層１０７をエッ
チバックで除去するときに同時に除去される。しかし、
いずれにしても、レジスト層としてのエッチング阻止層
１０５は比較的薄い膜厚で足り、このエッチング阻止層
１０５の開口部１０４によって、最終的なコンタクトサ
イズが決定される。したがって、厚い膜厚のコンタクト
ホール形成用レジストのコンタクトホールパターンのサ
イズに大きなばらつきが生じて最終的なコンタクトサイ
ズが大きくなってしまうという従来のコンタクト構造に
対し、本実施の形態に係るコンタクト構造では、最終的
なコンタクトサイズは薄い膜厚のエッチング阻止層１０
５の開口部１０４で決まる大きさとなるため、コンタク
トホール１０６内を導電層１０７によって完全に埋め込
むことができる。このため、その後に導電層１０７のエ
ッチバックを行ったときにコンタクトホール１０６内の
導電層１０７が除去されてしまって被コンタクト領域１
０２にまでエッチングが及ぶという事態が回避され、安
定したコンタクト構造が得られる。

【００３９】図２は、本発明の他の実施の形態に係る半
導体装置のコンタクト構造を表すものである。なお、こ
の図で、図１と同一構成要素には同一符号を付し、適宜
説明を省略する。本実施の形態では、エッチング阻止層
１０５の上層に、さらに第２の絶縁層１０９が形成さ
れ、これらの絶縁層１０３および絶縁層１０９を貫通し
て被コンタクト領域１０２に達する階段状のコンタクト
ホール１０６，１１０が形成されている。ここで、絶縁
層１０３に形成されたコンタクトホール１０６はエッチ
ング阻止層１０５の開口部１０４とほぼ同形同大であ
る。一方、絶縁層１０９に形成されたコンタクトホール
１１０のサイズはエッチング阻止層１０５の開口部１０
４より大きく、第２の絶縁層１０９上に形成したコンタ
クトホール形成用レジスト（図示せず）のコンタクトサ
イズおよびフォトリソグラフィ工程における露光時間や
干渉条件等により定まるものである。コンタクトホール
１１０の内壁には、コンタクトホール１０６に埋め込ま
れた導電層１０７と同じサイドウォール状導電層１１１
が形成されている。導電層１０７の上層には、サイドウ
ォール状導電層１１１とも接する金属電極層１１２が形
成されている。

【００４０】このコンタクト構造は、次のようにして形
成される。まず、シリコン酸化膜等の絶縁層１０３上に
開口部１０４を有するエッチング阻止層１０５を形成
し、さらにその上に第２の絶縁層１０９を形成する。次
に、第２の絶縁層１０９上に複数のコンタクトホールパ
ターンを有するレジストを形成し、このレジストをマス
クとして絶縁層１０３および第２の絶縁層１０９のエッ
チングを行う。このとき、レジストのコンタクトホール
パターンのうち被コンタクト領域１０２に対応する位置
のコンタクトホールパターンのサイズは、上記図１で説
明したようにエッチング阻止層１０５の開口部１０４よ
りも大きくなっているため、第２の絶縁層１０９に形成
されるコンタクトホール１１０のサイズは絶縁層１０３
に形成されるコンタクトホール１０６よりも大きくな
る。しかし、上記図１で述べたように、エッチング阻止
層１０５を適切な材料で構成することにより、エッチン
グ阻止層１０５を一種のマスクとしてエッチングが進行
し、開口部１０４とほぼ同形同大の断面を有するコンタ
クトホール１０６を形成することができる。次に、これ
らのコンタクトホール１０６，１１０および第２の絶縁
層１０９を覆うようにしてタングステン等の導電層１０
７を形成して少なくともコンタクトホール１０６内を完
全に導電層１０７で埋め込む。このとき、コンタクトホ
ール１１０内にも不完全ではあるが導電層１０７が形成
される。そして、次にエッチバックを行うことにより、
コンタクトホール１０６内およびコンタクトホール１１
０の内壁以外の部分の導電層１０７を除去する。これに
より、コンタクトホール１１０の内壁には、残存した導
電層によってサイドウォール状導電層１１１が形成され
る。そして、その上にアルミニウム等の金属電極層１０
８を形成し、これをパターニングしてコンタクトの形成
を終了する。

【００４１】このとき、例えば図３に示したように、コ
ンタクトホール１１０内において金属電極層１１２に段
切れ１１２ａ，１１２ｂが生じたとしても、サイドウォ
ール状導電層１１１が存在するので、金属電極層１１２
と被コンタクト領域１０２とは電気的に接続されること
となり、安定したコンタクト特性を得ることができる。
したがって、例えばＢｉＣＭＯＳ半導体装置のバイポー
ラトランジスタにおけるエミッタ電極やコレクタ電極等
のような大電流を流すことが要求される部分のコンタク
ト構造に適用することも十分可能である。

【００４２】次に、図４〜図２０を参照して、図２に示
した実施の形態をさらに具体的に説明する。

【００４３】図４は、図２に示した半導体装置のコンタ
クト構造を適用したＢｉＣＭＯＳ半導体装置の断面構成
を具体的に表すものである。このＢｉＣＭＯＳ半導体装
置は、エミッタ・ベース自己整合型のＮＰＮバイポーラ
トランジスタ１６が形成されたバイポーラトランジスタ
形成領域１と、ＮＭＯＳトランジスタ１３，１４が形成
されたＭＯＳトランジスタ形成領域２とを含んでいる。
これらの各トランジスタは、Ｐ型シリコン基板４１とＮ
型エピタキシャル層である単結晶シリコン層４３とから
なるシリコン基体２１上に形成されている。

【００４４】バイポーラトランジスタ形成領域１のＰ型
シリコン基板４１にはＮ⁺ 型埋め込み層４２が形成さ
れ、さらにこのＮ⁺ 型埋め込み層４２上の一部には、バ
イポーラトランジスタ１６のコレクタとしてのＮ⁺ 型不
純物領域６３と、プラグ領域としてのＮ⁺ 型不純物領域
４６とが形成されている。

【００４５】シリコン基体２１上には、部分的に素子分
離領域としてのシリコン酸化膜４４が形成されている。
このシリコン酸化膜４４によって区画された素子活性領
域のシリコン基体２１の表面近傍にはエミッタ領域とし
てのＮ⁺ 型不純物領域７３が形成され、さらにこの下部
にベース領域としてのＰ型不純物領域６４がＰＮ接合を
形成するように配置されている。そして、これらのＮ⁺
型不純物領域７３およびＰ型不純物領域６４は、コレク
タとしてのＮ⁺ 型不純物領域６３と共にＮＰＮバイポー
ラトランジスタ１６を構成している。

【００４６】ベース領域としてのＰ型不純物領域６４に
は、シリコン酸化膜５７，５８を介して形成されたベー
ス電極としての多結晶シリコン層２３が電気的に接続
（コンタクト）されている。エミッタ領域としてのＮ⁺
型不純物領域７３には、エミッタ取り出し電極としての
ポリサイド層６８が電気的に接続されている。このポリ
サイド層６８は、多結晶シリコン層６６およびタングス
テンシリコン層６７により構成されており、シリコン酸
化膜３４およびシリコン酸化膜側壁３６−１によって多
結晶シリコン層２３から隔絶されている。そして、以上
の素子構造を覆うようにして層間絶縁膜としてのシリコ
ン酸化膜７１が形成されている。

【００４７】シリコン酸化膜７１上には、エッチング阻
止層としての多結晶シリコン層７２Ｂ，７２Ｅ，７２Ｃ
が選択的に形成されている。そして、多結晶シリコン層
７２Ｂを境として、ベース取り出し電極としての多結晶
シリコン層２３に達する階段状のコンタクトホール９３
Ｂが形成され、多結晶シリコン層７２Ｅを境として、エ
ミッタ取り出し電極としてのポリサイド層６８に達する
階段状のコンタクトホール９３Ｅが形成され、多結晶シ
リコン層７２Ｃを境として、コレクタに対するプラグ領
域としてのＮ⁺ 型不純物領域４６に達する階段状のコン
タクトホール９３Ｃが形成されている。

【００４８】コンタクトホール９３Ｂは、多結晶シリコ
ン層７２Ｂに形成された開口部からシリコン酸化膜３
４，７１を貫通して多結晶シリコン層２３に達する下部
コンタクトホール９３Ｂ−１と、多結晶シリコン層７２
Ｂおよびシリコン酸化膜７１を覆うように形成された層
間絶縁膜９４，９５を貫通するように形成された上部コ
ンタクトホール９３Ｂ−２とから構成されている。下部
コンタクトホール９３Ｂ−１は、多結晶シリコン層７２
Ｂに予め形成された開口部とほぼ同形同大であり、上部
コンタクトホール９３Ｂ−２は、下部コンタクトホール
９３Ｂ−１より大きいサイズである。

【００４９】コンタクトホール９３Ｅは、多結晶シリコ
ン層７２Ｅに形成された開口部からシリコン酸化膜７１
を貫通してポリサイド層６８に達する下部コンタクトホ
ール９３Ｅ−１と、多結晶シリコン層７２Ｅおよびシリ
コン酸化膜７１を覆うように形成された層間絶縁膜９
４，９５を貫通するように形成された上部コンタクトホ
ール９３Ｅ−２とから構成されている。下部コンタクト
ホール９３Ｅ−１は、多結晶シリコン層７２Ｅに予め形
成された開口部とほぼ同形同大であり、上部コンタクト
ホール９３Ｅ−２は、下部コンタクトホール９３Ｅ−１
より大きいサイズである。

【００５０】コンタクトホール９３Ｃは、多結晶シリコ
ン層７２Ｃに形成された開口部からシリコン酸化膜７１
を貫通してＮ⁺ 型不純物領域４６に達する下部コンタク
トホール９３Ｃ−１と、多結晶シリコン層７２Ｃおよび
シリコン酸化膜７１を覆うように形成された層間絶縁膜
９４，９５を貫通するように形成された上部コンタクト
ホール９３Ｃ−２とから構成されている。下部コンタク
トホール９３Ｃ−１は、多結晶シリコン層７２Ｃに予め
形成された開口部とほぼ同形同大であり、上部コンタク
トホール９３Ｃ−２は、下部コンタクトホール９３Ｃ−
１より大きいサイズである。

【００５１】下部コンタクトホール９３Ｂ−１，９３Ｅ
−１，９３Ｃ−１は、いずれもバリアメタル層および密
着層としてのチタン／チタンナイトライド（Ｔｉ／Ｔｉ
Ｎ）層７７等とタングステン層３１とによって埋められ
ている。上部コンタクトホール９３Ｂ−２，９３Ｅ−
２，９３Ｃ−２の各内壁には、サイドウォール状導電層
１１２（図２）としてのチタン／チタンナイトライド層
７７およびタングステン層３１が形成されている。そし
て、さらに、これらのサイドウォール状導電層と多結晶
シリコン層７２Ｂ，７２Ｅ，７２Ｃの開口部内面とタン
グステン層３１とを覆うようにして、所定のパターンに
パターニングされた第１層目の積層アルミニウム配線層
が形成されている。この積層アルミニウム配線層は、バ
リアメタル層等としてのチタン／チタンナイトライド層
９８と、Ｃｕを含有するアルミニウム層９９と、アルミ
ニウム層９９上に設けられた反射防止層等としてのチタ
ンナイトライド層１００とから構成されている。

【００５２】一方、ＭＯＳトランジスタ形成領域２に
は、自己整合型のＮＭＯＳトランジスタ１３，１４が形
成されている。このＭＯＳトランジスタ形成領域２のシ
リコン基体２１を構成する単結晶シリコン層４３にはＰ
型ウェル領域４５が形成されている。このＰ型ウェル領
域４５の素子活性領域の表面には、ゲート酸化膜として
のシリコン酸化膜４７を介してＮＭＯＳトランジスタ１
３，１４のゲート電極としてのポリサイド層５３が選択
的に形成されている。各ゲート電極の両側面にはシリコ
ン酸化膜側壁５５が形成され、さらに、これらの各シリ
コン酸化膜側壁５５の下部領域におけるシリコン基体２
１の表面近傍には、各ゲート電極と自己整合的に形成さ
れた低濃度のＮ型不純物領域５４が設けられている。さ
らに、このシリコン酸化膜側壁５５と自己整合的にソー
ス・ドレイン領域としての高濃度のＮ⁺ 型不純物領域５
６がシリコン基体２１の表面近傍に形成されている。

【００５３】ポリサイド層５３からなるゲート電極の上
層には、層間絶縁膜としてのシリコン酸化膜５７，５８
を介してソース・ドレイン取り出し電極としてのポリサ
イド層６８が設けられている。このポリサイド層６８
は、バイポーラトランジスタ１６側のポリサイド層６８
と同様に多結晶シリコン層６６およびタングステンシリ
コン層６７により構成されており、ソース・ドレイン領
域としてのＮ⁺ 型不純物領域５６に電気的に接続されて
いる。

【００５４】そして、以上の素子構造を覆うようにして
層間絶縁膜としてのシリコン酸化膜７１が形成されてい
る。このシリコン酸化膜７１上には、メモリセルの高抵
抗負荷としての多結晶シリコン層７２が選択的に形成さ
れている。これは、バイポーラトランジスタ１６側の多
結晶シリコン層７２Ｂ等と同時形成されたものである。
そして、シリコン酸化膜７１および多結晶シリコン層７
２を覆うようにして層間絶縁膜としてのＴＥＯＳ（テト
ラ・エチル・オルソ・シリケート）層９４およびＢＰＳ
Ｇ（ボロン・リン・シリケート・ガラス）層９５が形成
されている。ポリサイド層６８上のシリコン酸化膜７
１、ＴＥＯＳ層９４およびＢＰＳＧ膜９５には、これら
の層間絶縁膜をすべて貫通するコンタクトホール８９が
選択的に形成されている。このコンタクトホール８９
は、バイポーラトランジスタ領域１６における下部コン
タクトホール９３Ｂ等と同様に、チタン／チタンナイト
ライド層７７等とタングステン層３１とによって埋めら
れている。そして、タングステン層３１は、チタン／チ
タンナイトライド層９８、アルミニウム層９９およびチ
タンナイトライド層１００からなる所定パターンの第１
層目の積層アルミニウム配線に接続されている。

【００５５】次に、以上のような構成のＢｉＣＭＯＳ半
導体装置の製造方法を説明する。まず、図５に示したよ
うに、Ｐ型のシリコン基板４１の表面に膜厚が４００ｎ
ｍ程度のシリコン酸化膜（図示せず）を熱酸化で形成
し、このシリコン酸化膜を選択的にエッチングして開口
部（図示せず）を形成する。そして、シリコン酸化膜を
マスクにして、不純物としてのアンチモン（Ｓｂ）をシ
リコン基板４１中に導入し、シリコン基板４１の表面近
傍にＮ⁺ 型埋め込み層４２を形成する。この不純物の導
入工程には、熱拡散またはイオン注入法等が用いられ
る。

【００５６】アンチモンの導入の際にアンチモンガラス
層が被着するので、その後、このアンチモンガラス層と
シリコン酸化膜とを緩衝弗酸（バッファード弗酸）等に
よってエッチング除去する。そして、リン（Ｐ）を添加
したジクロルシラン（ＳｉＨ₂ Ｃｌ₂ ）等のガスを用い
て、膜厚が１．５μｍ程度であるＮ型の単結晶シリコン
層４３をシリコン基板４１上にエピタキシャル成長させ
る。このようにして、シリコン基板４１および単結晶シ
リコン層４３からなるシリコン基体２１が形成される。

【００５７】次に、図６に示したように、膜厚が４００
ｎｍ程度のシリコン酸化膜４４をＬＯＣＯＳ(Local Oxi
dation of Silicon)法によってシリコン基体２１の表面
に選択的に形成する。これにより、シリコン酸化膜４４
が形成された素子分離領域とシリコン酸化膜４４に囲ま
れた素子活性領域との区画がなされる。

【００５８】次に、図７に示したように、単結晶シリコ
ン層４３にボロン（Ｂ）を選択的にイオン注入して、Ｍ
ＯＳトランジスタ形成領域２の単結晶シリコン層４３に
Ｐ型ウェル領域４５を形成すると共に、バイポーラトラ
ンジスタ形成領域１にＮＰＮバイポーラトランジスタ同
士をＰＮ接合分離するためのＰ型不純物領域（図示せ
ず）を形成する。そして、バイポーラトランジスタ形成
領域１にリンを選択的にイオン注入して、単結晶シリコ
ン層４３中に、シリコン基体２１の表面とＮ⁺ 型埋め込
み層４２とを接続するプラグ領域としてのＮ⁺ 型不純物
領域４６を形成する。

【００５９】その後、ゲート酸化膜としてのシリコン酸
化膜４７を素子活性領域の表面に形成する。そして、Ｃ
ＶＤ（Ｃhemical Vapor Deposition) 法やスパッタリ
ング法等によって、共に膜厚が７０〜１５０ｎｍ程度で
ある多結晶シリコン層５１とタングステンシリコン層５
２等のシリサイド層とを順次堆積させることにより、導
電層であるポリサイド層５３を形成し、さらにこのポリ
サイド層５３をパターニングしてＮＭＯＳトランジスタ
１３，１４のゲート電極を形成する。

【００６０】次に、このゲート電極（ポリサイド層５
３）と自己整合的に低濃度のＮ型不純物領域５４を形成
する。すなわち、ＭＯＳトランジスタ形成領域２以外の
領域をレジスト（図示せず）で覆い、このレジスト、ポ
リサイド層５３およびシリコン酸化膜４４をマスクにし
て砒素（Ａ_S ）をイオン注入してＮ型不純物領域５４を
形成する。

【００６１】次に、このシリコン酸化膜側壁５５と自己
整合的に高濃度のＮ⁺ 型不純物領域５６を形成する。す
なわち、ＭＯＳトランジスタ形成領域２以外を再びレジ
スト（図示せず）で覆い、このレジスト、ポリサイド層
５３、シリコン酸化膜４４およびシリコン酸化膜側壁５
５をマスクにして砒素をイオン注入し、Ｎ⁺ 型不純物領
域５６を形成する。こうして、ＬＤＤ(Lightly Doped D
rain) 構造のＮＭＯＳトランジスタ１３，１４が形成さ
れる。そして、シリコン酸化膜５７，５８等の層間絶縁
膜を形成し、バイポーラトランジスタ形成領域１におけ
るＮＰＮバイポーラトランジスタのベース領域を形成す
べき部分のシリコン酸化膜５７，５８に開口部６１を形
成する。そして、この開口部６１から単結晶シリコン層
４３中にＮ型不純物をイオン注入し、Ｎ⁺ 型埋め込み層
４２上にＮ⁺ 型不純物領域６３を形成する。これによ
り、いわゆるＳＩＣ(Selectively Implanted Collecto
r；選択注入コレクタ) 構造が形成される。

【００６２】次に、図８に示したように、ベース電極と
しての多結晶シリコン層２３をＣＶＤ法で膜厚が１００
〜２００ｎｍ程度となるように堆積させ、この多結晶シ
リコン層２３にボロンをイオン注入する。なお、多結晶
シリコン層２３の代わりに、膜厚が５０〜１００ｎｍ程
度の多結晶シリコン層と膜厚が４０〜１００ｎｍ程度の
シリサイド層とをＣＶＤ法やスパッタリング法等で順次
に堆積させてポリサイド層を形成してもよい。

【００６３】次に、図９に示したように、シリコンのエ
チル化合物であるＴＥＯＳ（テトラ・エチル・オルソ・
シリケート）をオゾン（Ｏ₃ ）と反応させて、膜厚が１
００〜２００ｎｍ程度のオフセット層としてのシリコン
酸化膜３４を堆積させる。その後、図１０に示したよう
に、バイポーラトランジスタ形成領域１におけるＮＰＮ
バイポーラトランジスタの内部ベース領域を形成すべき
部分のシリコン酸化膜３４および多結晶シリコン層２３
に開口部３５を形成し、さらに、この開口部３５の形成
に用いたレジスト（図示せず）をマスクにして開口部３
５からボロンをイオン注入して、イントリンシックベー
ス領域（内部ベース領域）としてのＰ型不純物領域６４
をシリコン基体２１の浅い領域に形成する。

【００６４】次に、図１１に示したように、ＴＥＯＳを
原料とする減圧ＣＶＤ法または常圧ＣＶＤ法によって、
膜厚が３００〜５００ｎｍ程度のＴＥＯＳ層３６を堆積
させる。そして、このＴＥＯＳ層３６の全面に対し、い
わゆるＲＩＥ(Reactive IonEtching ；反応性イオンエ
ッチング）によるエッチバックを行うことにより、図１
２に示したように、開口部３５の内側面に、エミッタ領
域とベース領域とを分離するための側壁３６−１を形成
する。これにより、側壁３６−１に囲まれたエミッタ電
極用のコンタクトホール３７が形成される。

【００６５】次に、図１３に示したように、バイポーラ
トランジスタ形成領域１のエミッタ・ベース領域とベー
ス電極の一部をマスクしてシリコン酸化膜３４をエッチ
ングにより除去する。このとき、ベース電極としての多
結晶シリコン層２３がエッチングのストッパになり、Ｍ
ＯＳトランジスタ形成領域２のシリコン酸化膜５７，５
８をエッチングから保護する。さらに、エッチング除去
されたシリコン酸化膜３４の下層領域の多結晶シリコン
層２３をエッチングによって除去する。

【００６６】次に、図１４に示したように、２個のＮＭ
ＯＳトランジスタ１３，１４で共有しているソース／ド
レイン領域としてのＮ⁺ 型不純物領域５６に達する開口
部６５を、シリコン酸化膜５７，５８に形成する。

【００６７】次に、図１５に示したように、膜厚が５０
〜１００ｎｍ程度の多結晶シリコン層６６を堆積させ、
この多結晶シリコン層６６の全面に砒素をイオン注入し
た後、さらに膜厚が５０〜１００ｎｍ程度のタングステ
ンシリコン層６７を堆積させて、ポリサイド層６８を形
成する。そして、このポリサイド層６８をパターニング
して、バイポーラトランジスタ形成領域１ではエミッタ
電極を形成し、ＭＯＳトランジスタ形成領域２のＮＭＯ
Ｓトランジスタ１３，１４ではソース・ドレインとして
のＮ⁺ 型不純物領域５６からの取り出し電極を形成す
る。

【００６８】次に、図１６に示したように、層間絶縁膜
としてのシリコン酸化膜７１を全面に１００ｎｍ程度の
膜厚で形成した後、アニールを行うことによって、多結
晶シリコン層６６からシリコン基体２１中へ砒素を固相
拡散させて、エミッタ領域としてのＮ⁺ 型不純物領域７
３を形成すると共に、多結晶シリコン層２３からシリコ
ン基体２１中へボロンを固相拡散させて、ブラフト・ベ
ース領域（外部ベース領域）としてのＰ⁺ 型不純物領域
７４を形成する。こうして、エミッタ・ベース自己整合
型のＮＰＮバイポーラトランジスタ１６が形成される。

【００６９】次に、同図に示したように、多結晶シリコ
ン層を５０ｎｍ程度堆積させた後、これを選択的にエッ
チングして、ＭＯＳトランジスタ形成領域２のメモリセ
ル部に高抵抗負荷素子層７２を形成すると共に、バイポ
ーラトランジスタ形成領域１におけるコンタクト形成部
分にエッチング阻止層１０５（図２）としての多結晶シ
リコン層７２Ｂ，７２Ｅ，７２Ｃを形成する。このと
き、これらの多結晶シリコン層には、それぞれ所定サイ
ズの開口部８８Ｂ，８８Ｅ，８８Ｃをそれぞれ形成して
おく。なお、高抵抗負荷素子層７２の代わりにＴＦＴ
（薄膜トランジスタ）を形成するようにしてもよいが、
この場合には、ＴＦＴのゲートをエッチング阻止層１０
５（図２）として使用する。

【００７０】次に、図１７に示したように、層間絶縁膜
としてのＴＥＯＳ層９４を全面に１００ｎｍ程度の膜厚
で形成した後、ＢＰＳＧ層９５を５００ｎｍ程度形成
し、９５０°Ｃの雰囲気中でリフロー処理により平坦化
する。

【００７１】次に、図１８に示したように、多結晶シリ
コン層７２Ｂ，７２Ｅ，７２Ｃを形成した位置に、それ
ぞれ、ベース電極層（多結晶シリコン層２３）、エミッ
タ取り出し電極層（ポリサイド層６８）、コレクタへの
プラグ層（Ｎ⁺ 型不純物領域４６）に達するコンタクト
ホール９３Ｂ，９３Ｅ，９３Ｃを形成する。このとき、
リソグラフィ工程において、バイポーラトランジスタ形
成領域１の３つのコンタクトホールの形成に用いるマス
クパターンは大電流に対応可能とするために長方形にし
てコンタクト面積を大きくする。一方、ＭＯＳトランジ
スタ形成領域２のコンタクトホールの形成に用いるマス
クパターンは、大電流を要求されないため、正方形とす
る。このため、リソグラフィ工程における露光の際に、
バイポーラトランジスタ形成領域１のコンタクト形成用
レジストパターンは、図３９に示したようにな長円形状
となり、円形状となるＭＯＳトランジスタ形成領域のコ
ンタクト形成用レジストパターンよりも大きくなる。そ
して、これに対応して形成される例えばコンタクトホー
ル９３Ｂの上側部分（上部コンタクトホール９３Ｂ−
２）は大きくなる。しかし、所定の大きさの開口部８８
Ｂを有する多結晶シリコン層７２Ｂが存在するので、コ
ンタクトホール９３Ｂの底部（下部コンタクトホール９
３Ｂ−１）の大きさはより小さく制限され、結局、多結
晶シリコン層７２Ｂを境として階段状のコンタクトホー
ル９３Ｂが形成されることとなる。他のコンタクトホー
ル９３Ｅ、９３Ｃについても同様である。

【００７２】次に、図１９に示したように、コンタクト
ホール９３Ｂ，９３Ｅ，９３Ｃ，８９の内壁を含む全面
を覆うように、膜厚５０ｎｍのチタンナイトライド（Ｔ
ｉＮ）層と膜厚３０ｎｍのチタン（Ｔｉ）層からなるバ
リアメタル層７７をスパッタ法で形成すると共に、さら
にその上に、膜厚７００ｎｍのタングステン層３１をＣ
ＶＤ法によって形成する。

【００７３】次に、図２０に示したように、全面エッチ
バックにより、ＢＰＳＧ層９５上のバリアメタル層７７
およびタングステン層３１を除去する。このとき、ＭＯ
Ｓトランジスタ形成領域２におけるコンタクトホール８
９の内部はタングステン層３１によって十分に埋め込ま
れる。一方、バイポーラトランジス形成領域１のコンタ
クトホールでは、下部コンタクトホール９３Ｂ−１等の
内部はタングステン層３１で十分に埋め込まれるが、上
部コンタクトホール９３Ｂ−２等の内部では、タングス
テン層の大部分が除去され、その内壁にバリアメタル層
７７およびタングステン層３１からなるサイドウォール
状導電層が残存形成される。

【００７４】次に、図１に示したように、膜厚３０ｎｍ
のチタンナイトライド層と膜厚３０ｎｍのチタン層から
なるバリアメタル層９８を形成すると共に、その上に、
銅（Ｃｕ）を含有する膜厚６００ｎｍのアルミニウム配
線層９９を形成し、さらに、反射防止層等としてのチタ
ンナイトライド層１００をスパッタ法で形成した後、こ
れらをパターニングして、第１層目の積層アルミニウム
配線を形成する。これにより、図１に示した状態のＢｉ
ＣＭＯＳ半導体装置が出来上がる。さらにこの後、図示
しないが、層間絶縁膜と第２層目の積層アルミニウム配
線とを形成し、さらにプラズマＣＶＤ法によってオーバ
コート膜としてのシリコンナイトライド（ＳｉＮ）層を
形成することによって全製造工程を終了する。

【００７５】このとき、バイポーラトランジスタ形成領
域１の各コンタクトホールにおける上部コンタクトホー
ル９３Ｂ−２等の内部の深い所では、アルミニウム配線
層９９の被覆性は悪くなって段切れ状態を起こす場合も
あるが、サイドウォール状導電層としてのバリアメタル
層７７およびタングステン層３１が存在するので、アル
ミニウム配線層９９が上部コンタクトホール９３Ｂ−２
の底部領域に形成されている限り、良好なコンタクト特
性を得ることができる。

【００７６】次に本発明の他の実施の形態に係る半導体
装置のコンタクト構造の形成方法を説明する。本形成方
法の前半部分（図５〜図１９）は上記の製造方法と同様
であるので、その説明は省略する。

【００７７】さて、本実施の形態では、図１９に示した
ように、コンタクトホール９３Ｂ，９３Ｅ，９３Ｃ，８
９の内壁を含む全面を覆うようにバリアメタル層７７お
よびタングステン層３１を形成した後、図２１に示した
ように、全面にフォトレジスト２０１を回転塗布し、バ
イポーラトランジスタ形成領域１内の各コンタクトホー
ル内の空隙を埋めて平坦化する。

【００７８】次に、図２２に示したように、全面をエッ
チバックしてコンタクトホール９３Ｂ等以外の部分のタ
ングステン層３１を除去する。このとき、コンタクトホ
ール９３Ｂ等に充填されているフォトレジスト２０１の
存在により、エッチングはコンタクトホール９３Ｂ等の
上部にまでしか進行せず、上部コンタクトホール９３Ｂ
−２等の内壁のタングステン層３１は殆どそのまま残存
する。また、下部コンタクトホール９３Ｂ−１等、およ
びＭＯＳトランジスタ形成領域のコンタクトホール８９
については、ホール全体がタングステン層３１によって
ほぼ完全に埋め尽くされる。

【００７９】次に、図２３に示したように、アッシング
および硫酸過水により、フォトレジスト２０１を除去す
る。

【００８０】次に、図２４に示したように、膜厚３０ｎ
ｍのチタンナイトライド層と膜厚３０ｎｍのチタン層か
らなるバリアメタル層９８を形成すると共に、その上
に、銅（Ｃｕ）を含有する膜厚６００ｎｍのアルミニウ
ム配線層９９を形成し、さらに、反射防止層等としての
チタンナイトライド層１００をスパッタ法で形成した
後、これらをパターニングして、第１層目の積層アルミ
ニウム配線を形成する。さらにこの後、図示しないが、
層間絶縁膜と第２層目の積層アルミニウム配線とを形成
し、さらにプラズマＣＶＤ法によってオーバコート膜と
してのシリコンナイトライド（Ｓｉ₃ Ｎ₄ ）層を形成す
ることによって全製造工程を終了する。

【００８１】このとき、バイポーラトランジスタ形成領
域１の各コンタクトホールにおける上部コンタクトホー
ル９３Ｂ−２等の内部にはタングステン層３１がほぼ完
全に残存していて空隙部分がさほど深くなっていないた
め、その上のアルミニウム配線層９９の被覆性が良い。
このため、段切れ等の問題が生じる可能性が少なく、良
好なコンタクト特性を得ることができる。

【００８２】次に、図２５〜図３３を参照して、本発明
の他の実施の形態に係る半導体装置のコンタクト構造お
よびその形成方法を説明する。

【００８３】本実施の形態では、上記実施の形態（図
４）のようにエッチング阻止層としての多結晶シリコン
層７２Ｂ等は形成されておらず、階段状のコンタクトホ
ールではなくて直線状の内壁を有する通常のコンタクト
ホール２０２Ｂ，２０２Ｅ，２０２Ｃとして形成されて
いる。このため、被コンタクト領域（多結晶シリコン層
２３等）に達する深さの部分においても大きなコンタク
トホールとなっている。これらのコンタクトホール内の
空隙はプラズマＴＥＯＳ層２０３およびＳＯＧ（スピン
・オン・グラス）層２０４によって埋め尽くされ、その
上に、バリアメタル層９８、アルミニウム配線層９９お
よびチタンナイトライド層１００を順次形成してパター
ニングした第１層目の積層アルミニウム配線が形成され
ている。

【００８４】次に、このような半導体装置のコンタクト
構造の形成方法を説明する。本形成方法の前半部分（図
５〜図１５）は上記の製造方法と同様であるので、その
説明は省略する。

【００８５】さて、本実施の形態では、図１５に示した
ように、ポリサイド層６８をパターニングして、バイポ
ーラトランジスタ形成領域１にエミッタ取り出し電極を
形成すると共に、ＭＯＳトランジスタ形成領域２のＮＭ
ＯＳトランジスタ１３，１４用のソース・ドレイン（Ｎ
⁺ 型不純物領域５６）からの取り出し電極を形成した
後、図２６に示したように、層間絶縁膜としてのシリコ
ン酸化膜７１を全面に１００ｎｍ程度の膜厚で形成し、
アニールを行うことによって、多結晶シリコン層６６か
らシリコン基体２１中へ砒素を固相拡散させて、エミッ
タ領域としてのＮ⁺ 型不純物領域７３を形成すると共
に、多結晶シリコン層２３からシリコン基体２１中へボ
ロンを固相拡散させて、ブラフト・ベース領域（外部ベ
ース領域）としてのＰ⁺ 型不純物領域７４を形成する。
こうして、エミッタ・ベース自己整合型のＮＰＮバイポ
ーラトランジスタ１６が形成される。

【００８６】次に、同図に示したように、多結晶シリコ
ン層を５０ｎｍ程度堆積させた後、これを選択的にエッ
チングして、ＭＯＳトランジスタ形成領域２のメモリセ
ル部に高抵抗負荷素子層７２を形成する。このとき、上
記実施例（図１６）と異なり、バイポーラトランジスタ
形成領域１にはエッチング阻止層としての多結晶シリコ
ン層７２Ｂ，７２Ｅ，７２Ｃは形成しない。なお、高抵
抗負荷素子層７２の代わりにＴＦＴ（薄膜トランジス
タ）を形成するようにしてもよい。

【００８７】次に、図２７に示したように、層間絶縁膜
としてのＴＥＯＳ層９４を全面に１００ｎｍ程度の膜厚
で形成した後、ＢＰＳＧ層９５を５００ｎｍ程度形成
し、９５０°Ｃの雰囲気中でリフロー処理により平坦化
する。

【００８８】次に、図２８に示したように、バイポーラ
トランジスタ形成領域１に、それぞれベース電極層（多
結晶シリコン層２３）、エミッタ取り出し電極層（ポリ
サイド層６８）、およびコレクタへのプラグ層（Ｎ⁺ 型
不純物領域４６）に達するコンタクトホール２０２Ｂ，
２０２Ｅ，２０２Ｃを形成すると共に、ＭＯＳトランジ
スタ形成領域２に、ソース・ドレイン引き出し電極層
（ポリサイド層６８）に達するコンタクトホール８９を
形成する。このとき、リソグラフィ工程において、バイ
ポーラトランジスタ形成領域１の３つのコンタクトホー
ルの形成に用いるマスクパターンは大電流に対応可能と
するために長方形にしてコンタクト面積を大きくする。
一方、ＭＯＳトランジスタ形成領域２のコンタクトホー
ルの形成に用いるマスクパターンは、大電流を要求され
ないため、正方形とする。このため、リソグラフィ工程
における露光の際に、バイポーラトランジスタ形成領域
１のコンタクト形成用レジストパターンは、図３９に示
したようにな長円形状となり、円形状となるＭＯＳトラ
ンジスタ形成領域のコンタクト形成用レジストパターン
よりも大きくなる。そして、これに対応して形成される
コンタクトホール２０２Ｂ等のサイズはその底部におい
ても大きくなる。

【００８９】次に、図２９に示したように、コンタクト
ホール２０２Ｂ，２０２Ｅ，２０２Ｃ，８９の内壁を含
む全面を覆うように、膜厚５０ｎｍのチタンナイトライ
ド層と膜厚３０ｎｍのチタン層からなるバリアメタル層
７７をスパッタ法で形成すると共に、さらにその上に、
膜厚７００ｎｍのタングステン層３１をＣＶＤ法によっ
て形成する。このとき、バイポーラトランジスタ形成領
域１におけるコンタクトホール２０２Ｂ等の内側にはか
なり大きな空隙が形成される。

【００９０】次に、図３０に示したように、タングステ
ン層３１をすべて覆うように、低温形成が可能なプラズ
マＴＥＯＳ層（Ｐ−ＴＥＯＳ層）２０３を１００ｎｍの
膜厚で形成する。

【００９１】次に、図３１に示したように、プラズマＴ
ＥＯＳ層２０３をすべて覆うように、６００ｎｍ程度の
膜厚のＳＯＧ層２０４を回転塗布により形成する。

【００９２】次に、図３２に示したように、全面エッチ
バックにより、バイポーラトランジスタ形成領域１のコ
ンタクトホール２０２Ｂ，２０２Ｅ，２０２Ｃ以外の部
分のプラズマＴＥＯＳ層２０３およびＳＯＧ層２０４か
らなる絶縁層を除去する。これにより、コンタクトホー
ル２０２Ｂ，２０２Ｅ，２０２Ｃの内側の空隙は、プラ
ズマＴＥＯＳ層２０３およびＳＯＧ層２０４からなる絶
縁層によって充填される。

【００９３】次に、図３３に示したように、全面エッチ
バックにより、コンタクトホール以外の部分のタングス
テン層３１およびバリアメタル層７７を除去する。これ
により、バイポーラトランジスタ形成領域１の長方形断
面のコンタクトホール２０２Ｂ，２０２Ｅ，２０２Ｃの
内部にもタングステン層３１およびバリアメタル層７７
がそのまま残存する。

【００９４】次に、図２５に示したように、膜厚３０ｎ
ｍのチタンナイトライド層と膜厚３０ｎｍのチタン層と
からなるバリアメタル層９８を形成すると共に、その上
に、銅（Ｃｕ）を含有する膜厚６００ｎｍのアルミニウ
ム配線層９９を形成し、さらに、反射防止層等としての
チタンナイトライド層１００をスパッタ法で形成した
後、これらをパターニングして、第１層目の積層アルミ
ニウム配線を形成する。さらにこの後、図示しないが、
層間絶縁膜と第２層目の積層アルミニウム配線とを形成
し、さらにプラズマＣＶＤ法によってオーバコート膜と
してのシリコンナイトライド（Ｓｉ₃ Ｎ₄ ）層を形成す
ることによって全製造工程を終了する。

【００９５】このように、本実施の形態では、バイポー
ラトランジスタ形成領域１に形成されるコンタクトホー
ルのサイズは、その底部（被コンタクト領域が存在する
深さ部分）においてもかなり大きく、バリアメタル層７
７およびタングステン層３１からなる埋め込み導電層の
形成後においても、コンタクトホールの内側にかなり大
きな空隙が存在するが、この空隙をプラズマＴＥＯＳ層
２０３およびＳＯＧ層２０４からなる絶縁層によって埋
め込んでから、全面エッチバックによりバリアメタル層
７７およびタングステン層３１を除去するようにしてい
るため、エッチングが各コンタクトホール２０２Ｂ，２
０２Ｅ，２０２Ｃの底部下層の被コンタクト領域（多結
晶シリコン層２３、ポリサイド層６８、Ｎ⁺ 型不純物領
域４６）にまで進行してこれらの被コンタクト領域が削
られてしまうという事態を回避することができ、良好な
コンタクト特性が得られる。

【００９６】次に、図３４〜図３７を参照して、本発明
の他の実施の形態に係る半導体装置のコンタクト構造の
形成方法を説明する。なお、本形成方法の前半部分（図
５〜図１５および図２６〜図２９）は上記の製造方法と
同様であるので、その説明は省略する。

【００９７】本実施の形態では、図２９に示したよう
に、全面にバリアメタル層７７およびタングステン層３
１を形成した後、図３４に示したように、全面にフォト
レジスト膜２０５を塗布して平坦化する。

【００９８】次に、図３５に示したように、全面エッチ
バックにより、バイポーラトランジスタ形成領域１のコ
ンタクトホール２０２Ｂ，２０２Ｅ，２０２Ｃ以外の部
分のフォトレジスト膜２０５、タングステン層３１およ
びバリアメタル層７７を除去する。このとき、各コンタ
クトホール２０２Ｂ，２０２Ｅ，２０２Ｃ内には、各底
部がフォトレジスト膜２０５によってエッチングから保
護されるため、タングステン層３１およびバリアメタル
層７７が殆どそのまま残存する。

【００９９】次に、図３６に示したように、アッシング
および硫酸過水により、バイポーラトランジスタ形成領
域１におけるコンタクトホール２０２Ｂ等の内側に残存
しているフォトレジスト膜２０５を除去する。

【０１００】次に、図３７に示したように、膜厚３０ｎ
ｍのチタンナイトライド層と膜厚３０ｎｍのチタン層と
からなるバリアメタル層９８を形成すると共に、その上
に、銅（Ｃｕ）を含有する膜厚６００ｎｍのアルミニウ
ム配線層９９を形成し、さらに、反射防止層等としての
チタンナイトライド層１００をスパッタ法で形成した
後、これらをパターニングして、第１層目の積層アルミ
ニウム配線を形成する。さらにこの後、図示しないが、
層間絶縁膜と第２層目の積層アルミニウム配線とを形成
し、さらにプラズマＣＶＤ法によってオーバコート膜と
してのシリコンナイトライド（Ｓｉ₃ Ｎ₄ ）層を形成す
ることによって全製造工程を終了する。

【０１０１】このように、本実施の形態では、バイポー
ラトランジスタ形成領域１に形成されるコンタクトホー
ルのサイズは、その底部（被コンタクト領域が存在する
深さ部分）においてもかなり大きく、バリアメタル層７
７およびタングステン層３１からなる埋め込み導電層の
形成後においても、コンタクトホールの内側にかなり大
きな空隙が存在するが、この空隙をフォトレジスト膜２
０５によって埋め込んでから、全面エッチバックにより
バリアメタル層７７およびタングステン層３１を除去す
るようにしているため、エッチングが各コンタクトホー
ル２０２Ｂ，２０２Ｅ，２０２Ｃの底部下層の被コンタ
クト領域（多結晶シリコン層２３、ポリサイド層６８、
Ｎ⁺ 型不純物領域４６）にまで進行し、これらの被コン
タクト領域が削られてしまうという事態を回避すること
ができ、良好なコンタクト特性が得られる。

【０１０２】なお、以上の各実施の形態では、コンタク
トホール内に埋め込む導電層としてタングステン層を用
いることとしたが、これに限定されることはなく、他の
高融点金属や多結晶シリコンであってもよい。

【０１０３】なお、以上の各実施例では、ＮＰＮバイポ
ーラトランジスタを含むＢｉＣＭＯＳ半導体装置のコン
タクト構造について説明したが、これに限定されるもの
ではなく、他の一般的な半導体装置のコンタクト構造に
も適用できることはもちろんである。

【０１０４】

【発明の効果】以上説明したように、請求項１記載の半
導体装置のコンタクト構造または請求項６記載の半導体
装置のコンタクト構造の形成方法によれば、コンタクト
ホールを形成する位置の絶縁層の上層に所定サイズの開
口部を有するエッチング阻止層を設けるようにしたの
で、コンタクトホールのサイズはエッチング阻止層の開
口部によって定まり、任意に設定可能である。このた
め、コンタクトホールのサイズが必要以上に大きくなる
ことを防ぐことが可能であり、コンタクトホールへの導
電層の埋め込み後のエッチバック時に下地層が削られる
のを回避できる。

【０１０５】請求項２記載の半導体装置によれば、異な
る大きさの複数のコンタクトのうち相対的に大きなコン
タクトを形成する部分にエッチング阻止層を設けるよう
にしたので、このエッチング阻止層の開口部のサイズで
定まるコンタクトホールを形成することができ、相対的
に大きなコンタクトホールのサイズが必要以上に大きく
なることを防ぐことができる。

【０１０６】請求項５記載の半導体装置によれば、Ｂｉ
ＣＭＯＳ半導体装置の異なる大きさの複数のコンタクト
のうち、少なくともバイポーラトランジスタ領域のコン
タクトを形成する部分にエッチング阻止層を設けるよう
にしたので、このエッチング阻止層の開口部のサイズで
定まるコンタクトホールを形成することができ、バイポ
ーラトランジスタ領域のコンタクトホールのサイズが必
要以上に大きくなることを防ぐことができる。しかも、
ＢｉＣＭＯＳ半導体装置に適用する場合、エッチング阻
止層の形成は、ＭＯＳ形成領域で通常必要とされる高抵
抗負荷素子の形成と同一工程で行うことができるので、
特に工程が増えるということもない。

【０１０７】請求項７記載の半導体装置のコンタクト構
造によれば、コンタクトホールを、エッチング阻止層を
境としてその下層に形成された下部コンタクトホールと
上層に形成された上部コンタクトホールとによって構成
すると共に、下部コンタクトホールのサイズはエッチン
グ阻止層の開口部とほぼ同形同大として上部コンタクト
ホールよりも狭小としたので、少なくとも下部コンタク
トホールには導電層を十分に埋め込むことができ、エッ
チバックによって下地層が削られるのを回避することが
できる。

【０１０８】請求項８記載の半導体装置のコンタクト構
造によれば、上部コンタクトホールの内壁にも下部コン
タクトホールを埋めている導電層を側壁状に残すように
したので、その後に形成した電極層（配線層）に段切れ
等が生じたとしても、良好なコンタクト特性を確保する
ことができる。

【０１０９】請求項９記載の半導体装置のコンタクト構
造の形成方法によれば、エッチング阻止層を境としてそ
の下層にエッチング阻止層の開口部サイズとほぼ同形同
大の下部コンタクトホールを形成し、上層に上部コンタ
クトホールを形成すると共に、導電層の形成後に上部コ
ンタクトホール内に生じた空隙部にエッチング保護層を
充填した上でエッチバックを行うようにしたので、上部
コンタクトホール内の導電層はエッチングから保護され
て残存する。このため、その後に形成する電極層との十
分な接触面積を確保することができ、良好なコンタクト
特性を得ることができる。

【０１１０】請求項１０記載の半導体装置のコンタクト
構造の形成方法によれば、通常の方法でのコンタクトホ
ールの形成後に導電層を形成すると共に、この導電層の
形成後にコンタクトホール内に生じた空隙部にエッチン
グ保護層を充填した上でエッチバックを行うようにした
ので、コンタクトホール内の導電層はエッチングから保
護されて残存する。このため、その後に形成する電極層
との十分な接触面積を確保することができ、良好なコン
タクト特性を得ることができる。

【０１１１】請求項１１記載の半導体装置のコンタクト
構造の形成方法によれば、通常の方法でのコンタクトホ
ールの形成後に導電層を形成すると共に、この導電層の
形成後にコンタクトホール内に生じた空隙部にエッチン
グ保護層を充填した上でエッチバックを行うことによっ
て、コンタクトホール内の導電層をエッチングから保護
し、さらに、エッチバック後にエッチング保護層を除去
してから導電層上に電極層を形成するようにしたので、
コンタクトホール内における導電層と電極層との接触面
積をさらに大きくすることができ、より良いコンタクト
特性を得ることができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態に係る半導体装置のコン
タクト構造を表す側断面図である。

【図２】本発明の他の実施の形態に係る半導体装置のコ
ンタクト構造を表す側断面図である。

【図３】図２の半導体装置のコンタクト構造の作用を説
明するための側断面図である。

【図４】本発明の第１の実施の形態に係る半導体装置の
コンタクト構造を適用したＢｉＣＭＯＳ半導体装置の構
造を表す側断面図である。

【図５】図４のＢｉＣＭＯＳ装置の最初の製造工程を説
明するための側断面図である。

【図６】図５に続く工程を説明するための側断面図であ
る。

【図７】図６に続く工程を説明するための側断面図であ
る。

【図８】図７に続く工程を説明するための側断面図であ
る。

【図９】図８に続く工程を説明するための側断面図であ
る。

【図１０】図９に続く工程を説明するための側断面図で
ある。

【図１１】図１０に続く工程を説明するための側断面図
である。

【図１２】図１１に続く工程を説明するための側断面図
である。

【図１３】図１２に続く工程を説明するための側断面図
である。

【図１４】図１３に続く工程を説明するための側断面図
である。

【図１５】図１４に続く工程を説明するための側断面図
である。

【図１６】図１５に続く工程を説明するための側断面図
である。

【図１７】図１６に続く工程を説明するための側断面図
である。

【図１８】図１７に続く工程を説明するための側断面図
である。

【図１９】図１８に続く工程を説明するための側断面図
である。

【図２０】図１９に続く工程を説明するための側断面図
である。

【図２１】本発明の第２の実施の形態に係る半導体装置
のコンタクト構造の形成方法を適用したＢｉＣＭＯＳ半
導体装置の製造工程のうち図１９に続く工程を説明する
ための側断面図である。

【図２２】図２１に続く工程を説明するための側断面図
である。

【図２３】図２２に続く工程を説明するための側断面図
である。

【図２４】図２３に続く工程を説明するための側断面図
である。

【図２５】本発明の第３の実施の形態に係る半導体装置
のコンタクト構造を適用したＢｉＣＭＯＳ半導体装置の
構造を表す側断面図である。

【図２６】図２５のＢｉＣＭＯＳ装置の製造工程のう
ち、図１５に続く工程を説明するための側断面図であ
る。

【図２７】図２６に続く工程を説明するための側断面図
である。

【図２８】図２７に続く工程を説明するための側断面図
である。

【図２９】図２８に続く工程を説明するための側断面図
である。

【図３０】図２９に続く工程を説明するための側断面図
である。

【図３１】図３０に続く工程を説明するための側断面図
である。

【図３２】図３１に続く工程を説明するための側断面図
である。

【図３３】図３２に続く工程を説明するための側断面図
である。

【図３４】本発明の第４の実施の形態に係る半導体装置
のコンタクト構造の形成方法を適用したＢｉＣＭＯＳ半
導体装置の製造工程のうち、図２９に続く工程を説明す
るための側断面図である。

【図３５】図３４に続く工程を説明するための側断面図
である。

【図３６】図３５に続く工程を説明するための側断面図
である。

【図３７】図３６に続く工程を説明するための側断面図
である。

【図３８】ＢｉＣＭＯＳ半導体装置のコンタクトホール
の形成に用いられるマスクパターンを表す図である。

【図３９】図３９のマスクパターンを用いて形成された
フォトレジストおよびコンタクトホールのパターンを表
す図である。

【図４０】従来のＢｉＣＭＯＳ半導体装置のコンタクト
構造の形成工程を表す側断面図である。

【図４１】図４０に続く工程を説明するための側断面図
である。

【図４２】図４１に続く工程を説明するための側断面図
である。

【図４３】図４２に続く工程を説明するための側断面図
である。

【符号の説明】

１ バイポーラトランジスタ形成領域 ２ ＭＯＳトランジスタ形成領域 １３，１４ ＮＭＯＳトランジスタ １６ ＮＰＮバイポーラトランジスタ ２１ シリコン基体 ２３ 多結晶シリコン層（ベース電極） ３１ タングステン層（導電層） ３４，７１ シリコン酸化膜（第１絶縁膜） ４２ Ｎ⁺ 型埋め込み層 ４６ Ｎ⁺ 型不純物領域（プラグ領域） ４７ シリコン酸化膜（ゲート絶縁膜） ５３ ポリサイド層（ゲート電極） ５６ Ｎ⁺ 型不純物領域（ソース・ドレイン領域） ６３ Ｎ⁺ 型不純物領域（コレクタ領域） ６４ Ｐ型不純物領域（イントリンシックベース領域） ６８ ポリサイド層（エミッタ取り出し電極，ソース・
ドレイン取り出し電極） ７２ 高抵抗負荷素子層（多結晶シリコン層） ７２Ｂ，７２Ｅ，７２Ｃ 多結晶シリコン層（エッチン
グ阻止層） ７３ Ｎ⁺ 型不純物領域（エミッタ領域） ７４ Ｐ⁺ 型不純物領域（ブラフト・ベース領域） ７７，９８ バリアメタル層 ８８Ｂ，８８Ｅ，８８Ｃ 開口部 ８９ コンタクトホール ９３Ｂ−１，９３Ｅ−１，９３Ｃ−１ 下部コンタクト
ホール ９３Ｂ−２，９３Ｅ−２，９３Ｃ−２ 上部コンタクト
ホール ９３Ｂ，９３Ｅ，９３Ｃ コンタクトホール ９４ ＴＥＯＳ層（第２絶縁層） ９５ ＢＰＳＧ層（第２絶縁層） ９９ アルミニウム配線層（電極層） １００ チタンナイトライド層 １０１ 半導体基板 １０２ 被コンタクト領域 １０３ 絶縁層（第１絶縁層） １０４ 開口部 １０５ エッチング阻止層 １０６ コンタクトホール（下部コンタクトホール） １０７ 導電層 １０８，１１２ 金属電極層 １０９ 絶縁層（第２絶縁層） １１０ コンタクトホール（上部コンタクトホール） １１１ サイドウォール状導電層（側壁状の導電層） ２０１ フォトレジスト（エッチング保護層） ２０２Ｂ，２０２Ｅ，２０２Ｃ コンタクトホール ２０３ プラズマＴＥＯＳ層（エッチング保護層） ２０４ ＳＯＧ層（エッチング保護層） ２０５ フォトレジスト（エッチング保護層）

Claims (11)

【特許請求の範囲】
1. 【請求項１】 被コンタクト領域の上層の絶縁膜上に形
   成され、この被コンタクト領域に対応した位置に開口部
   を有するエッチング阻止層と、 前記エッチング阻止層の開口部により定まる領域の前記
   絶縁層を貫通して前記被コンタクト領域に達するように
   形成されたコンタクトホールと、 前記コンタクトホール内に埋め込まれた導電層と、 前記導電層上に形成された電極層とを備えたことを特徴
   とする半導体装置のコンタクト構造。
2. 【請求項２】 異なる大きさの複数のコンタクトを備え
   た半導体装置であって、 これらの複数のコンタクトのうち、相対的に大きなコン
   タクトが、請求項１記載の半導体装置のコンタクト構造
   を有していることを特徴とする半導体装置。
3. 【請求項３】 前記相対的に大きなコンタクトは、長方
   形の断面形状を有することを特徴とする請求項２記載の
   半導体装置。
4. 【請求項４】 前記相対的に大きなコンタクトは長方形
   の断面形状を有する一方、相対的に小さなコンタクトは
   正方形の断面形状を有し、両者は同一工程で形成された
   ものであることを特徴とする請求項２記載の半導体装
   置。
5. 【請求項５】 異なる大きさの複数のコンタクトを備え
   たＢｉＣＭＯＳ半導体装置であって、 これらの複数のコンタクトのうち、少なくともバイポー
   ラトランジスタ領域に形成されたコンタクトが、請求項
   １記載の半導体装置のコンタクト構造を有していること
   を特徴とする半導体装置。
6. 【請求項６】 被コンタクト領域を覆うように絶縁膜を
   形成する工程と、 前記被コンタクト領域に対応した位置に開口部を有する
   エッチング阻止層を前記絶縁膜上に形成する工程と、 前記エッチング阻止層の前記開口部により定まる領域
   に、前記絶縁層を貫通して前記被コンタクト領域に達す
   るコンタクトホールを形成する工程と、 前記コンタクトホール内に導電層を埋め込む工程と、 前記導電層上に電極層を形成する工程とを含むことを特
   徴とする半導体装置のコンタクト構造の形成方法。
7. 【請求項７】 被コンタクト領域の上層の第１絶縁膜上
   に形成されると共に前記被コンタクト領域に対応した位
   置に開口部を有するエッチング阻止層と、 前記エッチング阻止層上に形成された第２絶縁層におけ
   る前記エッチング阻止層の前記開口部に対応した位置
   に、前記エッチング阻止層に達するように形成された上
   部コンタクトホールと、 前記エッチング阻止層の前記開口部により定まる領域の
   前記第１絶縁層に、前記被コンタクト領域に達するよう
   に形成された下部コンタクトホールと、 前記上部コンタクトホールおよび下部コンタクトホール
   内に埋め込まれた導電層と、 前記導電層上に形成された電極層とを備え、前記エッチ
   ング阻止層の開口部は前記上部コンタクトホールより狭
   小に形成されていることを特徴とする半導体装置のコン
   タクト構造。
8. 【請求項８】 前記上部コンタクトホールの内壁には、
   前記導電層が側壁状に形成されていることを特徴とする
   請求項７記載の半導体装置のコンタクト構造。
9. 【請求項９】 被コンタクト領域を覆うように第１絶縁
   膜を形成する工程と、 前記被コンタクト領域に対応した位置に開口部を有する
   エッチング阻止層を前記第１絶縁膜上に形成する工程
   と、 前記エッチング阻止層を覆うように第２絶縁層を形成す
   る工程と、 前記エッチング阻止層上に形成された第２絶縁層におけ
   る前記エッチング阻止層の前記開口部に対応した位置
   に、第２絶縁膜を貫通して前記エッチング阻止層の開口
   部に達する上部コンタクトホールを形成すると共に、前
   記エッチング阻止層の前記開口部により定まる領域の前
   記第２絶縁膜を貫通して前記被コンタクト領域に達する
   下部コンタクトホールを形成する工程と、 前記上部コンタクトホールおよび下部コンタクトホール
   を覆う導電層を前記第２絶縁膜上に形成して、少なくと
   も下部コンタクトホール全体を前記導電層で埋め込む工
   程と、 前記上部コンタクトホール内に残存した空隙部にエッチ
   ング保護層を充填する工程と、 前記導電層をエッチバックして前記第２絶縁膜上の導電
   層を除去する工程と、 前記上部コンタクトホールおよび下部コンタクトホール
   を覆う導電層上に電極層を形成する工程とを含むことを
   特徴とする半導体装置のコンタクト構造の形成方法。
10. 【請求項１０】 被コンタクト領域を覆う絶縁膜を貫通
    して前記被コンタクト領域に達するコンタクトホールを
    形成する工程と、 前記コンタクトホールを覆うように前記絶縁膜上に導電
    層を形成する工程と、 前記コンタクトホール内に残存する空隙部にエッチング
    保護層を充填する工程と、 前記導電層をエッチバックして、前記絶縁膜上の導電層
    を除去する工程と、 前記コンタクトホール内を覆う前記導電層上に電極層を
    形成する工程とを含むことを特徴とする半導体装置のコ
    ンタクト構造の形成方法。
11. 【請求項１１】 被コンタクト領域を覆う絶縁膜を貫通
    して前記被コンタクト領域に達するコンタクトホールを
    形成する工程と、 前記コンタクトホールを覆うように前記絶縁膜上に導電
    層を形成する工程と、 前記コンタクトホール内に残存する空隙部にエッチング
    保護層を充填する工程と、 前記導電層をエッチバックして、前記絶縁膜上の導電層
    を除去する工程と、 前記コンタクトホール内の空隙部に残存する前記エッチ
    ング保護層を除去する工程と、 前記コンタクトホール内を覆う前記導電層上に電極層を
    形成する工程とを含むことを特徴とする半導体装置のコ
    ンタクト構造の形成方法。