DE19835429C2 - Symmetrische Voll-CMOS-SRAM-Zelle und Verfahren zu ihrer Herstellung - Google Patents

Description

Die Erfindung betrifft eine symmetrische Voll CMOS SRAM-Zelle gemäß der im Anspruch 1 beschriebenen Art sowie ein Verfahren zu ihrer Herstel­ lung gemäß Anspruch 13.

Aus der US,5,541,427 ist bereits eine Voll-CMOS-SRAM-Zelle mit PMOS- und NMOS-Transistoren bekannt, enthaltend: eine Substrat; einen Wan­ nengraben zur Unterteilung des Substrats in einen n-Wannenbereich NW und in einen p-Wannenbereich PW; erste und zweite aktive Bereiche, die zwischen sich den Wannengraben aufnehmen; dritte und vierte aktive Be­ reiche, die symmetrisch zueinanderliegend ausgebildet sind und sich im Abstand vom zweiten aktiven Bereich befinden; zweite und dritte Gatelei­ tungen, die den ersten aktiven Bereich, den Wannengraben und den zwei­ ten aktiven Bereich kreuzen; und eine erste Gateleitung, die den dritten und vierten aktiven Bereich kreuzt.

Weitere SRAM-Zellen der genannten Art sind aus der US 5,523,598 und der US 5,072,286 bekannt.

Ein Aufbau einer weiteren herkömmlichen SRAM-Zelle wird nachfolgend unter Bezugnahme auf die Zeichnung näher beschrieben.

Die Fig. 1 zeigt ein Layout einer herkömmlichen VOLL-CMOS-SRAM-Zelle. Gemäß Fig. 1 wird ein Zweiwannen-CMOS-Prozeß unter Verwendung von Einlagen-Polysilicium sowie unter Verwendung von Zweilagen-Alumini­ um auf einem n-Typ-Substrat für einen herkömmlichen SRAM-Chip aus­ geführt. Ein Gate in einer NMOS-Einrichtung ist etwa 0,8 µm lang, wäh­ rend ein Gate in einer PMOS-Einrichtung etwa 1,2 µm lang ist. Außerdem kommt in einer NMOS-Einrichtung eine LDD-Struktur (Lightly Doped Drain) zur Verhinderung heißer Ladungsträger zum Einsatz.

Ein Gateoxid ist 20 nm dick, wobei die Schwellenspannung einer PMOS- Einrichtung bei -0,5 V liegt und diejenige einer NMOS-Einrichtung bei 0,5 V.

Bei der SRAM-Zelle nach Fig. 1 ist jede erste Aluminiumschicht 11 etwa 1,3 µm breit, wobei der Abstand zwischen den ersten Aluminiumschichten 11 bei etwa 1,0 µm liegt. Jede zweite Aluminiumschicht 12 ist etwa 1,1 µm breit, wobei der Abstand zwischen den zweiten Aluminiumschichten 12 bei etwa 0,8 µm liegt.

Die ersten Aluminiumschichten 11 werden als Metallwortleitung und als Vcc-Leitung verwendet und kreuzen die Arrays.

In einer Zelle werden zwei metallische Leitungen als Erdleitungen verwen­ det, welche Vss-Leitungen sind, während die anderen beiden als Bitleitun­ gen zum Einsatz kommen.

Bitleitungen in einer benachbarten Zelle sind über geerdete Leitungen ge­ trennt, um eine Herabsetzung der Zellensignale zu vermeiden, wobei die Herabsetzung durch Rauschen infolge kapazitiver Kopplung während des Lesebetriebs READ verursacht wird.

Die Fig. 2 zeigt ein Ersatzschaltungsdiagramm einer SRAM-Zelle. Gemäß Fig. 3 bilden jeweils sechs Transistoren eine CMOS SRAM-Zelle, die einen PMOS als Lasteinrichtung verwendet.

Ein Sourceanschluß S eines ersten Transistors Q1 ist mit einer Bitleitung verbunden, während ein Sourceanschluß S eines zweiten Transistors Q2 mit einer invertierten Bitleitung verbunden ist. Die Sourceanschlüsse S eines sechsten Transistors Q6 und eines fünften Transistors Q5, welche PMOS-Transistoren sind und als Lasteinrichtung verwendet werden, sind mit einer Vcc-Leitung verbunden.

Ein Drainanschluß D des fünften Transistors Q5 ist mit einem Drainan­ schluß D des dritten Transistors Q3 verbunden. Ein Sourceanschluß S des dritten Transistors Q3 ist mit einer Vss-Leitung verbunden.

Ein Drainanschluß D des sechsten Transistors Q6 ist mit einem Drainan­ schluß eines vierten Transistors Q4 verbunden, während ein Sourcean­ schluß S des vierten Transistors Q4 mit der Vss-Leitung verbunden ist.

Ein Gate des dritten Transistors Q3 und ein Gate des fünften Transistors Q5 sind miteinander verbunden. Ferner sind ein Gate des vierten Transis­ tors Q4 und ein Gate des sechsten Transistors Q6 miteinander verbunden.

Ein Drainanschluß D des ersten Transistors Q1 ist mit den Gates von vier­ tem und sechstem Transistor Q4 und Q6 gemeinsam verbunden. Darüber hinaus ist ein Drainanschluß D des zweiten Transistors Q2 mit den Gates von drittem und fünftem Transistor Q3 und Q5 gemeinsam verbunden.

Ein Layout der zuvor erwähnten SRAM-Zelle wird nachfolgend näher er­ läutert.

Die Fig. 3 zeigt ein Layout der SRAM-Zelle nach Fig. 1 und insbesondere bestimmte Teile der SRAM-Zelle in Verbindung mit Fig. 2.

Gemäß Fig. 3 verläuft eine ersten Gateleitung 31 in einer Richtung, und ei­ ne zweite Gateleitung 32 verläuft unter rechtem Winkel zur ersten Gatelei­ tung 31 und im Abstand zu dieser. Eine dritte Gateleitung 33 liegt der zweiten Gateleitung 32 gegenüber.

Bei dieser Anordnung wird die erste Gateleitung 31 als Gates für die ersten und zweiten Transistoren Q1 und Q2 verwendet, während die zweite Gate­ leitung 32 als Gates für die dritten und fünften Transistoren Q3 und Q5 verwendet wird. Die dritte Gateleitung 33 wird als Gates für die vierten und sechsten Transistoren Q4 und Q6 verwendet.

Eine erste Metalleitung 34 dient zur elektrischen Verbindung des Drain­ anschlusses des fünften Transistors Q5 mit dem Drainanschluß des drit­ ten Transistors Q3. Eine zweite Metalleitung 35 dient zur elektrischen Ver­ bindung des Drainanschlusses des sechsten Transistors Q6 mit dem Drainanschluß des vierten Transistors Q4.

Die zweite und die dritte Gateleitung 32 und 33 sind jeweils mit den zwei­ ten und ersten Metalleitungen 35 und 34 verbunden, und zwar über Kon­ taktlöcher.

Aktive Bereiche sind mit den Bezugszeichen 36a, 36b, 36c und 36d verse­ hen.

Die zuvor erwähnte SRAM-Zelle liegt auf einem n-Typ-Substrat. Eine p- Typ-Wanne wird ausgebildet, um die beiden PMOS-Transistoren (fünfter und sechster Transistor) zu bilden, die als Doppellasteinrichtung verwen­ det werden. In einer n-Typ-Wanne befinden sich vier NMOS-Transistoren.

Die oben beschriebene herkömmliche SRAM-Zelle weist allerdings einige Probleme auf. Da vier Metalleitungen erforderlich sind, verringert sich die Packungsdichte der Zellen, so daß sich die Chipgröße pro Biteinheit er­ höht. Andererseits wird die Packungsdichte auch dadurch verringert, daß der Abstand zwischen P- und N-Wannen aus Isolationsgründen weit ist. Da es zudem unterschiedliche Vss-Leitungen in einer Zelle gibt, ergeben sich unterschiedliche Erdleitungswiderstände der Transistoren, die mit den Vss-Leitungen verbunden sind.

Der Erfindung liegt die Aufgabe zugrunde, eine SRAM-Zelle zu schaffen, in der die Anzahl metallischer Leitungen minimiert ist, um die Packungs­ dichte zu erhöhen und in der die Vss-Leitungen und die Vcc-Leitungen ver­ einheitlicht sind, um die Betriebszuverlässigkeit zu verbessern.

Eine vorrichtungsseitige Lösung der gestellten Aufgabe findet sich im An­ spruch 1. Dagegen ist die verfahrensseitige Lösung der gestellten Aufgabe dem Anspruch 13 zu entnehmen. Vorteilhafte Ausgestaltungen der Erfin­ dung sind in den jeweils nachgeordneten Unteransprüchen gekennzeich­ net.

In Übereinstimmung mit dem breitesten Aspekt der Erfindung enthält eine VOLL-CMOS-SRAM-Zelle mit PMOS- und NMOS-Transistoren, enthal­ tend: ein Substrat; einen Wannengraben, der das Substrat in einen n- Wannenbereich NW und in einen p-Wannenbereich PW unterteilt und die beiden wannenbereiche elektrisch voneinander isoliert; erste und zweite aktive Bereiche mit V-Form, die zwischen sich den Wannengraben aufneh­ men und bezüglich einer durch den Wannengraben vorgegebenen ersten Symmetrierichtung symmetrisch zueinander liegen; dritte und vierte aktive Bereiche, die bezüglich einer zur ersten Symmetrierichtung rechtwink­ lig verlaufenden zweiten Symmetrierichtung symmetrisch zueinanderlie­ gend ausgebildet sind und vom zweiten aktiven Bereich jeweils beabstan­ det sind; eine erste Gateleitung, die den dritten und vierten aktiven Be­ reich kreuzt; zweite und dritte Gateleitungen, die bezüglich der zweiten Symmetrierichtung symmetrisch zueinander verlaufen, die aufeinander­ folgend ausgebildet sind und den ersten aktiven Bereich, den Wannengra­ ben und den zweiten aktiven Bereich kreuzen; wobei die zweite und die dritte Gateleitung wenigstens im Bereich oberhalb des Wannengrabens überlappen und zwischen ihnen eine Isolationsschicht vorhanden ist.

Die V-förmigen ersten und zweiten aktiven Bereiche weisen mit ihren offe­ nen Seiten aufeinander zu, also mit ihren freien Schenkeln, wobei zwi­ schen diesen der Wannengraben verläuft. Die offenen Seiten beider V-för­ migen aktiven Bereiche weisen also auch auf den Wannengraben zu. An der dem Wannengraben abgewandten Seite des zweiten aktiven Bereichs liegen die dritten und vierten aktiven Bereiche im Abstand vom zweiten ak­ tiven Bereich. Sie befinden sich symmetrisch an beiden Seiten einer Sym­ metrielinie, die durch die Spitzen der V-förmigen ersten und zweiten akti­ ven Bereiche verläuft.

Ein erfindungsgemäßes Verfahren zur Herstellung der in Rede stehenden SRAM-Zelle enthält folgende Schritte: Bildung eines Wannengrabens in ei­ nem Halbleitersubstrat, um in diesem einen p-Wannenbereich PW und ei­ nen n-Wannenbereich NW zu definieren; Implantation von Verunreini­ gungsionen zwecks Bildung des p-Wannenbereichs PW und des n-Wan­ nenbereichs NW in dem Halbleitersubstrat; selektives Ausbilden von LDCCS-Elementisolationsfilmen auf dem Halbleitersubstrat im p- und n- Wannenbereich PW und NW zwecks Definition eines ersten aktiven Be­ reichs im n-Wannenbereich NW sowie Definition eines zweiten, eines drit­ ten und eines vierten aktiven Bereichs im p-Wannenbereich PW; Bildung einer ersten Gateelektrode, die den dritten und vierten aktiven Bereich kreuzt sowie einer zweiten Gateelektrode mit durchgehendem Verlauf, die den ersten aktiven Bereich, den Wannengraben und den zweiten aktiven Bereich kreuzt; und Bildung einer dritten Gateelektrode mit durchgehen­ dem Verlauf, die den ersten aktiven Bereich, den Wannengraben und den zweiten aktiven Bereich kreuzt.

Ausführungsbeispiele der Erfindung werden nachfolgend unter Bezu­ gnahme auf die Zeichnung im einzelnen erläutert. Es zeigen:

Fig. 1 ein Layout einer herkömmlichen SRAM-Zelle;

Fig. 2 ein Ersatzschaltungsdiagramm der herkömmlichen SRAM-Zelle nach Fig. 1;

Fig. 3 ein Layout, das nur bestimmte Teile der herkömmlichen SRAM-Zelle zeigt;

Fig. 4a ein Layout, das bestimmte Teile einer SRAM-Zelle nach der vorlie­ genden Erfindung zeigt;

Fig. 4b einen Querschnitt durch eine SRAM-Zelle nach der Erfindung ent­ lang der Linie I-I' von Fig. 4a;

Fig. 4c einen Querschnitt durch eine SRAM-Zelle nach der Erfindung ent­ lang der Linie II-II' von Fig. 4a;

Fig. 5a bis 5c Layouts verschiedener Schritte zur Herstellung der SRAM- Zelle nach Fig. 4a;

Fig. 6a bis 6o Querschnittsansichten der erfindungsgemäßen SRAM-Zelle in verschiedenen Herstellungsstufen, jeweils gesehen entlang der Linie I-I' der Fig. 5a bis 5c;

Fig. 6a' bis 6o' Querschnittsansichten der erfindungsgemäßen SRAM- Zelle in verschiedenen Herstellungsstufen, jeweils gesehen entlang der Li­ nie II-II' der Fig. 5a bis 5c;

Fig. 7a bis 7d Photoresistmuster, die im Falle von NMOS- und PMOS-Ione­ nimplantationen bei der Herstellung einer erfindungsgemäßen SRAM-Zel­ le zum Einsatz kommen;

Fig. 8 ein Ersatzschaltungdiagramm einer SRAM-Zelle nach der vorliegen­ den Erfindung;

Fig. 9a bis 9c Layouts verschiedener Schritte bei der weiteren Herstellung nach dem Schritt gemäß Fig. 5c;

Fig. 10a bis 10f Querschnittsansichten zur Erläuterung von Prozeß­ schritten nach den Schritten gemäß den Fig. 6a bis 60; und

Fig. 10a' bis 10f' Querschnittsansichten zur Erläuterung von Prozeß­ schritten, die nach den in den Fig. 6a' bis 6o' gezeigten Schritten ausge­ führt werden.

Nachfolgend werden bevorzugte Ausführungsbeispiele der vorliegenden Erfindung unter Bezugnahme auf die Zeichnung im einzelnen diskutiert.

Die Fig. 4a zeigt ein Layout eines spezifischen Teils einer SRAM-Zelle. Die Fig. 4b zeigt dagegen einen Querschnitt durch die SRAM-Zelle entlang der Linie I-I' von Fig. 4a, während die Fig. 4c einen Querschnitt der SRAM-Zelle entlang der Linie II-II' von Fig. 4a zeigt. Dabei lassen die Fig. 4a bis 4c die Leitungsverbindungen nicht erkennen.

Entsprechend der Fig. 4a enthält eine SRAM-Zelle folgendes; einen p-Wan­ nenbereich PW und einen n-Wannenbereich NW, die durch einen Wannen­ graben 41 voneinander getrennt sind; erste und zweite aktive Bereiche 42 und 43, von denen einer im p-Wannenbereich PW und ein anderer im n- Wannenbereich NW liegen, und zwar auf verschiedenen Seiten des Wan­ nengrabens 41; dritte und vierte aktive Bereiche 44 und 45, die einander gegenüberliegen und sich an einer Seite des zweiten aktiven Bereichs 43 befinden, wobei ein Feldbereich zwischen dem dritten und dem vierten ak­ tiven Bereich 44 und 45 vorhanden ist; eine erste Gateleitung 31, die die dritten und vierten aktiven Bereiche 44 und 45 kreuzt; eine zweite Gatelei­ tung 32 in Form eines Bogens, die den ersten aktiven Bereiche 42, den Wannengraben 41, den zweiten aktiven Bereich 43 und den dritten aktiven Bereich 44 kreuzt; und eine dritte Gateleitung 33, die dieselbe Form wie die zweite Gateleitung 32 aufweist und den ersten aktiven Bereich 42, den Wannengraben 41, den zweiten aktiven Bereich 43 und den vierten aktiven Bereich 45 kreuzt.

Die zweite Gateleitung 32 überlappt dabei die dritte Gateleitung 33 wenig­ stens oberhalb des Wannengrabens 41.

Entsprechend der Fig. 4b enthält die SRAM-Zelle ein Halbleitersubstrat 40, p- und n-Wannenbereiche PW und NW, die durch einen Wannengraben 41 voneinander getrennt sind, der sich im Halbleitersubstrat 40 befindet, eine erste Gateelektrode 31a auf einem Feldbereich des p-Wannenbe­ reichs PW, zweite Gateelektroden 32a auf aktiven Bereichen des p- und n- Wannenbereichs PW und NW, sowie eine dritte Gateelektrode 33a auf ei­ nem Isolationsfilm auf dem Wannengraben 41.

Die ersten, zweiten und dritten Gateelektroden 31a, 32a und 33a bestehen der Reihe nach aus den ersten, zweiten und dritten Gateelektrodenleitun­ gen 31, 32 und 33.

Entsprechend der Fig. 4c, die ein Querschnitt entlang der Linie II-II' von Fig. 4a ist, enthält die erfindungsgemäße SRAM-Zelle ein Halbleitersub­ strat 40, p- und n-Wannenbereiche PW und NW, die durch einen Wannen­ graben voneinander getrennt sind, der sich in dem Halbleitersubstrat 40 befindet, eine erste Gateelektrode 31a auf dem aktiven Bereich des p- Wannenbereichs PW, eine zweite Gateelektrode 32a auf dem n-Wannenbe­ reich NW und dem Wannengraben 41, und eine dritte Gateelektrode 33a auf dem Wannengraben 41 und dem n-Wannenbereich NW, wobei die drit­ te Gateelektrode 33a im Abstand von der ersten Gateelektrode 31a liegt.

Im vorliegenden Fall überlappt die zweite Gateelektrode 32a die dritte Ga­ teelektrode 33a wenigstens oberhalb des Wannengrabens 41.

Die erste, zweite und dritte Gateelektrode 31a, 32a und 33a werden jeweils der Reihe nach durch die ersten, zweiten und dritten Gateleitungen 31, 32 und 33 gebildet.

Nachfolgend wird ein Verfahren zur Herstellung einer SRAM-Zelle mit dem zuvor erwähnten Aufbau näher beschrieben.

Die Fig. 5a bis 5c sind Layouts von Prozeßschritten zur Erläuterung der Herstellung der SRAM-Zelle von Fig. 4a.

Gemäß Fig. 5a wird zunächst ein Wannengraben 41 mit vorbestimmter Tiefe in einem Halbleitersubstrat erzeugt. Obwohl in der Zeichnung nicht gezeigt, werden sodann Ionen implantiert, um einen p-Wannenbereich PW und einen n-Wannenbereich NW zu beiden Seiten des Wannengrabens 41 zu bilden. Sodann wird ein erster aktiver Bereich 42 in V-Form im n-Wan­ nenbereich NW erzeugt. Ebenfalls wird ein zweiter aktiver Bereich 43, der dieselbe Form wie der erste aktive Bereich 42 aufweist, im p-Wannenbe­ reich PW erzeugt. Dritte und vierte aktive Bereiche 44 und 45 werden im Abstand voneinander gebildet sowie im Abstand vom zweiten aktiven Bereich 43.

Entsprechend der Fig. 5b wird eine erste Polysiliciumschicht auf die ge­ samte Oberfläche der so erhaltenen Struktur aufgebracht, einschließlich des Wannengrabens 41. Diese erste Polysiliciumschicht wird dann selek­ tiv entfernt, um eine erst Gateleitung 31 zu erhalten, die die dritten und vierten aktiven Bereiche 44 und 45 kreuzt, und um eine zweite Gateleitung 32 in Bogenform zu erhalten, die den ersten aktiven Bereich 42, den Wan­ nengraben 41 und den zweiten aktiven Bereich 43 kreuzt. Sie überlappt auch den dritten aktiven Bereich 44. Die zweite Gateleitung 32 oberhalb des Wannengrabens 41 verläuft auch in einer Richtung entlang des Wan­ nengrabens 41.

Wie die Fig. 5c erkennen läßt, wird sodann eine zweite Polysiliciumschicht auf die gesamte Oberfläche der so erhaltenen Struktur abgeschieden, also auch auf die ersten und zweiten Gateleitungen 31 und 32, wobei die zweite Polysiliciumschicht dann strukturiert wird, um eine dritte Gateleitung 33 zu erhalten, die symmetrisch zur zweiten Gateleitung 32 liegt und die zwei­ te Gateleitung 32 wenigstens oberhalb des Wannengrabens 41 überlappt. Der Wannengraben 41 wird somit durch die zweite und die dritte Gatelei­ tung 32 und 33 abgedeckt. Dabei verläuft ein Ansatz der dritten Gatelei­ tung 33 oberhalb des Wannengrabens in der anderen Richtung des Wan­ nengrabens.

Das Verfahren zur Herstellung der erfindungsgemäßen SRAM-Zelle mit den zuvor erwähnten Layouts wird nachfolgend unter Bezugnahme auf die in den Fig. 6a bis 60 gezeigten Querschnittsdarstellungen näher erläutert, gesehen jeweils entlang der Linie I-I' der Fig. 5a bis 5c, sowie unter Be­ zugnahme auf die Fig. 6a' bis 6o', jeweils gesehen entlang der Linie II-II' der Fig. 5a bis 5c.

Gemäß den Fig. 6a und 6a' wird zunächst ein Halbleitersubstrat 40 über eine vor­ bestimmte Tiefe geätzt, um einen Wannengraben 41 zu erhalten, so daß auf diese Weise ein p-Wannenbereich und ein n-Wannenbereich definiert werden.

Sodann wird entsprechend den Fig. 6b und 6b' eine erste Isolationsschicht 63 auf die gesamte Oberfläche des Halbleitersubstrats 40 aufgebracht, einschließlich des Wannengrabens 41. Auf der ersten Isolationsschicht 63 wird dann ein zweiter Isolationsfilm 64 gebildet, derart, daß der Wannengraben 41 vollständig mit dem zweiten Isolationsfilm 64 ausgefüllt wird. Die erste Isolationsschicht 63 bedeckt also die Oberfläche des Substrats 40, die Seiten des Wannengrabens 41 sowie den Boden des Wannengrabens 41, während der zweite Isolationsfilm 64 auf allen Be­ reichen der ersten Isolationsschicht 63 zu liegen kommt.

Gemäß den Fig. 6c und 6c' wird ein erster Photoresistfilm auf die zweite Isola­ tionsschicht 64 aufgebracht und dann anschließend belichtet und entwickelt, um erste und zweite Bereiche I und II zu definieren. Unter Verwendung des ersten Photoresistfilms als Maske wird sodann die zweite Isolationsschicht 64 im ersten Bereich I weggeätzt, um den ersten Isolationsfilm 63 freizulegen. In den ersten und zweiten Bereichen werden auf diese Weise jeweils eine n-Wanne und eine p- Wanne erhalten. Sodann erfolgt innerhalb des ersten Bereichs ein Ionenimplan­ tationsprozeß, um eine n-Wanne zu bilden.

Entsprechend den Fig. 6d und 6d' wird ein dritter Isolationsfilm 65 auf dem freige­ legten ersten Isolationsfilm 63 gebildet. Sodann wird der zweite Isolationsfilm 64 im zweiten Bereich entfernt, wie dies die Fig. 6e und 6e' erkennen lassen. An­ schließend erfolgt ein Ionenimplantationsprozeß in diesem zweiten Bereich, um eine p-Wanne zu erhalten.

Sodann erfolgt gemäß den Fig. 6f und 6f' ein sogenannter Eintreibe-Diffusions­ prozeß (drive-in-Diffusionsprozeß), um die n-Wanne NW und die p-Wanne PW bis zu einer vorbestimmten Tiefe im Substrat auszubilden. Danach wird die dritte Isolationsschicht 65 entfernt, die sich noch im ersten Bereich befand. Ins­ gesamt weisen schließlich die n-Wanne NW und die p-Wanne PW dieselbe Tiefe im Substrat auf, wobei diese Wannen jedoch nicht so tief in das Substrat hineinrei­ chen wie der Wannengraben 41.

Entsprechend den Fig. 6g und 6g' wird ein LOCOS-(Local Oxidation of Sili­ con)Prozeß ausgeführt, um Elementisolationsfilme 66 zu bilden. Bei die­ sem LOCOS-Prozeß wird ein in der Zeichnung nicht dargestellter Nitrid­ film zunächst auf die gesamte Oberfläche des Halbleitersubstrats 40 ein­ schließlich des Wannengrabens 41 aufgebracht. Sodann wird der Nitrid­ film durch einen nicht dargestellten Photoresistfilm abgedeckt, welcher anschließend gemustert wird. Unter Verwendung des gemusterten Photo­ resistfilms als Maske werden der Nitridfilm und die erste Isolationsschicht 63 selektiv geätzt, um die Oberfläche des Halbleitersubstrats 40 freizule­ gen. Sodann werden in die freigelegte Oberfläche des Halbleitersubstrats 40 Ionen implantiert, wonach ein Temperungsprozeß ausgeführt wird, so daß sich eine Mehrzahl von Elementisolationsfilmen 66 herausbildet. An­ schließend wird der Nitridfilm entfernt.

Transistoren werden auf dem Halbleitersubstrat 40 gebildet, und zwar dort, wo sich Wannengräben 41 und Elementisolationsfilme 66 befinden.

Die Fig. 6h und 6j sind Querschnitte entlang der Linie I-I' von Fig. 5b, wäh­ rend die Fig. 6h' und 6j' Querschnittsansichten entlang der Linie II-II' von Fig. 5b sind.

Entsprechend Fig. 5b werden ein Wannengraben 41 und erste bis vierte aktive Bereiche 42 bis 45 gebildet, wobei eine erste Gateelektrode 31a die dritten und vierten aktiven Bereiche 44 und 45 kreuzt. Eine zweite Gatee­ lektrode 32a in Form eines Bogens kreuzt den ersten und zweiten aktiven Bereich 42 und 43. Dies wird näher beschrieben anhand der nachfolgen­ den Querschnittsdarstellungen.

Entsprechend den Fig. 6h und 6h' wird zunächst ein Gateisolationsfilm 67 auf dem Halbleitersubstrat 40 gebildet. Als nächstes werden auf die ge­ samte Oberfläche der so erhaltenen Struktur sowie auch auf die Elemen­ tisolationsfilme 66 der Reihe nach eine erste Polysiliciumschicht und dar­ auf liegend ein Schutzisolationsfilm 68 niedergeschlagen. Im Anschluß daran werden die erste Polysiliciumschicht und der Schutzisolationsfilm 68 strukturiert bzw. gemustert, um erste und zweite Gateelektroden 31a und 32a zu erhalten. Mit anderen Worten wird ein Gateisolationsfilm 67 auf der gesamten Oberfläche des Halbleitersubstrats 40 gebildet, wo sich der Wannengraben 41 befindet, und es werden eine erste Polysilicium­ schicht und darauf liegend eine erste Schutzisolationsschicht 68 nieder­ geschlagen, und zwar auf dem Gateisolationsfilm 67. Sodann erfolgt ein Photoätzprozeß zum selektiven Entfernen der ersten Polysiliciumschicht und der ersten Schutzisolationsschicht 68, wodurch die erste und die zweite Gateelektrode 31a und 32a entstehen.

Zu dieser Zeit befindet sich die erste Gateelektrode 31a auf dem Ele­ mentisolationsfilm 66 des p-Wannenbereichs PW, während die zweite Ga­ teelektrode 32a auf dem aktiven Bereich liegt. Eine Gateelektrode befindet sich auch auf dem aktiven Bereich des n-Wannenbereichs NW und ist mit der zweiten Gateelektrode 32a integriert.

Wie in Fig. 6h' zu erkennen ist, befindet sich die erste Gateelektrode 31a auf dem aktiven Bereich des p-Wannenbereichs PW, während sich die zweite Gateelektrode 32a ausgehend vom p-Wannenbereich PW in Rich­ tung zum n-Wannenbereich NW erstreckt und diesen zum Teil überlappt.

Im Anschluß daran wird der p-Wannenbereich partiell und selektiv unter Anwendung eines Maskierungsprozesses freigelegt. In ihn werden dann Verunreinigungsionen implantiert. Entsprechend der Fig. 7a wird der zweite Photoresistfilm 69 strukturiert, um das Substrat partiell freizule­ gen.

Entsprechend den Fig. 6i und 6i' wird also ein zweiter Photoresistfilm 69 auf die gesamte Oberfläche des Halbleitersubstrats 40 aufgebracht, also auch auf die ersten und zweiten Gateelektroden 31a und 32a, wonach der zweite Photoresistfilm 69 anschließend durch Belichtung und Entwick­ lung strukturiert bzw. gemustert wird.

Eine SRAM-Zelle nach der vorliegenden Erfindung weist zwei PMOS-Tran­ sistoren und vier NMOS-Transistoren auf. Während als zwei PMOS-Tran­ sistoren Q5 und Q6 im n-Wannenbereich gebildet werden, werden vier NMOS-Transistoren Q1 bis Q4 im p-Wannenbereich hergestellt. Mit ande­ ren Worten werden erste und zweite PMOS-Transistoren auf dem ersten aktiven Bereich 42 des n-Wannenbereichs sowie erste bis vierte NMOS- Transistoren auf dem p-Wannenbereich gebildet. Hierbei stellt der Zen­ tralbereich des ersten aktiven Bereichs 42 einen gemeinsamen Drainbe­ reich für die ersten und zweiten PMOS-Transistoren dar. Die vier NMOS- Transistoren Q1 bis Q4 im p-Wannenbereich sollten dieselbe Verunreini­ gungsionenkonzentration aufweisen.

Wird der p-Wannenbereich über die gesamte Oberfläche des Halbleiter­ substrats 40 vollständig freigelegt, so tritt das folgende Problem auf. Die erste Polysiliciumschicht wird strukturiert, um Gateelektroden für zwei Zugriffstransistoren Q1 und Q2, einen NMOS-Transistor Q3 im p-Wan­ nenbereich und einen PMOS-Transistor Q5 im n-Wannenbereich zu erhal­ ten.

Anschließend wird eine zweite Polysiliciumschicht abgeschieden und dann strukturiert. Es erfolgt ein Ionenimplantationsprozeß zur Bildung eines NMIS-Transistors Q4 im p-Wannenbereich sowie zur Bildung eines PMOS-Transistors Q6 im n-Wannenbereich. In ähnlicher Weise werden Prozesse zur Strukturierung von Polysiliciumschichten und zwei Prozesse zur Implantation von Verunreinigungsionen bei der Bildung von zwei PMOS-Transistoren und vier NMOS-Transistoren ausgeführt. Nach Been­ digung eines Ionenimplantationsprozesses erfolgt ein anderer Ionenim­ plantationsprozeß, so daß sich die Schwellenspannung ändert. Aus die­ sem Grund wird der p-Wannenbereich nur partiell freigelegt.

Im Anschluß daran erfolgt ein Ionenimplantationsprozeß mit Ionen vom n- Typ.

Sodann wird gemäß den Fig. 6j und 6j' der zweite Photoresistfilm 69 ent­ fernt und es wird ein dritter Photoresistfilm 70 auf die gesamte Oberfläche der so erhaltenen Struktur aufgebracht. Danach wird nur der n-Wannen­ bereich selektiv freigelegt. Es sei darauf hingewiesen, daß hierbei nicht der gesamte n-Wannenbereich freigelegt wird.

Die Fig. 6j', die einen Querschnitt entlang der Linie II-II' von Fig. 5b dar­ stellt, läßt erkennen, daß der dritte Photoresistfilm 70 noch p- und n-Wannenbereiche maskiert.

Bis jetzt wurde beschreiben, daß die erste Polysiliciumschicht abgeschie­ den und dann strukturiert wurde, um erste und zweite Gateelektroden 31a und 32a zu erhalten.

Nachfolgend wird beschrieben, daß eine zweite Polysiliciumschicht abge­ schieden und strukturiert wird, um eine dritte Gateelektrode 33a zu erhal­ ten.

Die Fig. 6k bis 6o zeigen Querschnittsansichten entlang der Linie I-I' von Fig. 5c, während die Fig. 6k' bis 6o' Querschnittsansichten entlang der Linie II-II' von Fig. 5c zeigen, und zwar jeweils zur Erläuterung verschiedener Prozeßschritte bei der Herstellung der erfindungsgemäßen SRAM-Zelle.

Gemäß den Fig. 6k und 6k' wird zunächst eine vierte Isolationsschicht auf der ge­ samten Oberfläche des Halbleitersubstrats 40 gebildet, also auch auf den ersten und zweiten Gateelektroden 31a und 32a, wobei die vierte Isolationsschicht dann zurückgeätzt wird, um Seitenwandstücke 71 an beiden Seiten der ersten und zweiten Gateelektroden 31a und 32a zu erhalten.

Danach werden eine zweite Polysiliciumschicht und ein zweiter Schutzisola­ tionsfilm 72 der Reihe nach aufeinanderliegend auf die gesamte Oberfläche des Halbleitersubstrats 40 niedergeschlagen, also auch auf die ersten und zweiten Gateelektroden 31a und 32a.

Gemäß Fig. 6k erfolgt dann ein Photoätzprozeß zum selektiven Entfernen des zweiten Schutzisolationsfilms und der zweiten Polysiliciumschicht, um auf diese Weise eine dritte Gateelektrode 33a oberhalb des Wannengrabens 41 zu erhalten.

Die Fig. 6k' läßt erkennen, daß die dritte Gateelektrode 33a die zweite Gateelek­ trode 32a oberhalb des Wannengrabens 41 überlappt. Diese dritte Gateelektrode 33a bildet einen PMOS-Transistor Q6 im n-Wannenbereich und einen NMOS- Transistor Q4 im p-Wannenbereich. Im Anschluß daran erfolgt ein Ionenimplan­ tationsprozeß zur weiteren Bestimmung von Transistoren, die in den n- und p-Wannen­ bereichen ausgebildet werden.

Mit anderen Worten wird, wie dies in den Fig. 61 und 61' zu erkennen ist, ein vierter Photoresistfilm 73 auf die gesamte Oberfläche des Halbleitersubstrats 40 aufge­ bracht, also auch auf die dritte Gateelektrode 33a. Durch Belichtung und Ent­ wicklung wird der vierte Photoresistfilm 73 so strukturiert, daß er den p-Wannen­ bereich freilegt.

Entsprechend der Fig. 61, die ein Querschnitt entlang der Linie I-I' von Fig. 5c ist, deckt der vierte Photoresistfilm 73 das gesamte Halbleitersubstrat 40 ab.

Allerdings wird der Photoresistfilm 73 selektiv entfernt, wie in Fig. 7c zu erkennen ist, so daß jetzt der p-Wannenbereich freigelegt ist, der beim ersten Ionenimplan­ tationsprozeß nicht freigelegt wurde.

Sodann werden Verunreinigungsionen vom n-Typ in den selektiv freigelegten p- Wannenbereich implantiert.

Gemäß den Fig. 6m und 6m' wird der vierte Photoresistfilm 73 wieder entfernt. Ein fünfter Photoresistfilm 75 wird auf die gesamte Oberfläche der so erhaltenen Struktur aufgebracht und strukturiert, um den n-Wannenbereich freizulegen, der beim ersten Ionenimplantationsprozeß nicht freigelegt wurde. Der fünfte Pho­ toresistfilm 75 deckt die gesamte Oberfläche des Halbleitersubstrats 40 in Fig. 6m ab, die ein Querschnitt entlang der Linie I-I' von Fig. 5c ist. Nur in Fig. 6m', die ein Querschnitt entlang der Linie II-II' von Fig. 5c ist, liegt ein kleiner Teil des n-Wan­ nenbereichs frei. Hierzu wird auf Fig. 7c verwiesen.

Als nächstes werden Verunreinigungsionen vom p-Typ in diesen freiliegenden n- Wannenbereich implantiert.

Wie die Fig. 6n und 6n' erkennen lassen, wird eine fünfte Isolationsschicht auf der gesamten Oberfläche des Halbleitersubstrats 40 gebildet, also auch auf dem zwei­ ten Schutzisolationsfilm 72, die dann zurückgeätzt wird, um Seitenwandstücke 76 an beiden Seiten der dritten Gateelektrode 33a zu erhalten.

Entsprechend den Fig. 6o und 6o' werden dann unter Verwendung der ersten, zweiten und dritten Gateelektroden 31a, 32a und 33a als Masken Verunreini­ gungsionen zur Bildung von Source- und Drainbereichen S/D implantiert.

Mittels eines Maskierungsprozesses zur Bildung von NMOS-Transistoren werden n-Typ-Verunreinigungsionen in den p-Wannenbereich implantiert. Dagegen wer­ den p-Typ-Verunreinigungsionen in den n-Wannenbereich implantiert, um PMOS-Transistoren zu erhalten. Danach erfolgt der Leitungsverbindungsprozeß.

Die Fig. 8 zeigt ein Ersatzschaltungsdiagramm einer SRAM-Zelle nach der Erfin­ dung, die folgendes enthält: eine Bitleitung; eine invertierte Bitleitung; eine Wort­ leitung unter rechtem Winkel zu der Bitleitung und der invertierten Bitleitung; erste und zweite Transistoren Q1 und Q2, deren Gates mit der Wortleitung und de­ ren Sourceanschlüsse jeweils mit der Bitleitung und der invertierten Bitleitung verbunden sind; dritte und vierte Transistoren Q3 und Q4, deren Sourcean­ schlüsse miteinander und mit einer Vss-Leitung verbunden sind, und deren Drainanschlüsse jeweils mit den Drainanschlüssen der ersten und zweiten Tran­ sistoren Q1 und Q2 verbunden sind; fünfte und sechste Transistoren Q5 und Q6, deren Sourceanschlüsse miteinander und mit der Vcc-Leitung verbunden sind, und deren Drainanschlüsse jeweils mit den Drainanschlüssen der dritten und vierten Transistoren Q3 und Q4 verbunden sind, wobei die Gates der fünften und sechsten Transistoren Q5 und Q6 jeweils mit den Gates der dritten und vierten Transistoren Q3 und Q4 verbunden sind; eine erste Metalleitung 81, die elek­ trisch einen Knoten A, mit dem die Drainanschlüsse von erstem, drittem und fünf­ tem Transistor Q1, Q3 und Q5 verbunden sind, mit den Gates des vierten und sechsten Transistors Q4 und Q6 verbindet; und eine zweite Metalleitung 82, die elektrisch einen Knoten B, mit dem die Drains von zweitem, viertem und sechstem Transistor Q2, Q4 und Q6 verbunden sind, mit den Gates des dritten und fünften Transistors Q3 und Q5 verbindet. Dabei sind der fünfte und sechste Transistor Q5 und Q6 PMOS-Transistoren, während die ersten bis vierten Transistoren Q1 bis Q4 NMOS-Transistoren sind.

Die Vss-Leitung und die erste und zweite Metalleitung 81 und 82 werden gleich­ zeitig aus einem identischen Metall hergestellt.

Nachfolgend wird der Betrieb der Ersatzschaltung gemäß Fig. 8 im einzelnen er­ läutert.

Liegen einzuschreibende Daten auf hohem logischem Pegel, so werden der erste und der zweite Transistor Q1 und Q2, die Zugangs- bzw. Zugriffstransistoren sind, eingeschaltet (leitend). Die Potentiale an den Knoten A und B sind dann je­ weils hoch und niedrig. Am Knoten A liegt also hoher logischer Pegel an, während am Knoten B niedriger logischer Pegel anliegt. Demzufolge ist der vierte Transis­ tor Q4 eingeschaltet, während der sechste Transistor Q6 ausgeschaltet ist. Dies erfolgt mit Hilfe des Potentials am Knoten A. Das Potential am Knoten B verbleibt auf niedrigem logischem Pegel.

Infolge des Potentials am Knoten B wird der dritte Transistor Q3 ausgeschaltet, während der fünfte Transistor Q5 eingeschaltet wird, so daß das Potential am Knoten A auf hohem logischem Pegel verbleibt. Die Daten verbleiben daher auf ho­ hem logischem Pegel.

Andererseits werden im Falle des Lesens von Daten die Bitleitung und die inver­ tierte Bitleitung ausgeglichen. Daher werden der erste und der zweite Transistor Q1 und Q2, die Zugriffstransistoren sind, eingeschaltet. Die Potentiale auf der voraufgeladenen Bitleitung sowie der invertierten Bitleitung werden erfaßt und ausgegeben.

Nachfolgend werden weitere detaillierte Schritte zur Herstellung der erfindungs­ gemäßen SPAM-Zelle beschrieben. Die Fig. 5a bis 5c zeigen Layouts von Prozeß­ schritten, wenn keine Leitungen gebildet werden. Nachfolgend werden jetzt Pro­ zeßschritte erläutert, die nach den Schritten gemäß den Fig. 5a bis 5c ausgeführt werden, wobei zur Erläuterung auf die Fig. 9a bis 9c Bezug genommen wird.

Entsprechend der Fig. 9a wird als Zwischenpegel-Isolationsschicht eine sechste Isolationsschicht, die in der Zeichnung nicht dargestellt ist, auf die gesamte Oberfläche des Halbleitersubstrats sowie auf die dritte Gateleitung 33 aufge­ bracht. Danach wird die sechste Isolationsschicht selektiv entfernt, um gleichzei­ tig den ersten aktiven Bereich 42 des n-Wannenbereichs, den dritten und vierten aktiven Bereich 44 und 45 des p-Wannenbereichs sowie die zweiten und dritten Gateleitungen 32 und 33 auf den dritten und vierten aktiven Bereichen 44 und 45 freizulegen, so daß auf diese Weise erste Kontaktöffnungen 91 entstehen. Sodann wird eine dritte Polysiliciumschicht auf die gesamte Oberfläche des Halbleiter­ substrats einschließlich der ersten Kontaktöffnungen 91 aufgebracht. Danach wird eine Vcc-Leitung 92 gebildet, die sich in derselben Richtung wie die erste Gateleitung 31 erstreckt und die in elektrischem Kontakt mit dem ersten aktiven Bereich 42 steht. Eine leitende Schicht 92a wird gleichzeitig strukturiert, um je­ weils elektrisch die dritten und vierten aktiven Bereiche 44 und 45 des p-Wannen­ bereichs mit den jeweiligen zweiten und dritten Gateleitungen 32 und 33 zu ver­ binden.

Dabei werden die leitende Schicht 92a und die Vcc-Leitung 92 aus demselben Po­ lysilicium hergestellt.

Gemäß Fig. 9b werden siebte und achte Isolationsschichten, die in der Zeichnung nicht dargestellt sind, der Reihe nach aufeinanderliegend auf die gesamte Ober­ fläche des Halbleitersubstrats aufgebracht, und zwar auch auf die Vcc-Leitung 92. Die achte, siebte und sechste Isolationsschicht werden dann selektiv entfernt, um das Halbleitersubstrat im zweiten aktiven Bereich des p-Wannenbereichs und im ersten aktiven Bereich 42 des n-Wannenbereichs sowie im Bereich der zweiten und dritten Gateleitungen 32 und 33 oberhalb des Wannengrabens 41 freizule­ gen, wodurch auf diese Weise zweite Kontaktöffnungen 93 erhalten werden.

Sodann wird eine Metallschicht auf die gesamte Oberfläche des Halbleitersub­ strats einschließlich der zweiten Kontaktöffnungen 93 abgeschieden und strukturiert, um eine Vss-Leitung 83 und erste und zweite Metallschichten 81 und 82 zu erhalten, die den ersten aktiven Bereich 42 mit dem zweiten aktiven Be­ reich 43 verbinden.

Die zweiten Kontaktöffnungen 93 auf dem ersten aktiven Bereich 42 verbinden den Drainanschluß des fünften Transistors Q5 mit dem Drainanschluß des drit­ ten Transistors Q3 sowie den Drainanschluß des sechsten Transistors Q6 mit dem Drainanschluß des vierten Transistors Q4. Die erste Metalleitung 81 ist mit der dritten Gateleitung 33 oberhalb des Wannengrabens 41 verbunden, während die zweite Metalleitung 82 mit der zweiten Gateelektrode 32 verbunden ist. Die Vss-Leitung 83 ist gemeinsam mit den Sourceanschlüssen des dritten und vierten Transistors Q3 und Q4 über die zweiten Kontaktöffnungen 93 verbunden.

Nach Bildung der Vss-Leitung 83 und der ersten und zweiten Metalleitungen 81 und 82 wird ein nicht dargestellter neunte Isolationsfilm auf die gesamte Oberflä­ che aufgebracht.

Entsprechend der Fig. 9c werden eine Bitleitung 95 und eine invertierte Bitleitung 96 hergestellt, die unter rechtem Winkel zu den Vcc- und Vss-Leitungen 92 und 93 verlaufen und die über die dritten Kontaktöffnungen 94 jeweils mit den dritten und vierten aktiven Bereichen 44 und 45 verbunden sind.

Ein Verfahren zur Herstellung der erfindungsgemäßen SRAM-Zelle gemäß den zu­ vor erwähnten Layouts wird nachfolgend unter Bezugnahme auf die Fig. 10a bis 10f und 10a' bis 10f' näher beschrieben.

Entsprechend den Fig. 10a und 10a' wird eine sechste Isolationsschicht 77 auf der gesamten Oberfläche des Halbleitersubstrats 40 gebildet, und zwar dort, wo sich erste und zweite Gateelektroden 31a und 32a sowie Source/Drain-Verunrei­ nigungsbereiche S/D befinden. Sodann wird gemäß Fig. 10a die sechste Isola­ tionsschicht 77 selektiv entfernt, um eine erste Kontaktöffnung 91 zu erhalten. Gemäß Fig. 10a' dient die erste Kontaktöffnung 91 dazu, den dritten aktiven Be­ reich 44 des p-Wannenbereichs mit der zweiten Gateelektrode 32a zu verbinden.

Entsprechend den Fig. 10b und 10b' wird eine dritte Polysiliciumschicht auf der gesamten Oberfläche des Halbleitersubstrats 40 einschließlich des ersten Kon­ taktloches 91 gebildet. Sodann erfolgt ein Photoätzprozeß zum selektiven Entfer­ nen der dritten Polysiliciumschicht, um auf diese Weise eine Vcc-Leitung 92 zu er­ halten. Gleichzeitig wird eine leitende Schicht 92a aus demselben Material, aus dem auch die dritte Polysiliciumschicht hergestellt worden ist, gebildet, um elek­ trisch den dritten aktiven Bereich 44 des p-Wannenbereichs mit der zweiten Gate­ elektrode 32a zu verbinden.

Gemäß den Fig. 10c und 10c' wird eine siebte Isolationsschicht 78 auf der gesam­ ten Oberfläche des Halbleitersubstrats 40 einschließlich der Vcc-Leitung 92 ge­ bildet. Sodann wird eine achte Isolationsschicht 79 auf der siebten Isolations­ schicht 78 gebildet. Entsprechend der Fig. 10c erfolgt ein Photoätzprozeß zum se­ lektiven Entfernen der achten und der siebten Isolationsschichten 79 und 78 so­ wie zum selektiven Entfernen des zweiten Schutzisolationsfilms 72 zwecks Frei­ legung der zweiten Gateelektrode 32a oberhalb des Wannengrabens 41 und des aktiven Bereichs der n- und p-Wannenbereiche. Im Ergebnis werden zweite Kon­ taktöffnungen 93 erhalten. Wie zu erkennen ist, sind keine zweiten Kontaktöff­ nungen 93 in Fig. 10c' eingezeichnet, die ein Querschnitt entlang der Linie II-II' von Fig. 9b ist.

Sodann wird gemäß den Fig. 10d und 10d' eine Metallschicht auf die gesamte Oberfläche des Halbleitersubstrats 40 einschließlich der zweiten Kontaktöffnun­ gen abgeschieden. Entsprechend Fig. 10d wird eine erste Metallschicht 81 ge­ bildet, um elektrisch den aktiven Bereich des n-Wannenbereichs, den aktiven Be­ reich des p-Wannenbereichs und die dritte Gateelektrode 33a oberhalb des Wan­ nengrabens 41 miteinander zu verbinden. Daneben wird eine Vss-Leitung 83 ge­ bildet, die in Kontakt mit dem aktiven Bereich des p-Wannenbereichs steht. Die Fig. 10d' zeigt einen Querschnitt entlang der Linie II-II' von Fig. 9d und läßt erken­ nen, daß keine zweite Metallschicht 82 vorhanden ist, die elektrisch den aktiven Bereich des n-Wannenbereichs, den aktiven Bereich des p-Wannenbereichs und die zweite Gateelektrode 32a oberhalb des Wannengrabens 41 miteinander ver­ bindet.

Gemäß den Fig. 10e und 10e' wird eine neunte Isolationsschicht 80 auf der ge­ samten Oberfläche des Halbleitersubstrats 40 einschließlich der ersten Metall­ schicht 81 und der zweiten Metallschicht, die in der Zeichnung nicht dargestellt ist, gebildet sowie auf der Vss-Leitung 83. Sodann wird ein Photoätzprozeß ausge­ führt, um die neunte Isolationsschicht 80 selektiv zu entfernen, wodurch dritte Kontaktöffnungen 94 oberhalb der Sourcebereiche des dritten und vierten NMOS- Transistors erhalten werden.

Schließlich wird entsprechend den Fig. 10f und 10f' eine Metallschicht auf die ge­ samte Oberfläche einschließlich der dritten Kontaktöffnungen 94 aufgebracht und anschließend strukturiert, um eine Bitleitung 95 und eine invertierte Bitlei­ tung 96 zu erhalten, die jeweils mit den Sourcebereichen von drittem und viertem NMOS-Transistor verbunden sind.

Die Struktur der erfindungsgemäßen SRAM-Zelle, die nach dem zuvor beschrie­ benen Verfahren hergestellt worden ist, weist einige Vorteile auf. So sind die je­ weiligen Zellen symmetrisch ausgebildet, so daß sie sich für den Betrieb bei gerin­ ger Spannung eignen. Da die Zellen als sogenannte VOLL-CMOS-Zellen ausgebil­ det sind, ist der Leistungsverbrauch niedrig und der Herstellungsprozeß verein­ facht. Schließlich ist der Bereich der Zellen minimiert, so daß sich eine verbesser­ te Packungsdichte ergibt. Darüber hinaus wird die Vss-Leitung gemeinsam mit den Sourceanschlüssen von drittem und viertem Transistor verbunden, so daß bezüglich dieser Transistoren identische Erdleitungswiderstände erhalten wer­ den. Dadurch ergeben sich verbesserte Betriebseigenschaften.

Claims (18)

1. VOLL-CMOS-SRAM-Zelle mit PMOS- und NMOS-Transistoren, ent­ haltend:
ein Substrat (40);
einen Wannengraben (41), der das Substrat (40) in einen n-Wannen­ bereich NW und in einen p-Wannenbereich PW unterteilt und die beiden Wannenbereiche elektrisch voneinander isoliert;
erste und zweite aktive Bereiche (42, 43) mit V-Form, die zwischen sich den Wannengraben. (41) aufnehmen und bezüglich einer durch den Wannengraben (41) vorgegebenen ersten Symmetrierichtung symme­ trisch zueinander liegen;
dritte und vierte aktive Bereiche (44, 45), die bezüglich einer zur er­ sten Symmetrierichtung rechtwinklig verlaufenden zweiten Symmetrie­ richtung symmetrisch zueinanderliegend ausgebildet sind und vom zwei­ ten aktiven Bereich (43) jeweils beabstandet sind;
eine erste Gateleitung (31), die den dritten und vierten aktiven Be­ reich (44, 45) kreuzt;
zweite und dritte Gateleitungen (32, 33), die bezüglich der zweiten Symmetrierichtung symmetrisch zueinander verlaufen, die aufeinander­ folgend ausgebildet sind und den ersten aktiven Bereich (42), den Wan­ nengraben (41) und den zweiten aktiven Bereich (43) kreuzen, wobei die zweite und die dritte Gateleitung (32, 33) wenigstens im Bereich oberhalb des Wannengrabens (41) überlappen und zwischen ihnen eine Isolations­ schicht vorhanden ist.

2. SRAM-Zelle nach Anspruch 1, dadurch gekennzeichnet, daß sich der Wannengraben (41) entlang einer geraden Linie erstreckt.

3. SRAM-Zelle nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der er­ ste aktive Bereich (42) in einem n-Wannenbereich NW angeordnet ist, während die zweiten, dritten und vierten aktiven Bereiche (43, 44 und 45) in einem p-Wannen­ bereich PW angeordnet sind.

4. SRAM-Zelle nach Anspruch 3, dadurch gekennzeichnet, daß erste und zweite PMOS-Transistoren im ersten aktiven Bereich (42), erste und zweite NMOS-Transistoren im zweiten aktiven Bereich (43), und in jeweils einem der dritten und vierten aktiven Bereiche (44, 45) jeweils ein dritter und vierter NMOS- Transistor angeordnet sind.

5. SRAM-Zelle nach Anspruch 4, dadurch gekennzeichnet, daß ein Zentral­ teil des ersten aktiven Bereichs (42) einen gemeinsamen Drainbereich für die er­ sten und zweiten PMOS-Transistoren bildet.

6. SRAM-Zelle nach Anspruch 5, dadurch gekennzeichnet, daß eine erste Spannungsversorgungsleitung (Vcc-Leitung) (92) zusätzlich mit dem gemeinsa­ men Drainbereich von erstem und zweitem PMOS-Transistor über ein Kontakt­ loch (91) verbunden ist.

7. SRAM-Zelle nach Anspruch 4, dadurch gekennzeichnet, daß ein Zentral­ teil des zweiten aktiven Bereichs (43) ein gemeinsamer Sourcebereich der ersten und zweiten NMOS-Transistoren ist.

8. SRAM-Zelle nach Anspruch 7, dadurch gekennzeichnet, daß eine zweite Spannungsversorgungsleitung (Vss-Leitung) (83) zusätzlich mit dem gemeinsa­ men Sourcebereich von erstem und zweiten NMOS-Transistor über eine Kontakt­ öffnung (93) verbunden ist.

9. SRAM-Zelle nach Anspruch 4, dadurch gekennzeichnet, daß die zweite Gateleitung (32) mit dem Drainbereich des dritten NMOS-Transistors verbunden ist, während die dritte Gateleitung (33) mit dem Drainbereich des vierten NMOS- Transistors verbunden ist.

10. SRAM-Zelle nach Anspruch 9, dadurch gekennzeichnet, daß die Source­ bereiche von drittem und viertem NMOS-Transistor jeweils verbunden sind mit ei­ ner Bitleitung (95) und einer invertierten Bitleitung (96).

11. SRAM-Zelle nach Anspruch 1, dadurch gekennzeichnet, daß die zweiten und dritten Gateleitungen (32, 33) jeweils eine Bogenform aufweisen.

12. SRAM-Zelle nach Anspruch 1, dadurch gekennzeichnet, daß die er­ ste, zweite und dritte Gateleitung (31, 32, 33) aus Polysilicium hergestellt sind.

13. Verfahren zur Herstellung einer SRAM-Zelle nach Anspruch 1, mit folgenden Schritten:

• - Bildung eines Wannengrabens (41) in einem Halbleitersubstrat (40), um in diesem einen p-Wannenbereich PW und einen n-Wannenbereich NW zu definieren;
• - Implantation von Verunreinigungsionen zwecks Bildung des p-Wan­ nenbereichs PW und des n-Wannenbereichs NW in dem Halbleitersubstrat (40);
• - selektives Ausbilden von LDCCS-Elementisolationsfilmen auf dem Halbleitersubstrat (40) im p- und n-Wannenbereich PW und NW zwecks Definition eines ersten aktiven Bereichs (42) im n-Wannenbereich NW so­ wie Definition eines zweiten, eines dritten und eines vierten aktiven Be­ reichs (43, 44, 45) im p-Wannenbereich PW;
• - Bildung einer ersten Gateelektrode (31a), die den dritten und vierten aktiven Bereich (44, 45) kreuzt sowie einer zweiten Gateelektrode (32a) mit durchgehendem Verlauf, die den ersten aktiven Bereich (42), den Wannen­ graben (41) und den zweiten aktiven Bereich (43) kreuzt; und
• - Bildung einer dritten Gateelektrode (33a) mit durchgehendem Ver­ lauf, die den ersten aktiven Bereich (42), den Wannengraben (41) und den zweiten aktiven Bereich (43) kreuzt.

14. Verfahren nach Anspruch 13, dadurch gekennzeichnet, daß der Wannengraben (41) tiefer in das Substrat hineinreichend ausgebildet wird als die p- und n-Wannenbereiche PW und NW.

15. Verfahren nach Anspruch 13, dadurch gekennzeichnet, daß die zweiten und dritten Gateelektroden (32a, 33a) jeweils bogenförmig ausge­ bildet sind.

16. Verfahren nach Anspruch 13, dadurch gekennzeichnet, daß ein er­ stes Kontaktloch (91) im Zentralteil des ersten aktiven Bereichs (42) aus­ gebildet wird und daß eine erste Spannungsversorgungsleitung (92) über das erste Kontaktloch (91) zusätzlich mit dem Zentralteil des ersten akti­ ven Bereichs (42) verbunden wird.

17. Verfahren nach Anspruch 13, dadurch gekennzeichnet, daß eine zweite Kontaktöffnung (93) im Zentralteil des zweiten aktiven Bereichs (43) gebildet wird und daß eine zweite Spannungsversorgungsleitung (83) über das zweite Kontaktloch (93) zusätzlich mit dem Zentralteil des zwei­ ten aktiven Bereichs (43) verbunden wird.

18. Verfahren nach Anspruch 13, dadurch gekennzeichnet, daß Seiten­ bereiche der dritten und vierten aktiven Bereiche (44, 45) jeweils mit einer Bitleitung (95) und einer invertierten Bitleitung (96) verbunden sind.