JPS59207623A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS59207623A JPS59207623A JP8507584A JP8507584A JPS59207623A JP S59207623 A JPS59207623 A JP S59207623A JP 8507584 A JP8507584 A JP 8507584A JP 8507584 A JP8507584 A JP 8507584A JP S59207623 A JPS59207623 A JP S59207623A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
-
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28097—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a metallic silicide
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
- H01L21/76889—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances by forming silicides of refractory metals
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置及びその製造に関し、特にケイ化物
を用いた半導体加工に関する。
を用いた半導体加工に関する。
集積回路におけるゲート及び相互接続には従来ポリシリ
コン(多結晶シリコン)が用いられてぃた。しかし小形
高速集積回路ではケイ化物の如き抵抗の低い他の材料を
用いるのが望ましい。ポリシリコンの抵抗率は高<(i
oooμΩC11l)、20μΩCl11の抵抗率を有
するニケイ化チタン等の幾つかのケイ化物のおよそ50
倍となるためポリシリコンの相互接続は微細回路では抵
抗が非常に大きい。
コン(多結晶シリコン)が用いられてぃた。しかし小形
高速集積回路ではケイ化物の如き抵抗の低い他の材料を
用いるのが望ましい。ポリシリコンの抵抗率は高<(i
oooμΩC11l)、20μΩCl11の抵抗率を有
するニケイ化チタン等の幾つかのケイ化物のおよそ50
倍となるためポリシリコンの相互接続は微細回路では抵
抗が非常に大きい。
かかる相互接続における電気信号の伝播遅延は、集中容
量と相互接続線の抵抗の積の関数である。
量と相互接続線の抵抗の積の関数である。
記憶密度及び透面を増加させるよう装置寸法を小さくす
ると、この遅延は抵抗性部材のため顕著になるので新た
な材料を使用する必要がある。ケイ化物は、製造工程の
他の要素と完全に代替しうる材料よりなる。材料の導入
により既存の工程が大きく乱されないならば、新たな材
料の利点は坦在の技術で利用できる。
ると、この遅延は抵抗性部材のため顕著になるので新た
な材料を使用する必要がある。ケイ化物は、製造工程の
他の要素と完全に代替しうる材料よりなる。材料の導入
により既存の工程が大きく乱されないならば、新たな材
料の利点は坦在の技術で利用できる。
金属層(タングステン、モリブデン、チタン。
タンタル等)を、従来のゲート及び相互接続の形成に用
いられるドーピングされたポリシリコンのシートで相互
拡散することでケイ化物を形成する方法は、従来からあ
る。この不均質な層は、装置のゲート及び相互接続を形
成するようエツチングされる。しかしドーピングされた
ポリシリコンに重なるケイ化物は、ポリシリコンとは異
なる速さでエツチングされるので、ゲートでは望ましく
ないアンダカッティングが生じる。
いられるドーピングされたポリシリコンのシートで相互
拡散することでケイ化物を形成する方法は、従来からあ
る。この不均質な層は、装置のゲート及び相互接続を形
成するようエツチングされる。しかしドーピングされた
ポリシリコンに重なるケイ化物は、ポリシリコンとは異
なる速さでエツチングされるので、ゲートでは望ましく
ないアンダカッティングが生じる。
ゲート及び拡散部分をケイ化する方法もあるが、これは
工程が複雑である。
工程が複雑である。
1番目の方法のアンダカッティングの問題及び2番目の
方法の複雑性とにより既存の方法にケイ化物を適用する
ことは非常に困難であった。
方法の複雑性とにより既存の方法にケイ化物を適用する
ことは非常に困難であった。
本発明は、富シリコン均質金属ケイ化物の(siIic
on rich hon+ogenous metal
lic 5ilicide )の層をシリコン基板の酸
化面上に成長させる段階と、酸化面上に少なくとも1つ
の金属ケイ化物素子を画成するよう層をパターニングす
る段階とからなる半導体装置の製造方法を提供する。
on rich hon+ogenous metal
lic 5ilicide )の層をシリコン基板の酸
化面上に成長させる段階と、酸化面上に少なくとも1つ
の金属ケイ化物素子を画成するよう層をパターニングす
る段階とからなる半導体装置の製造方法を提供する。
第1a〜10図に示した公知の方法は次の段階からなる
。シリコン基板1上に、装置のソース。
。シリコン基板1上に、装置のソース。
ドレイン及びゲート部分が形成されるところで薄くなっ
ている酸化物@2が従来方法で設けられる。
ている酸化物@2が従来方法で設けられる。
ドーピングされた多結晶シリコン(ポリシリコン)3の
層が酸化物2上に設けられる(第1a図)。
層が酸化物2上に設けられる(第1a図)。
例えばタングステン、モリブデン、チタン又はタンタル
の金属層4(第1b図)がポリシリコン層3上に成長さ
せられる。金属ケイ化物層(第1C図)が層3と4とを
相互拡散させることで形成される。次いで構成は装置の
ゲート6及び相互接続(図示せず)が形成されるようエ
ツチングされるが、ケイ化物5はドーピングされたポリ
シリコン3とは異なる速さでエツチングされるので7に
おける如きアンダカッティングが起こる。次いでソース
8及びトレイン9部分が画成され注入又は拡散される。
の金属層4(第1b図)がポリシリコン層3上に成長さ
せられる。金属ケイ化物層(第1C図)が層3と4とを
相互拡散させることで形成される。次いで構成は装置の
ゲート6及び相互接続(図示せず)が形成されるようエ
ツチングされるが、ケイ化物5はドーピングされたポリ
シリコン3とは異なる速さでエツチングされるので7に
おける如きアンダカッティングが起こる。次いでソース
8及びトレイン9部分が画成され注入又は拡散される。
続いて従来の酸化段階(中間酸化物)(図示せず)が行
なわれるが、ゲート6のケイ化物層での酸化は酸化工程
へ送られる下層ポリシリコンからのシリコンの拡散によ
る。この方法を用いる商業用の加工法はポリサイド法と
よばれる。
なわれるが、ゲート6のケイ化物層での酸化は酸化工程
へ送られる下層ポリシリコンからのシリコンの拡散によ
る。この方法を用いる商業用の加工法はポリサイド法と
よばれる。
ポリサイド法を採用すると、不均質な構成のエツチング
が困難になることを除けば従来のポリシリコン加工に比
べて変更する点は僅かである。
が困難になることを除けば従来のポリシリコン加工に比
べて変更する点は僅かである。
第2a〜20図に示した他の公知方法はサリサイド法と
よばれ、ゲート相互接続及び拡散部分双方がケイ化され
る。この方法では、ポリシリコンゲート10が基板1上
の酸化物層2に従来方法により設けられる。CVD (
化学気相堆積法)により二酸化ケイ素の層がゲート10
及び相互接続(図示せず)上に成長させられる。この酸
化物はゲート10に隣接する酸化物の側壁スペーサ11
を残すようにして異方的にエツチングされる。このエツ
チングにより、ソース及びドレイン部分8゜9が従来方
法により形成するのに用いられる窓12が開設され、接
触部分及びポリシリコン10上の酸化物は除去される。
よばれ、ゲート相互接続及び拡散部分双方がケイ化され
る。この方法では、ポリシリコンゲート10が基板1上
の酸化物層2に従来方法により設けられる。CVD (
化学気相堆積法)により二酸化ケイ素の層がゲート10
及び相互接続(図示せず)上に成長させられる。この酸
化物はゲート10に隣接する酸化物の側壁スペーサ11
を残すようにして異方的にエツチングされる。このエツ
チングにより、ソース及びドレイン部分8゜9が従来方
法により形成するのに用いられる窓12が開設され、接
触部分及びポリシリコン10上の酸化物は除去される。
次いでチタン、タンタル等の金属層が基板面上に設けら
れ、層の金属とシリコンとが炉中で相互拡散して金属ケ
イ化物が形成される。シリコンが露出した領域でのみケ
イ化物が形成され金属が酸化物上に成長した領域では変
化番よない。残った(反応しなかった)金属は、特に拡
散部のケイ化物13.第2C図に示す如きゲート相互接
続部分及び図示しなかった他の相互5− 接続部分を残すようにエツチングされる。この方法はサ
リサイド(self−alioned 5ilicid
c自己整合ケイ化物)とよばれ、ケイ化物が露出したシ
リコンに自己整合する。続いて従来の酸化段階等が行な
われる。酸化物側壁スペーサ11のため処理が複雑とな
るが、ゲートからソース/ドレインへの短絡を防止する
ためには不可欠である。
れ、層の金属とシリコンとが炉中で相互拡散して金属ケ
イ化物が形成される。シリコンが露出した領域でのみケ
イ化物が形成され金属が酸化物上に成長した領域では変
化番よない。残った(反応しなかった)金属は、特に拡
散部のケイ化物13.第2C図に示す如きゲート相互接
続部分及び図示しなかった他の相互5− 接続部分を残すようにエツチングされる。この方法はサ
リサイド(self−alioned 5ilicid
c自己整合ケイ化物)とよばれ、ケイ化物が露出したシ
リコンに自己整合する。続いて従来の酸化段階等が行な
われる。酸化物側壁スペーサ11のため処理が複雑とな
るが、ゲートからソース/ドレインへの短絡を防止する
ためには不可欠である。
これらの公知方法と異なり本発明による方法は、ゲート
と相互接続に必要な低抵抗ケイ化物を形成するのにポリ
シリコン層に金属被覆を設けることをしない。第3図は
本発明の方法のある段階を示したものである。シリコン
基板20にはソース及びドレイン部分21.22が、マ
スクとしてゲートを用いる選択的拡散又は注入等の適当
な方法で設けられる。酸化物層23は基板20の全表面
上に延在し、図示の如くソース、ドレイン、ゲート部分
では適当な方法により薄くされている。ゲート24及び
相互接続(図示せず)は、酸化物23にスパッタリング
等により富シリコン金属ケイ化物薄膜層を成長させるこ
とで設けられる。次いで6一 富シリコンケイ化物層は、ゲート24等所望のゲー1〜
及び相互接続を形成するようドライエツチング法を用い
てパターニングされる。薄膜が均質であるためエツチン
グによるアンダカッティングは起こらない。
と相互接続に必要な低抵抗ケイ化物を形成するのにポリ
シリコン層に金属被覆を設けることをしない。第3図は
本発明の方法のある段階を示したものである。シリコン
基板20にはソース及びドレイン部分21.22が、マ
スクとしてゲートを用いる選択的拡散又は注入等の適当
な方法で設けられる。酸化物層23は基板20の全表面
上に延在し、図示の如くソース、ドレイン、ゲート部分
では適当な方法により薄くされている。ゲート24及び
相互接続(図示せず)は、酸化物23にスパッタリング
等により富シリコン金属ケイ化物薄膜層を成長させるこ
とで設けられる。次いで6一 富シリコンケイ化物層は、ゲート24等所望のゲー1〜
及び相互接続を形成するようドライエツチング法を用い
てパターニングされる。薄膜が均質であるためエツチン
グによるアンダカッティングは起こらない。
ケイ化物簿膜を形成するのに用いられる成分は、後に余
分のシリコンを酸化に用いて従来方法で酸化段階を行な
うとケイ化物が完全に形成され正しい組成となるよう選
択されている。つまり、富シリコンケイ化物ゲート構成
は、装置の形成に必要な酸化を後に行なうと完全に形成
された均質なケイ化物が残るJ:う余分のシリコンが取
り除かれて形成される。曲型的には組成は、チタン各1
原子に対しシリコン3原子を含む富シリコンケイ化物か
らなる。かかる材料は厚さ0.5μmの初めの富シリコ
ンケイ化物層上に成長される0、5μmの酸化物を支持
しなければならない。
分のシリコンを酸化に用いて従来方法で酸化段階を行な
うとケイ化物が完全に形成され正しい組成となるよう選
択されている。つまり、富シリコンケイ化物ゲート構成
は、装置の形成に必要な酸化を後に行なうと完全に形成
された均質なケイ化物が残るJ:う余分のシリコンが取
り除かれて形成される。曲型的には組成は、チタン各1
原子に対しシリコン3原子を含む富シリコンケイ化物か
らなる。かかる材料は厚さ0.5μmの初めの富シリコ
ンケイ化物層上に成長される0、5μmの酸化物を支持
しなければならない。
本発明の方法によれば低抵抗の相互接続が得られる一方
従来のポリシリコンに基づく方法を全体どして大きく乱
さずにすむ。また本方法によれば不均質の層のエツチン
グをしないでも出来あがったケイ化物の酸化可能性が保
持される。
従来のポリシリコンに基づく方法を全体どして大きく乱
さずにすむ。また本方法によれば不均質の層のエツチン
グをしないでも出来あがったケイ化物の酸化可能性が保
持される。
第1a図乃至第1C図は公知の半導体製造方法による連
続する段階の概略断面図、第2a図乃至第2C図は公知
の別の半導体製造方法による連続する段階の概略断面図
、第3図は本発明による半導体製造方法のある段階の概
略断面図である。 1.20・・・シリコン基板、2,23・・・酸化物層
、3・・・ポリシリコン層、4・・・金属層、5,13
・・・ケイ化物、6,10.24・・・ゲート、7・・
・アンダカッティング、8・・・ソース、9・・・ドレ
イン、11・・・スペーサ、12・・・窓、21.22
・・・ソース、ドレイン。 特許出願人 スタンダード テレフォンズアンド ケー
ブルス パブリック
続する段階の概略断面図、第2a図乃至第2C図は公知
の別の半導体製造方法による連続する段階の概略断面図
、第3図は本発明による半導体製造方法のある段階の概
略断面図である。 1.20・・・シリコン基板、2,23・・・酸化物層
、3・・・ポリシリコン層、4・・・金属層、5,13
・・・ケイ化物、6,10.24・・・ゲート、7・・
・アンダカッティング、8・・・ソース、9・・・ドレ
イン、11・・・スペーサ、12・・・窓、21.22
・・・ソース、ドレイン。 特許出願人 スタンダード テレフォンズアンド ケー
ブルス パブリック
Claims (1)
- (1)富シリコン均質金属ケイ化物の層をシリコン基板
の酸化面上に成長させる段階と、酸化面上に少なくとも
1つの金属ケイ化物素子を画成するよう層をパターニン
グする段階とからなる半導体装置の製造方法。 ■ 少なくとも1つの金属ケイ化物素子はゲートからな
ることを特徴とする特許請求の範囲第1項記載の製造方
法。 ■ 金属ケイ化物層はスパッタリングにより成長させら
れることを特徴とする特許請求の範囲第1項記載の製造
方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
GB8312281 | 1983-05-05 | ||
GB08312281A GB2139419A (en) | 1983-05-05 | 1983-05-05 | Semiconductor devices |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59207623A true JPS59207623A (ja) | 1984-11-24 |
Family
ID=10542196
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8507584A Pending JPS59207623A (ja) | 1983-05-05 | 1984-04-26 | 半導体装置の製造方法 |
Country Status (3)
Country | Link |
---|---|
EP (1) | EP0124954A2 (ja) |
JP (1) | JPS59207623A (ja) |
GB (1) | GB2139419A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61168266A (ja) * | 1985-01-21 | 1986-07-29 | Toshiba Corp | Mis型半導体装置の製造方法 |
JPS61222174A (ja) * | 1985-03-27 | 1986-10-02 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
JPS61252668A (ja) * | 1985-05-01 | 1986-11-10 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
JPS625665A (ja) * | 1985-07-02 | 1987-01-12 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
JPS6290973A (ja) * | 1985-06-25 | 1987-04-25 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4731318A (en) * | 1985-02-26 | 1988-03-15 | Societe Pour L'etude Et La Fabrication Des Circuits Integres Speciaux - E.F.C.I.S. | Integrated circuit comprising MOS transistors having electrodes of metallic silicide and a method of fabrication of said circuit |
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