JPS61252668A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明ＦｉＭＯ８形半導体装置の製造方法に係り、特
に、そのセルファラインのゲート電極の形１１法に関す
るものである。

〔従来の技術〕

半導体集積口＠け、近年高集積化が進み、微細パターン
が要求される様に々ってきた。それに伴いＭＯ８形デバ
イスのゲート電極も微細化が要求され、電極が低抵抗の
ものが必要となっている。第２図（ａ）〜（ｄ）　ｉｊ
従来のセルファラインのゲート電極の製造方法を説明す
るためにその主要段階での状態を示す断面図で、図にお
いて、ｆｉｌ　＃−を半導体基板、＋２１　Ｆｉゲート
絶縁膜を構成する薄い酸化膜、（３）は多結晶シリコン
層、＋４）＃：ｔゲート側壁絶縁膜、（５）は電極金属
膜、（６）は加熱処理での金属膜（６１中に８１が拡散
してできたシリサイド部である。

従来のセルファラインによるゲート電極形成方法は次の
通りである。まず、半導体基板ｉＩＩ上に酸化膜（２）
およびこの上に不純物導入がなされた多結晶シリコン層
（３）を形成し１選択的にエツチングを施して所要部を
残す。次に、酸化膜を上からデポシトし、全面ドライエ
ツチングによりゲート側壁絶１ｉ＠（４１を形成する〔
第２図（ａ）〕。次に、電極材料金属膜（６）を上記の
パターンの上に形成する〔第２図（ｂ））。つづいて、
加熱処理によって、ソース。

ドレイン、ゲート部分の下地から８１の金属膜１５１へ
の拡散を生じさせ、シリサイド部分（６）を形成する〔
第２図（Ｃ）〕。最後に、エツチング液でシリサイド部
分（６）以外の金属膜（５）を除去すると、ソース。

ドレイン、ゲート部の電極が形成される〔第２図釦〕。

〔発明が解決しようとする問題点〕

従来のセルファラインのゲート電極形成においては、多
結晶シリコン膜の不純物濃度ＮＤが大きいと、シリサイ
ド化の反応速度が遅くなる。また。

加熱処理時間が長ければ、ソース、ドレイン部分からの
８１の拡散がサイドウオールの５ｉＯＱ部の上部まで達
し、ゲートとのショートなどの原因となり、より低抵抗
のゲート電極が実現できないなどの問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、より低抵抗のゲート電極が実現でき、加熱処
理時間が短縮できるので、ソース。

ドレインとゲート間のショートも発生せず、また、ソー
ス領域やドレイン領域の不純物が広（拡散せずにすむ半
導体装置の製造方法を得ることを目的としている。

〔問題を解決するための手段〕

この発明に係る製造方法け、電極材料金属膜の形成後、
ゲート電極となるべき領域に選択的にイオン（シリコン
イオン等）を注入する工程を加えたものである。

〔作用〕

この発明における製造方法では、シリコンイオンを、電
極材料金属膜にゲート部分だけ選択的に注入することに
より、ゲート部の金属表面にシリコンイオンがけいり、
加熱処理工程で、ゲート部の下地と表面の両面からシリ
コンが拡散をするので、ゲート電極の最終断面積が従来
に比べて太きくなり、また、高濃度の不純物の多結晶シ
リコンを用いて、より低抵抗のゲート電極の形成が可能
となる。

〔発明の実施例〕

第１図（ａ）〜（ｅ）＃−ｔこの発明の一実施例方法を
説明するためにその主要段階における状態を示す断面図
で、第２図の従来例と同一符号は同等部分を示す。まず
、半導体基板＋１１上に酸化膜（２）および、この上に
従来通りの濃度の不純物、ま７：け高濃度の不純物が導
入された多結晶シリコン層（３）を形成し、選択的にエ
ツチングを施して所要部を残す。次に次に、電極材料金
属（Ｍｏ、　Ｔａ、　Ｗ、　Ｔｉ等）膜（５）を上記の
パターンの上に形成する〔第１図（ｂ）〕。マスクを介
して選択的に、または、マスクレスの集束イオンビーム
（図示Ｉ）で８１イオンを電極材料金属膜（６］のゲー
ト部分に選択的に、加速エネルギー５０ｋｅＶで１０１
４個／Ｃｍ２注入しイオン注入部（７）を形成する〔第
１図（Ｃ）〕。次に、６００〜６５０℃の温度での加熱
処理で、ｓｔＷ≧属への拡散によるシリサイド化を行な
う。この時、ゲート部分は表面と下地とからＳｌが拡散
するのでシリサイド化が従来に比べて速くなり、シリサ
イド部分（６）の領域も大きくなっている〔第１図（ｄ
）〕。最後に、金属膜（５）のエツチング液（ＮＨ４Ｏ
Ｈ＋Ｈ２Ｏ２＋Ｈ２０）でシリサイド部分（６）以外の
ものを除去することにより、ソース、ドレイン及びゲー
トの電極が形成されることになる〔第１図（θ）〕。

なお、上記実捲例では、多結晶シリコン膜を用いたが、
高融点金属であるＭＯ，Ｔａ、　Ｗ、　Ｔｌでも良（、
上記実権例と同様の効果を奏する。

〔発明の効果〕

以上のように、この発明によれば、電極材料金属膜にゲ
ート＠域にのみ選択的に８１イオンを注入する工程を加
えたので、加熱処理時間が短縮でき、また、高濃度の多
結晶シリコンも使用でき、より低抵抗であるゲート電極
がｆＩＪｔでき、ソース、）″レイン、ゲート間のショ
ートも少ないものが得られる効果がある。

【図面の簡単な説明】

第１　ｆｌＱ　（ａ）〜（ｅ）ｌｄこの発明の一実施例
方法の主要段階における状態を示す断面図、第２図（ａ
）〜（ａ）け従来のセルファラインのゲート電極形成方
法の主要段階における状態を示す断面図である。 図において、ｆｌｌは半導体基板、（２）は第１の絶縁
膜（酸化膜）、（３）Ｉ／′ｉ多結晶シリコン層、【４
）けゲート側壁絶縁膜、（６）は金属膜、（６）汀金属
シリサイド部分、（７）はシリコンイオン注入部分、Ｉ
け集束イオンビームである。 なお、図中、同一符号は同一またげ相当部分を示す。

Claims (4)

【特許請求の範囲】
1. （１）半導体基板上に第１の絶縁膜及びこの第１の絶縁
   膜の上に不純物が導入された多結晶シリコン層を形成し
   、上記多結晶シリコン層及び上記第１の絶縁膜を選択的
   に除去してゲートパターンを形成する工程、上記ゲート
   パターンを含む上記半導体基板上を第２の絶縁膜で覆い
   、この第２の絶縁膜に異方性エッチングを施してゲート
   側壁絶縁膜を残す工程、上記ゲート側壁絶縁膜が形成さ
   れた上記ゲートパターンを含む上記半導体基板上に金属
   膜を形成し、この金属膜の上記多結晶シリコン層の上の
   部分に選択的にシリコンイオンを注入する工程、熱処理
   を施して上記金属膜のシリコンに接する部分及び上記シ
   リコンイオン注入部分をシリサイド化する工程、並びに
   上記金属膜の上記シリサイド化部分以外をエッチング除
   去する工程を備えた半導体装置の製造方法。
2. （２）シリコンイオンの注入に集束イオンビームを用い
   ることを特徴とする特許請求の範囲第１項記載の半導体
   装置の製造方法。
3. （３）半導体基板にシリコン基板を用いることを特徴と
   する特許請求の範囲第１項または第２項記載の半導体装
   置の製造方法。
4. （４）金属膜に高融点金属膜を用いることを特徴とする
   特許請求の範囲第１項ないし第３項のいずれかに記載の
   半導体装置の製造方法。