JPH04137622A - 半導体デバイスの製造方法 - Google Patents
半導体デバイスの製造方法Info
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- JPH04137622A JPH04137622A JP2418005A JP41800590A JPH04137622A JP H04137622 A JPH04137622 A JP H04137622A JP 2418005 A JP2418005 A JP 2418005A JP 41800590 A JP41800590 A JP 41800590A JP H04137622 A JPH04137622 A JP H04137622A
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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- H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［０００１）
本発明は、半導体本体を有し、該半導体本体はフィール
ド酸化物パターンおよび該パターンに隣接するシリコン
領域を具える半導体デバイスを製造するに当って、前記
半導体本体の表面上にシリコン導体パターンを設け、次
いでこの表面を金属層で被覆し、マスクを使用して相互
接続作用をする部分をアモルファスシリ肋間＋４−１３
７６２２ （３） コン層で被覆し、しかる後に前記金属層を窒素含有雰囲
気中で加熱することにより少くとも部分的に金属ケイ化
物に転化し、この全表面上に誘電体層を設け、次いで該
誘電体層を平坦化し、この平坦になった誘電体層に接点
窓を設け、しかる後に表面上および接点窓内に金属化導
体部を設けることにより前記半導体デバイスを製造する
方法に関するものである。 ［０００２］
ド酸化物パターンおよび該パターンに隣接するシリコン
領域を具える半導体デバイスを製造するに当って、前記
半導体本体の表面上にシリコン導体パターンを設け、次
いでこの表面を金属層で被覆し、マスクを使用して相互
接続作用をする部分をアモルファスシリ肋間＋４−１３
７６２２ （３） コン層で被覆し、しかる後に前記金属層を窒素含有雰囲
気中で加熱することにより少くとも部分的に金属ケイ化
物に転化し、この全表面上に誘電体層を設け、次いで該
誘電体層を平坦化し、この平坦になった誘電体層に接点
窓を設け、しかる後に表面上および接点窓内に金属化導
体部を設けることにより前記半導体デバイスを製造する
方法に関するものである。 ［０００２］
上述の方法は［ジャーナル・オブ・バキューム・サイエ
ンス・チクノロシイ（Ｊｏｕｒｎａｌ ｏｆ Ｖａｃｕ
ｕｍ ５ｉｅｎｃｅ Ｔｅｃｈｎｏｌｏｇｙ）、ビーシ
ー（ジー） （ＢＣＧ）Ｊｌ１月／１２月、 １９８
８年、第１７３４〜１７３９頁に記載されているエッチ
・ジエイ・ダブリュ、ファン・ホウツム（Ｈ，Ｊ、 Ｗ
、 ｖａｎ Ｈｏｕｔｕｎ）等の雑文に記載されている
。 実装密度の高い集積半導体回路を製造する最近の技術で
は素子成分を接触および相互接続させるために進歩した
技術が使用されており、この技術では極めて多数の極め
て小さい寸法を有する半導体回路素子を半導体スライス
すなわち「チップ」の上に設ける。これらの技術は、極
めて幅狭であるが電気抵抗の低い接点および相互接続部
を再現可能に製造できるようにした。 ［０００３３ 上述の雑文に記載されている方法はこの目的に使用され
ることが極めて多く、この方法では多結晶シリコン導体
パターンをその厚さの少くとも一部にわたって金属ケイ
化物に転化する。金属ケイ化物はシリコンより可成り低
い抵抗を有する。金属ケイ化物の相互接続部（普通［ス
トラップ部（ｓｔｒａｐ）Ｊと呼ばれる）をフィールド
酸化物上にも形成しようとする場合には、フィールド酸
化物上に存在する金属を関連する位置においてアモルフ
ァスシリコン層で被覆する。次いで、金属ケイ化物パタ
ーンを有する表面を、誘電体層、例えば、ガス状シリコ
ン化合物の分解によって得られ、熱分解堆積酸化シリコ
ンからなる誘電体層で被覆する。 次に、この誘電体層はその表面に存在するレベルの差異
のために平坦でないので、既知のホトレジストおよびバ
ックエツチング技術を使用して誘電体層を平坦にする。 次いで、平坦になった誘電体層に必要な接点窓をエツチ
ングにより設ける［０００４１ 平坦にした誘電体層め表面から下側の金属ケイ化物まで
の距離はすべての位置において同じであるとは限らない
ので、能動半導体領域を有しフィールド酸化物によって
画成されるシリコン領域の上方において接点窓は深さが
等しくないので「深い」接点窓のエツチング時間は「浅
い」接点窓のエツチング時間より著しく長くなる。同一
エツチング工程中にすべての接点窓を形成するのが目的
であるから、「浅い」接点窓では金属ケイ化物は不必要
に長い時間にわたってエツチング剤に曝される。この結
果、選択性の比較的大きいエツチング処理においても、
「浅い」接点窓の下側の金属ケイ化物は完全あるいはほ
ぼ完全に消失し、これらの接点窓における接触抵抗が許
容できない程度まで増大する。 ［０００５］
ンス・チクノロシイ（Ｊｏｕｒｎａｌ ｏｆ Ｖａｃｕ
ｕｍ ５ｉｅｎｃｅ Ｔｅｃｈｎｏｌｏｇｙ）、ビーシ
ー（ジー） （ＢＣＧ）Ｊｌ１月／１２月、 １９８
８年、第１７３４〜１７３９頁に記載されているエッチ
・ジエイ・ダブリュ、ファン・ホウツム（Ｈ，Ｊ、 Ｗ
、 ｖａｎ Ｈｏｕｔｕｎ）等の雑文に記載されている
。 実装密度の高い集積半導体回路を製造する最近の技術で
は素子成分を接触および相互接続させるために進歩した
技術が使用されており、この技術では極めて多数の極め
て小さい寸法を有する半導体回路素子を半導体スライス
すなわち「チップ」の上に設ける。これらの技術は、極
めて幅狭であるが電気抵抗の低い接点および相互接続部
を再現可能に製造できるようにした。 ［０００３３ 上述の雑文に記載されている方法はこの目的に使用され
ることが極めて多く、この方法では多結晶シリコン導体
パターンをその厚さの少くとも一部にわたって金属ケイ
化物に転化する。金属ケイ化物はシリコンより可成り低
い抵抗を有する。金属ケイ化物の相互接続部（普通［ス
トラップ部（ｓｔｒａｐ）Ｊと呼ばれる）をフィールド
酸化物上にも形成しようとする場合には、フィールド酸
化物上に存在する金属を関連する位置においてアモルフ
ァスシリコン層で被覆する。次いで、金属ケイ化物パタ
ーンを有する表面を、誘電体層、例えば、ガス状シリコ
ン化合物の分解によって得られ、熱分解堆積酸化シリコ
ンからなる誘電体層で被覆する。 次に、この誘電体層はその表面に存在するレベルの差異
のために平坦でないので、既知のホトレジストおよびバ
ックエツチング技術を使用して誘電体層を平坦にする。 次いで、平坦になった誘電体層に必要な接点窓をエツチ
ングにより設ける［０００４１ 平坦にした誘電体層め表面から下側の金属ケイ化物まで
の距離はすべての位置において同じであるとは限らない
ので、能動半導体領域を有しフィールド酸化物によって
画成されるシリコン領域の上方において接点窓は深さが
等しくないので「深い」接点窓のエツチング時間は「浅
い」接点窓のエツチング時間より著しく長くなる。同一
エツチング工程中にすべての接点窓を形成するのが目的
であるから、「浅い」接点窓では金属ケイ化物は不必要
に長い時間にわたってエツチング剤に曝される。この結
果、選択性の比較的大きいエツチング処理においても、
「浅い」接点窓の下側の金属ケイ化物は完全あるいはほ
ぼ完全に消失し、これらの接点窓における接触抵抗が許
容できない程度まで増大する。 ［０００５］
本発明の目的は、なかんずく、金属ケイ化物上のすべて
の接点窓を同一エツチング工程で設けることができ、し
かも追加の整列工程およびマスキング工程を導入する必
要がなく、また「浅い」接点窓において接触抵抗が実質
的に増大することのない半導体デバイスの製造方法を提
供することにある。 ［０００６］
の接点窓を同一エツチング工程で設けることができ、し
かも追加の整列工程およびマスキング工程を導入する必
要がなく、また「浅い」接点窓において接触抵抗が実質
的に増大することのない半導体デバイスの製造方法を提
供することにある。 ［０００６］
本発明は、なかんずく、ストラップ部の形成に使用する
マスクを適切に適合させることによって上述の目的を達
成できることを見い出したことに基く。 ［０００７］ 本発明は、冒頭に記載した方法において、前記マスクを
使用することにより、前記アモルファスシリコン層を、
少くとも前記シリコン導体パターンの上方に形成される
接点窓の位置で、前記金属層上に設けることを特徴とす
る。 ［０００８］ 本発明方法を適用することにより、少くとも浅い接点窓
の下方の金属ケイ化物を可成り厚い厚さにすることがで
きる。事実、窒素含有雰囲気中で加熱することは、（通
常多結晶の）金属薄膜を通るシリコン原子の横方向の拡
散を防止するた属の一部はこのような加熱によって金属
窒化物に転化され、これを後で除去する。他方、アモル
ファスシリコンで被覆されている金属は窒化物に転化し
ないので金属ケイ化物はその位置で可成り厚い厚さにな
る。この結果、浅い接点窓の下側の金属ケイ化物はエッ
チ、ング剤に比較的長い時間曝され、接点窓のエツチン
グ中に金属ケイ化物の厚さの一部分のみがエツチング除
去されるにすぎないので、接触抵抗は極めて低い値に留
まる。 ［０００９］ 本発明方法を適用するには、ストラップ部を形成するの
に使用するマスクを、アモルファスシリコン層が前記接
点窓の位置にも存在するようにアモルファスシリコン層
を画成するように、適合させることで十分であるから、
特別なマスキング工程またはエツチング工程を介挿する
必要がなくなる。アモルファス層は金属層の上方に位置
するすべての接点窓の位置、従ってフィールド酸化物に
隣接する単結晶シリコン領域の上方にも設けるのが好ま
しい。 ［００１０］ 使用する金属はケイ化物を形成する任意の耐熱性金属、
例えば、タングステンモリブデン、白金、コバルトなど
によって形成することができる。本発明はチタン金属層
を設ける場合に特に重要である。チタン金属は固有抵抗
が低くかつエツチングが容易であるという好ましい工学
的特性を有しているので広く使用されているが、ケイ化
チタンに対する酸化シリコンのエツチング選択性は既知
のエツチング法では特に大きい訳ではない。本発明方法
においては、深さの異なる接点窓の存在においても、チ
タンを何の欠点もなく使用することができる。 ［００１１］
マスクを適切に適合させることによって上述の目的を達
成できることを見い出したことに基く。 ［０００７］ 本発明は、冒頭に記載した方法において、前記マスクを
使用することにより、前記アモルファスシリコン層を、
少くとも前記シリコン導体パターンの上方に形成される
接点窓の位置で、前記金属層上に設けることを特徴とす
る。 ［０００８］ 本発明方法を適用することにより、少くとも浅い接点窓
の下方の金属ケイ化物を可成り厚い厚さにすることがで
きる。事実、窒素含有雰囲気中で加熱することは、（通
常多結晶の）金属薄膜を通るシリコン原子の横方向の拡
散を防止するた属の一部はこのような加熱によって金属
窒化物に転化され、これを後で除去する。他方、アモル
ファスシリコンで被覆されている金属は窒化物に転化し
ないので金属ケイ化物はその位置で可成り厚い厚さにな
る。この結果、浅い接点窓の下側の金属ケイ化物はエッ
チ、ング剤に比較的長い時間曝され、接点窓のエツチン
グ中に金属ケイ化物の厚さの一部分のみがエツチング除
去されるにすぎないので、接触抵抗は極めて低い値に留
まる。 ［０００９］ 本発明方法を適用するには、ストラップ部を形成するの
に使用するマスクを、アモルファスシリコン層が前記接
点窓の位置にも存在するようにアモルファスシリコン層
を画成するように、適合させることで十分であるから、
特別なマスキング工程またはエツチング工程を介挿する
必要がなくなる。アモルファス層は金属層の上方に位置
するすべての接点窓の位置、従ってフィールド酸化物に
隣接する単結晶シリコン領域の上方にも設けるのが好ま
しい。 ［００１０］ 使用する金属はケイ化物を形成する任意の耐熱性金属、
例えば、タングステンモリブデン、白金、コバルトなど
によって形成することができる。本発明はチタン金属層
を設ける場合に特に重要である。チタン金属は固有抵抗
が低くかつエツチングが容易であるという好ましい工学
的特性を有しているので広く使用されているが、ケイ化
チタンに対する酸化シリコンのエツチング選択性は既知
のエツチング法では特に大きい訳ではない。本発明方法
においては、深さの異なる接点窓の存在においても、チ
タンを何の欠点もなく使用することができる。 ［００１１］
次に本発明を図面を参照して実施例について説明する。
図１〜５は本発明方法の一例によって半導体デバイスを
製造する逐次の段階を説明する断面図である。 図１〜５は路線図であって、一定の比率で描かれたもの
ではなく、厚さ方向の寸法は特に大きく描かれている。 図１〜５では全体的に対応する部分に同じ符号を付けた
。 ［００１２３ 図１は本発明方法の一例の第１段階を示す断面図である
。先ず、半導体本体１から説明を始める。半導体本体１
はフィールド酸化物パターン２およびこの酸化物パター
ン２に隣接する単結晶シリコン領域３、この例ではｐ導
電型単結晶シリコン領域３を具える。フィールド酸化物
パターン２は半導体基板を選択的に酸化することにより
常法で被着させることができる。フィールド酸化物２は
図示するように半導体本体１の表面の外側に部分的に突
出させてもよく、あるいはシリコン領域３中に全体を埋
込み形成してもよい。 ある厚さ、例えば、３００ｎｍの厚さを有する多結晶シ
リコン導体パターン４を、既知の堆積技術を適用するこ
とにより、半導体本体１の表面に設ける。この例では、
少くとも１個の絶縁ゲート型電界効果トランジスタをシ
リコン領域３に形成する。ゲート電極は多結晶シリコン
パターン４の一部によって形成され、薄いゲート酸化物
層５によってシリコン領域３から分離されている。相互
接続部として作用する多結晶シリコンパターン４の他の
部分は、図１に示すように、フィールド酸化物２の上に
設けられている。 ［００１３］ 次いで、例えば５０ｋｅＶのエネルギーおよび４×１０
１３イオン／ｃｍ２のドース量においてリンイオンを注
入する。この際、ゲート電極４およびフィールド酸化物
２は注入マスクとして作用する。 しかる後に、導体パターン４全体に側壁絶縁区域すなわ
ちスペーサ８を設ける。これは、表面全体の上に酸化シ
リコン層を堆積させ、次いでこの層に側壁絶縁区域のみ
が残留するような長時間にわたって異方性エツチング処
理を施すことによって、実施される。 この後、例えば１００ｋｅＶのエネルギーおよび２×１
０１５イオン／ｃｍ２のドース量においてヒ素イオンを
注入する。このようにしてゲート電極４の下に延在する
ｎ型のソース領域６およびドレイン領域７を得る。 ［００１４］ 次いで、堆積工程中に既知方法により、例えば、ダイオ
ードスパッタリング装置内でスパッタリングすることに
より、表面に金属層９および金属層９上の厚さ約９０ｎ
ｍのアモルファスシリコン（ａ−シリコン）層１０を設
ける。金属層９はこの実施例では厚さ約３５ｎｍのチタ
ン層であり、チタン層９はシリコンと金属ケイ化物を形
成することができる。このようにして図１に示す本発明
方法の第１段階が実現される。 ［００１５］ 次いで、ホトレジストマスク（図示せず）を使用して、
例えば、フッ素含有プラズマ中のりアクティブイオンエ
ツチング（ＲＩＥ ）により、アモルファスシリコン層
１０をエツチングする。このエツチング処理は下側のチ
タンに対して高度の選択性を有する。 本発明方法においては、このなめに、アモルファスシリ
コン層１０が相互接続部の位置のほか、少くとも多結晶
シリコン４の上方に形成される接点窓の位置にも存在し
続けるような形状のエツチングマスクを使用する。 図２に断面図で示す本発明方法の第２段階はこのように
して実現される。 ［００１６］ エツチングマスクを取り除いた後に、全体を窒素含有雰
囲気中で温度的７００℃において短時間例えば３０秒間
加熱する。この加熱中に、シリコンと接触していないチ
タンは窒化チタンに転化するが、チタンが（単結晶、多
結晶またはアモルファス）シリコンと接触しているすべ
ての位置でケイ化チタン（ＴＩＳ１２ ） １２が生成
する。 この段階を図３に示す。図３ではケイ化チタン（１２Ａ
、 １２Ｂ ）を黒色で示す。 単結晶シリコンまたは多結晶シリコンの上に位置し、ア
モルファスシリコンで被覆されていないチタンは部分的
に窒化チタン１１に転化する（図３参照）。チタンがア
モルファスシリコン層１０で被覆されている位置では窒
素は金属層９に向けて拡散しないので、窒化チタンが形
成しない。その結果、ケイ化チタンはこれらの位置にお
いて厚さ約１１００ｎとなり、アモルファスシリコン層
１０で被覆されていないチタンの位置における厚さ約６
０ｎｍより厚くなる。このようにして第３図に示す本発
明方法の第３段階が実現される。 ［００１７］ 次いで、生成した窒化チタン１１を、例えば、Ｈ２Ｏ２
／ＮＨ４ＯＨ／Ｈ２０混合液中で除去する。その後、−
層高い温度（約９００℃）において窒素含有雰囲気中で
さらに加熱処理を約３０秒間行って、生成したＣ ４９
構造および比較的高い固有抵抗を有するケイ化チタンを
、低い固有抵抗を有するＣ ５４構造に転化する。 この実施例では、アモルファスシリコン層１０の厚さを
、アモルファスシリコンが完全にケイ化チタンに転化す
るように選定する。これより厚いアモルファスシリコン
層を使用した場合には、ケイ化チタン上に残るアモルフ
ァスシリコンを少くとも接点が形成される金属ケイ化物
の位置において除去する必要がある。 その後、全表面を、この実施例ではケイ素含有ガス混合
物を解離させることにより、常法で酸化ケイ素誘電体（
ＴＥ０１）層１３によって被覆する。次いで、一般的に
使用されているエツチング技術を適用することによりこ
の層を平坦にして、実際上平坦な表面を得る。このよう
にして第４図に示す本発明方法の第４段階が実現される
。 ［００１８］ 次いで、第５図に示すように、誘電体層１３に接点窓１
５をエツチングする。誘電体層１３が設けられている表
面は平坦ではないので、深さの異なる接点窓が形成する
。 単結晶シリコン上の接点窓１５Ａのような深い接点窓を
エツチングするには、多結晶シリコン４上の深くない接
点窓（１５Ｂ、 １５Ｃ）またはフィールド酸化物２上
のケイ化物相互接続部上の接点窓（１５Ｄ ）をエツチ
ングするより可なり長い時間が必要である。その結果、
これらの浅い接点窓の下のケイ化物は比較的長い時間に
わたってエツチング剤の作用を受ける。ケイ化チタンに
対するエツチング処理の選択性は良好であるが、それに
もかかわらずケイ化チタンはその厚さの一部がエツチン
グ除去される。 ［００１９］ 本発明方法においては、アモルファスシリコン層１０は
相互接続部すなわち「ストラップ部」の上のほかに多結
晶シリコン４の上方に設けられる接点窓の位置に被着さ
せるので、ケイ化チタンはエツチング後においても低い
接触抵抗を保証するのに十分な厚さで存在する。 ルファスシリコン層１０がオーバーエツチングされてお
らず、全く残っていないかあるいは所要に応じて部分的
にのみ残るようにした。しかし、アモルファスシリコン
層１０は金属層の上方に存在するすべての接点窓の位置
に設けるのが有利である。 最後に、既知技術を適用することにより、例えば、アル
ミニウムを蒸着させた後にホトリソグラフィエツチング
処理を行うことにより、第５図に示すように、金属化導
体部１６を表面上および接点窓内に設ける。 ［００２０］ 本発明方法は上述の実施例に限定されるものではなく、
平坦にした誘電体層を使用するすべての類似の場合に適
用することができる。 この誘電体層は酸化シリコン以外の材料から構成するこ
とができる。また、上述の実施例とは異なる堆積法を使
用することもできる。チタンの代りに他の耐熱性ケイ化
物形成性金属、例えば、白金、タングステン、モリブデ
ン、コバルトなどを使用することができる。
製造する逐次の段階を説明する断面図である。 図１〜５は路線図であって、一定の比率で描かれたもの
ではなく、厚さ方向の寸法は特に大きく描かれている。 図１〜５では全体的に対応する部分に同じ符号を付けた
。 ［００１２３ 図１は本発明方法の一例の第１段階を示す断面図である
。先ず、半導体本体１から説明を始める。半導体本体１
はフィールド酸化物パターン２およびこの酸化物パター
ン２に隣接する単結晶シリコン領域３、この例ではｐ導
電型単結晶シリコン領域３を具える。フィールド酸化物
パターン２は半導体基板を選択的に酸化することにより
常法で被着させることができる。フィールド酸化物２は
図示するように半導体本体１の表面の外側に部分的に突
出させてもよく、あるいはシリコン領域３中に全体を埋
込み形成してもよい。 ある厚さ、例えば、３００ｎｍの厚さを有する多結晶シ
リコン導体パターン４を、既知の堆積技術を適用するこ
とにより、半導体本体１の表面に設ける。この例では、
少くとも１個の絶縁ゲート型電界効果トランジスタをシ
リコン領域３に形成する。ゲート電極は多結晶シリコン
パターン４の一部によって形成され、薄いゲート酸化物
層５によってシリコン領域３から分離されている。相互
接続部として作用する多結晶シリコンパターン４の他の
部分は、図１に示すように、フィールド酸化物２の上に
設けられている。 ［００１３］ 次いで、例えば５０ｋｅＶのエネルギーおよび４×１０
１３イオン／ｃｍ２のドース量においてリンイオンを注
入する。この際、ゲート電極４およびフィールド酸化物
２は注入マスクとして作用する。 しかる後に、導体パターン４全体に側壁絶縁区域すなわ
ちスペーサ８を設ける。これは、表面全体の上に酸化シ
リコン層を堆積させ、次いでこの層に側壁絶縁区域のみ
が残留するような長時間にわたって異方性エツチング処
理を施すことによって、実施される。 この後、例えば１００ｋｅＶのエネルギーおよび２×１
０１５イオン／ｃｍ２のドース量においてヒ素イオンを
注入する。このようにしてゲート電極４の下に延在する
ｎ型のソース領域６およびドレイン領域７を得る。 ［００１４］ 次いで、堆積工程中に既知方法により、例えば、ダイオ
ードスパッタリング装置内でスパッタリングすることに
より、表面に金属層９および金属層９上の厚さ約９０ｎ
ｍのアモルファスシリコン（ａ−シリコン）層１０を設
ける。金属層９はこの実施例では厚さ約３５ｎｍのチタ
ン層であり、チタン層９はシリコンと金属ケイ化物を形
成することができる。このようにして図１に示す本発明
方法の第１段階が実現される。 ［００１５］ 次いで、ホトレジストマスク（図示せず）を使用して、
例えば、フッ素含有プラズマ中のりアクティブイオンエ
ツチング（ＲＩＥ ）により、アモルファスシリコン層
１０をエツチングする。このエツチング処理は下側のチ
タンに対して高度の選択性を有する。 本発明方法においては、このなめに、アモルファスシリ
コン層１０が相互接続部の位置のほか、少くとも多結晶
シリコン４の上方に形成される接点窓の位置にも存在し
続けるような形状のエツチングマスクを使用する。 図２に断面図で示す本発明方法の第２段階はこのように
して実現される。 ［００１６］ エツチングマスクを取り除いた後に、全体を窒素含有雰
囲気中で温度的７００℃において短時間例えば３０秒間
加熱する。この加熱中に、シリコンと接触していないチ
タンは窒化チタンに転化するが、チタンが（単結晶、多
結晶またはアモルファス）シリコンと接触しているすべ
ての位置でケイ化チタン（ＴＩＳ１２ ） １２が生成
する。 この段階を図３に示す。図３ではケイ化チタン（１２Ａ
、 １２Ｂ ）を黒色で示す。 単結晶シリコンまたは多結晶シリコンの上に位置し、ア
モルファスシリコンで被覆されていないチタンは部分的
に窒化チタン１１に転化する（図３参照）。チタンがア
モルファスシリコン層１０で被覆されている位置では窒
素は金属層９に向けて拡散しないので、窒化チタンが形
成しない。その結果、ケイ化チタンはこれらの位置にお
いて厚さ約１１００ｎとなり、アモルファスシリコン層
１０で被覆されていないチタンの位置における厚さ約６
０ｎｍより厚くなる。このようにして第３図に示す本発
明方法の第３段階が実現される。 ［００１７］ 次いで、生成した窒化チタン１１を、例えば、Ｈ２Ｏ２
／ＮＨ４ＯＨ／Ｈ２０混合液中で除去する。その後、−
層高い温度（約９００℃）において窒素含有雰囲気中で
さらに加熱処理を約３０秒間行って、生成したＣ ４９
構造および比較的高い固有抵抗を有するケイ化チタンを
、低い固有抵抗を有するＣ ５４構造に転化する。 この実施例では、アモルファスシリコン層１０の厚さを
、アモルファスシリコンが完全にケイ化チタンに転化す
るように選定する。これより厚いアモルファスシリコン
層を使用した場合には、ケイ化チタン上に残るアモルフ
ァスシリコンを少くとも接点が形成される金属ケイ化物
の位置において除去する必要がある。 その後、全表面を、この実施例ではケイ素含有ガス混合
物を解離させることにより、常法で酸化ケイ素誘電体（
ＴＥ０１）層１３によって被覆する。次いで、一般的に
使用されているエツチング技術を適用することによりこ
の層を平坦にして、実際上平坦な表面を得る。このよう
にして第４図に示す本発明方法の第４段階が実現される
。 ［００１８］ 次いで、第５図に示すように、誘電体層１３に接点窓１
５をエツチングする。誘電体層１３が設けられている表
面は平坦ではないので、深さの異なる接点窓が形成する
。 単結晶シリコン上の接点窓１５Ａのような深い接点窓を
エツチングするには、多結晶シリコン４上の深くない接
点窓（１５Ｂ、 １５Ｃ）またはフィールド酸化物２上
のケイ化物相互接続部上の接点窓（１５Ｄ ）をエツチ
ングするより可なり長い時間が必要である。その結果、
これらの浅い接点窓の下のケイ化物は比較的長い時間に
わたってエツチング剤の作用を受ける。ケイ化チタンに
対するエツチング処理の選択性は良好であるが、それに
もかかわらずケイ化チタンはその厚さの一部がエツチン
グ除去される。 ［００１９］ 本発明方法においては、アモルファスシリコン層１０は
相互接続部すなわち「ストラップ部」の上のほかに多結
晶シリコン４の上方に設けられる接点窓の位置に被着さ
せるので、ケイ化チタンはエツチング後においても低い
接触抵抗を保証するのに十分な厚さで存在する。 ルファスシリコン層１０がオーバーエツチングされてお
らず、全く残っていないかあるいは所要に応じて部分的
にのみ残るようにした。しかし、アモルファスシリコン
層１０は金属層の上方に存在するすべての接点窓の位置
に設けるのが有利である。 最後に、既知技術を適用することにより、例えば、アル
ミニウムを蒸着させた後にホトリソグラフィエツチング
処理を行うことにより、第５図に示すように、金属化導
体部１６を表面上および接点窓内に設ける。 ［００２０］ 本発明方法は上述の実施例に限定されるものではなく、
平坦にした誘電体層を使用するすべての類似の場合に適
用することができる。 この誘電体層は酸化シリコン以外の材料から構成するこ
とができる。また、上述の実施例とは異なる堆積法を使
用することもできる。チタンの代りに他の耐熱性ケイ化
物形成性金属、例えば、白金、タングステン、モリブデ
ン、コバルトなどを使用することができる。
【図１】
本発明方法の一例によって半導体デバイスを製造する逐
次の段階の第１段階を示す断面図である。
次の段階の第１段階を示す断面図である。
【図２】
本発明方法の一例によって半導体デバイスを製造する逐
次の段階の第２段階を示す断面図である。
次の段階の第２段階を示す断面図である。
【図３】
本発明方法の一例によって半導体デバイスを製造する逐
次の段階の第３段階を示す断面図である。
次の段階の第３段階を示す断面図である。
【図４】
本発明方法の一例によって半導体デバイスを製造する逐
次の段階の第４段階を示す断面図である。
次の段階の第４段階を示す断面図である。
【図５】
本発明方法の一例によって半導体デバイスを製造する逐
次の段階の第５段階を示す断面図である。
次の段階の第５段階を示す断面図である。
１ 半導体本体
２ フィールド酸化物パターン（フィールド酸化物）３
単結晶シリコン領域 ４ シリコン導体パターン（多結晶シリコン、ゲート電
極）５ ゲート酸化物層 ６ ｎ型ソース領域 ７ ｎ型ドレイン領域 ８ 側壁絶縁区域（スペーサ） ９ 金属層（チタン層、ケイ化物形成性金属層）１０
アモルファスシリコン層 １１ 窒化チタン １２、１２Ａ、 １２Ｂ ケイ化チタン（金属ケイ化
物）１３ 誘電体層（酸化ケイ素） １５Ａ、 １５Ｂ、 １５Ｃ，１５Ｄ 接点窓１６
金属化導体部
単結晶シリコン領域 ４ シリコン導体パターン（多結晶シリコン、ゲート電
極）５ ゲート酸化物層 ６ ｎ型ソース領域 ７ ｎ型ドレイン領域 ８ 側壁絶縁区域（スペーサ） ９ 金属層（チタン層、ケイ化物形成性金属層）１０
アモルファスシリコン層 １１ 窒化チタン １２、１２Ａ、 １２Ｂ ケイ化チタン（金属ケイ化
物）１３ 誘電体層（酸化ケイ素） １５Ａ、 １５Ｂ、 １５Ｃ，１５Ｄ 接点窓１６
金属化導体部
【図１】
図面
【図２】
【図３】
Claims (4)
- 【請求項１】半導体本体を有し、該半導体本体はフィー
ルド酸化物パターンおよび該パターンに隣接するシリコ
ン領域を具える半導体デバイスを製造するに当って、前
記半導体本体の表面上にシリコン導体パターンを設け、
次いでこの表面を金属層で被覆し、マスクを使用して相
互接続作用をする部分をアモルファスシリコン層で被覆
し、しかる後に前記金属層を窒素含有雰囲気中で加熱す
ることにより少くとも部分的に金属ケイ化物に転化し、
この全表面上に誘電体層を設け、次いで該誘電体層を平
坦化し、この平坦になった誘電体層に接点窓を設け、し
かる後に表面上および接点窓内に金属化導体部を設ける
ことにより前記半導体デバイスを製造する方法において
、 前記マスクを使用することにより、前記アモルファスシ
リコン層を、少くとも前期シリコン導体パターンの上方
に形成される接点窓の位置で、前記金属層上に設けるこ
とを特徴とする半導体デバイスの製造方法。 - 【請求項２】アモルファスシリコン層をその厚さ全体に
わたって金属ケイ化物に転化することを特徴とする請求
項１記載の方法。 - 【請求項３】アモルファスシリコン層を金属層の上方に
位置するすべての接点窓の位置に設けることを特徴とす
る請求項１または２記載の方法。 - 【請求項４】チタン金属層を設けることを特徴とする請
求項１〜３のいずれか一つの項に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8903158A NL8903158A (nl) | 1989-12-27 | 1989-12-27 | Werkwijze voor het contacteren van silicidesporen. |
| NL8903158 | 1989-12-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04137622A true JPH04137622A (ja) | 1992-05-12 |
| JPH088226B2 JPH088226B2 (ja) | 1996-01-29 |
Family
ID=19855830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2418005A Expired - Fee Related JPH088226B2 (ja) | 1989-12-27 | 1990-12-25 | 半導体デバイスの製造方法 |
Country Status (6)
| Country | Link |
|---|---|
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| EP (1) | EP0435392B1 (ja) |
| JP (1) | JPH088226B2 (ja) |
| KR (1) | KR100191359B1 (ja) |
| DE (1) | DE69022836T2 (ja) |
| NL (1) | NL8903158A (ja) |
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| SG71664A1 (en) * | 1992-04-29 | 2000-04-18 | Siemens Ag | Method for the production of a contact hole to a doped region |
| US5313084A (en) * | 1992-05-29 | 1994-05-17 | Sgs-Thomson Microelectronics, Inc. | Interconnect structure for an integrated circuit |
| US5256597A (en) * | 1992-09-04 | 1993-10-26 | International Business Machines Corporation | Self-aligned conducting etch stop for interconnect patterning |
| JP3067433B2 (ja) * | 1992-12-04 | 2000-07-17 | キヤノン株式会社 | 半導体装置の製造方法 |
| US5268330A (en) * | 1992-12-11 | 1993-12-07 | International Business Machines Corporation | Process for improving sheet resistance of an integrated circuit device gate |
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| US5322809A (en) * | 1993-05-11 | 1994-06-21 | Texas Instruments Incorporated | Self-aligned silicide process |
| US5342798A (en) * | 1993-11-23 | 1994-08-30 | Vlsi Technology, Inc. | Method for selective salicidation of source/drain regions of a transistor |
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| JPS63258070A (ja) * | 1987-03-31 | 1988-10-25 | テキサス インスツルメンツ インコーポレイテツド | 浅いシリサイドの接合の製造方法 |
| JPS6419722A (en) * | 1987-06-26 | 1989-01-23 | Hewlett Packard Yokogawa | Integrated circuit and manufacture thereof |
Family Cites Families (3)
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|---|---|---|---|---|
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| US4708767A (en) * | 1984-10-05 | 1987-11-24 | Signetics Corporation | Method for providing a semiconductor device with planarized contacts |
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1989
- 1989-12-27 NL NL8903158A patent/NL8903158A/nl not_active Application Discontinuation
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1990
- 1990-11-30 US US07/621,116 patent/US5081065A/en not_active Expired - Lifetime
- 1990-12-18 EP EP90203382A patent/EP0435392B1/en not_active Expired - Lifetime
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- 1990-12-25 JP JP2418005A patent/JPH088226B2/ja not_active Expired - Fee Related
- 1990-12-26 KR KR1019900021725A patent/KR100191359B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS6419722A (en) * | 1987-06-26 | 1989-01-23 | Hewlett Packard Yokogawa | Integrated circuit and manufacture thereof |
Also Published As
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| JPH088226B2 (ja) | 1996-01-29 |
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| US5081065A (en) | 1992-01-14 |
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