JP3104688B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Description
【０００１】
【発明の属する技術分野】この発明は、チタンシリサイ
ドを拡散層もしく配線の一部に有し、かつこれらの上に
フッ素を含有する配線層間絶縁膜を設けた半導体装置お
よびその製造方法に関する。
ドを拡散層もしく配線の一部に有し、かつこれらの上に
フッ素を含有する配線層間絶縁膜を設けた半導体装置お
よびその製造方法に関する。
【０００２】
【従来の技術】近年、半導体集積回路は集積化が進み、
配線の間隔も非常に狭まってきている。配線間に生じる
寄生容量も配線間隔の縮小に伴い増加し、半導体集積回
路の演算処理スピードを遅くらせる原因になってきてい
る。そこで配線間に生ずる寄生容量低減のために、配線
間の絶縁膜に誘電率の低い絶縁膜を用い、さらに微細配
線間を埋め込むことが必要になってきている。この誘電
率の低い絶縁膜としてフッ素を含有するシリコン酸化膜
が、例えば特開平５−２２６４８０号公報や特開平６−
３０２５９３号公報に提案されている。また、近年、シ
リコン拡散層およびトランジスタのゲート電極の低抵抗
化のために、チタンとシリコンを反応させて形成したり
するチタンシリサイドを用いたり、あるいはチタンシリ
サイド膜をスパッタ法で形成したりする技術が用いられ
ている。
配線の間隔も非常に狭まってきている。配線間に生じる
寄生容量も配線間隔の縮小に伴い増加し、半導体集積回
路の演算処理スピードを遅くらせる原因になってきてい
る。そこで配線間に生ずる寄生容量低減のために、配線
間の絶縁膜に誘電率の低い絶縁膜を用い、さらに微細配
線間を埋め込むことが必要になってきている。この誘電
率の低い絶縁膜としてフッ素を含有するシリコン酸化膜
が、例えば特開平５−２２６４８０号公報や特開平６−
３０２５９３号公報に提案されている。また、近年、シ
リコン拡散層およびトランジスタのゲート電極の低抵抗
化のために、チタンとシリコンを反応させて形成したり
するチタンシリサイドを用いたり、あるいはチタンシリ
サイド膜をスパッタ法で形成したりする技術が用いられ
ている。
【０００３】次に、かかるシリコン拡散層およびトラン
ジスタのゲート電極の低抵抗化のために、チタンとシリ
コンを反応させて形成したチタンシリサイドを用い、さ
らに配線層間絶縁膜としてフッ素含有シリコン酸化膜
（以下、ＳｉＯＦ膜という）を用いる従来の半導体装置
の製造方法を、図５および図６を用いて説明する。ま
ず、素子分離領域３０２、およびポリシリコンゲート電
極３０３が形成された図５（ａ）に示すような半導体基
板３０１上に、シリコン酸化膜３０４を気相成長によ
り、図５（ｂ）に示すように形成する。さらに、そのシ
リコン酸化膜３０４を異方性ドライエッチングを用いて
エッチバックし、ポリシリコンゲート電極３０３の周囲
にサイドウォール酸化膜３０５を、図５（ｃ）に示すよ
うに形成するとともに、パターニング部分に拡散層３０
６を形成する。次に、スパッタ法によりその拡散層３０
６，ポリシリコンゲート電極３０３および素子分離領域
３０２上にチタン膜３０７を図５（ｄ）に示すように成
膜し、続けてランプアニールによりチタンとシリコンを
反応させたチタンシリサイド３０８を、拡散層３０６お
よびポリシリコンゲート電極３０３上に、図５（ｅ）に
示すように形成する。次に、この半導体基板３０１の表
面を希フッ酸溶液に曝すことにより、半導体基板表面の
未反応チタンを除去する。
ジスタのゲート電極の低抵抗化のために、チタンとシリ
コンを反応させて形成したチタンシリサイドを用い、さ
らに配線層間絶縁膜としてフッ素含有シリコン酸化膜
（以下、ＳｉＯＦ膜という）を用いる従来の半導体装置
の製造方法を、図５および図６を用いて説明する。ま
ず、素子分離領域３０２、およびポリシリコンゲート電
極３０３が形成された図５（ａ）に示すような半導体基
板３０１上に、シリコン酸化膜３０４を気相成長によ
り、図５（ｂ）に示すように形成する。さらに、そのシ
リコン酸化膜３０４を異方性ドライエッチングを用いて
エッチバックし、ポリシリコンゲート電極３０３の周囲
にサイドウォール酸化膜３０５を、図５（ｃ）に示すよ
うに形成するとともに、パターニング部分に拡散層３０
６を形成する。次に、スパッタ法によりその拡散層３０
６，ポリシリコンゲート電極３０３および素子分離領域
３０２上にチタン膜３０７を図５（ｄ）に示すように成
膜し、続けてランプアニールによりチタンとシリコンを
反応させたチタンシリサイド３０８を、拡散層３０６お
よびポリシリコンゲート電極３０３上に、図５（ｅ）に
示すように形成する。次に、この半導体基板３０１の表
面を希フッ酸溶液に曝すことにより、半導体基板表面の
未反応チタンを除去する。
【０００４】続いて、その上に、ホウ素−リンケイ酸ガ
ラス（以下、ＢＰＳＧという）膜もしくはシリコン酸化
膜などの層間絶縁膜３０９を、図６（ｆ）に示すように
形成し、その後、第１メタル配線３１０を、図６（ｇ）
に示すように形成し、その上に、ＳｉＯＦ膜３１１を
図６（ｈ）に示すように成膜する。さらに、タングス
テンプラグ３１２を用いてビア形成し、これの上に第
２メタル配線３１３を、図６（ｉ）に示すように形成す
る。そして、これらの〜の手順を繰り返すことによ
り、多層配線を有する半導体装置を製造することができ
る。
ラス（以下、ＢＰＳＧという）膜もしくはシリコン酸化
膜などの層間絶縁膜３０９を、図６（ｆ）に示すように
形成し、その後、第１メタル配線３１０を、図６（ｇ）
に示すように形成し、その上に、ＳｉＯＦ膜３１１を
図６（ｈ）に示すように成膜する。さらに、タングス
テンプラグ３１２を用いてビア形成し、これの上に第
２メタル配線３１３を、図６（ｉ）に示すように形成す
る。そして、これらの〜の手順を繰り返すことによ
り、多層配線を有する半導体装置を製造することができ
る。
【０００５】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の半導体装置の製造方法にあっては、ＳｉＯＦ
膜３１１を層間絶縁膜として用いた場合、タングステン
の化学反応を伴う気相成長（ＣＶＤ）等の熱工程中に、
ＳｉＯＦ膜３１１からフッ素が脱離し、ＢＰＳＧ膜中に
もフッ素が下方拡散し、その際、前記チタンシリサイド
３０８の配線およびチタンシリサイド拡散層が存在する
場合に、フッ素とチタンシリサイド３０８中のチタンお
よびシリコンとが反応して、ＳｉＦｘ、あるいはＴｉＦ
ｘ等のガスが発生することとなり、結果的に、チタンシ
リサイド表面と絶縁膜界面に、図６（ｉ）に示すように
気泡もしくは剥がれ３１４を生じ、半導体装置の信頼性
を損なうのみならず、半導体装置の製造に支障をきたす
という課題があった。
うな従来の半導体装置の製造方法にあっては、ＳｉＯＦ
膜３１１を層間絶縁膜として用いた場合、タングステン
の化学反応を伴う気相成長（ＣＶＤ）等の熱工程中に、
ＳｉＯＦ膜３１１からフッ素が脱離し、ＢＰＳＧ膜中に
もフッ素が下方拡散し、その際、前記チタンシリサイド
３０８の配線およびチタンシリサイド拡散層が存在する
場合に、フッ素とチタンシリサイド３０８中のチタンお
よびシリコンとが反応して、ＳｉＦｘ、あるいはＴｉＦ
ｘ等のガスが発生することとなり、結果的に、チタンシ
リサイド表面と絶縁膜界面に、図６（ｉ）に示すように
気泡もしくは剥がれ３１４を生じ、半導体装置の信頼性
を損なうのみならず、半導体装置の製造に支障をきたす
という課題があった。
【０００６】この発明はチタンシリサイドを拡散層もし
くは配線上に有し、しかもフッ素を含有する配線層間絶
縁膜を有する半導体装置を実現し、半導体装置の高速化
および高集積化を可能にするとともに、絶縁膜のハガレ
や密着性不良を防止できる信頼性の高い半導体装置およ
びその製造方法を提供することを目的とする。
くは配線上に有し、しかもフッ素を含有する配線層間絶
縁膜を有する半導体装置を実現し、半導体装置の高速化
および高集積化を可能にするとともに、絶縁膜のハガレ
や密着性不良を防止できる信頼性の高い半導体装置およ
びその製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】前記目的達成のため、請
求項１の発明にかかる半導体装置は、チタンシリサイド
を拡散層または配線の一部に有する半導体装置であっ
て、前記チタンシリサイド表面を窒化チタン膜で覆い、
該チタンシリサイド上にフッ素を含有する配線層間絶縁
膜を成膜したものである。
求項１の発明にかかる半導体装置は、チタンシリサイド
を拡散層または配線の一部に有する半導体装置であっ
て、前記チタンシリサイド表面を窒化チタン膜で覆い、
該チタンシリサイド上にフッ素を含有する配線層間絶縁
膜を成膜したものである。
【０００８】また、請求項２の発明にかかる半導体装置
の製造方法は、半導体基板上に形成された拡散層または
配線の一部にチタンシリサイドを形成し、前記半導体基
板をＮＨ3雰囲気中でプラズマ処理して前記チタンシリ
サイド表面に窒化チタン膜を形成し、この窒化チタン膜
を含む半導体基板上に層間絶縁膜および配線を介してフ
ッ素を含有する配線層間絶縁膜を成膜するようにしたも
のである。
の製造方法は、半導体基板上に形成された拡散層または
配線の一部にチタンシリサイドを形成し、前記半導体基
板をＮＨ3雰囲気中でプラズマ処理して前記チタンシリ
サイド表面に窒化チタン膜を形成し、この窒化チタン膜
を含む半導体基板上に層間絶縁膜および配線を介してフ
ッ素を含有する配線層間絶縁膜を成膜するようにしたも
のである。
【０００９】また、請求項３の発明にかかる半導体装置
の製造方法は、素子分離領域が形成された半導体基板上
にリンドープシリコン膜を成膜し、このリンドープシリ
コン膜上にスパッタ法によりチタンシリサイドを成膜
し、さらにこのチタンシリサイド上にスパッタ法により
窒化チタン膜を成膜し、続いて、前記リンドープシリコ
ン膜，チタンシリサイドおよび窒化チタン膜の異方性エ
ッチングによってゲート電極を形成し、このゲート電極
のチタンシリサイド側面にＮＨ3ガスによる窒化処理に
よって窒化チタン膜を形成し、この後、窒化チタン膜を
含む前記半導体基板上に気相成長によるシリコン酸化膜
を形成し、異方性エッチングバックにより窒化チタン膜
の周囲にサイドウォール酸化膜を形成した上で、これの
上に層間絶縁膜および配線を介して、フッ素を含有する
配線層間絶縁膜を成膜するようにしたものである。
の製造方法は、素子分離領域が形成された半導体基板上
にリンドープシリコン膜を成膜し、このリンドープシリ
コン膜上にスパッタ法によりチタンシリサイドを成膜
し、さらにこのチタンシリサイド上にスパッタ法により
窒化チタン膜を成膜し、続いて、前記リンドープシリコ
ン膜，チタンシリサイドおよび窒化チタン膜の異方性エ
ッチングによってゲート電極を形成し、このゲート電極
のチタンシリサイド側面にＮＨ3ガスによる窒化処理に
よって窒化チタン膜を形成し、この後、窒化チタン膜を
含む前記半導体基板上に気相成長によるシリコン酸化膜
を形成し、異方性エッチングバックにより窒化チタン膜
の周囲にサイドウォール酸化膜を形成した上で、これの
上に層間絶縁膜および配線を介して、フッ素を含有する
配線層間絶縁膜を成膜するようにしたものである。
【００１０】また、請求項４の発明にかかる半導体装置
の製造方法は、前記フッ素を含有する配線層間絶縁膜に
ビアホールの開口およびＣＶＤ法によるタングステンプ
ラグのビア埋め込みを行うようにしたものである。
の製造方法は、前記フッ素を含有する配線層間絶縁膜に
ビアホールの開口およびＣＶＤ法によるタングステンプ
ラグのビア埋め込みを行うようにしたものである。
【００１１】
【発明の実施の形態】以下、この発明の実施の一形態を
図について詳細に説明する。図１および図２はこの発明
の半導体装置の製造方法を示す製造工程図である。ま
ず、素子分離領域１０２、およびポリシリコンゲート電
極１０３が形成された図１（ａ）に示すような半導体基
板上１０１上に、シリコン酸化膜１０４を気相成長によ
り、図１（ｂ）に示すように形成する。さらに、そのシ
リコン酸化膜１０４を異方性ドライエッチングを用いて
エッチバックし、図１（ｃ）に示すように、サイドウォ
ール酸化膜１０５をゲート電極１０３の周囲に形成す
る。続いて、スパッタ法によりチタン膜１０７を図１
（ｄ）に示すように成膜し、続けてランプアニールによ
りチタンとシリコンを反応させたチタンシリサイド１０
８を、拡散層１０６およびポリシリコンゲート電極１０
３上に、図１（ｅ）に示すように形成する。次に、この
半導体基板１０１の表面を希フッ酸溶液に曝すことによ
り、半導体基板表面の未反応チタンを除去する。
図について詳細に説明する。図１および図２はこの発明
の半導体装置の製造方法を示す製造工程図である。ま
ず、素子分離領域１０２、およびポリシリコンゲート電
極１０３が形成された図１（ａ）に示すような半導体基
板上１０１上に、シリコン酸化膜１０４を気相成長によ
り、図１（ｂ）に示すように形成する。さらに、そのシ
リコン酸化膜１０４を異方性ドライエッチングを用いて
エッチバックし、図１（ｃ）に示すように、サイドウォ
ール酸化膜１０５をゲート電極１０３の周囲に形成す
る。続いて、スパッタ法によりチタン膜１０７を図１
（ｄ）に示すように成膜し、続けてランプアニールによ
りチタンとシリコンを反応させたチタンシリサイド１０
８を、拡散層１０６およびポリシリコンゲート電極１０
３上に、図１（ｅ）に示すように形成する。次に、この
半導体基板１０１の表面を希フッ酸溶液に曝すことによ
り、半導体基板表面の未反応チタンを除去する。
【００１２】次に、この発明の特徴となる窒化チタン１
０９を形成する。すなわち、未反応チタンが除去された
半導体基板１０１を平行平板型のプラズマ処理装置に入
れ、ここで基板温度を３００℃に加熱し、０．５Ｔｏｒ
ｒのＮＨ3ガスの雰囲気で４００ＫＨｚ、２００Ｗの高
周波電力を印加し、プラズマを生成する。このプラズマ
処理を５分間行うことにより、チタンシリサイド表面が
窒化され、図１（ｆ）に示すような約２００Åの窒化チ
タン膜１０９が形成される。このように形成された窒化
チタン膜１０９はフッ素に対するバリア性を十分に有し
ている。
０９を形成する。すなわち、未反応チタンが除去された
半導体基板１０１を平行平板型のプラズマ処理装置に入
れ、ここで基板温度を３００℃に加熱し、０．５Ｔｏｒ
ｒのＮＨ3ガスの雰囲気で４００ＫＨｚ、２００Ｗの高
周波電力を印加し、プラズマを生成する。このプラズマ
処理を５分間行うことにより、チタンシリサイド表面が
窒化され、図１（ｆ）に示すような約２００Åの窒化チ
タン膜１０９が形成される。このように形成された窒化
チタン膜１０９はフッ素に対するバリア性を十分に有し
ている。
【００１３】次に、その窒化チタン膜１０９および素子
分離領域１０２の上に、図２（ｇ）に示すようなＢＰＳ
Ｇ膜１１０を５０００Åの厚さに形成する。このとき、
ＣＭＰ（化学的機械的研磨）法によるＢＰＳＧ膜１１０
の平坦化を行う。その後、ＢＰＳＧ膜１１０上に第１ア
ルミ配線１１１を図２（ｈ）に示すように形成し、その
上にＳｉＯＦ膜１１２を、図２（ｉ）に示すように、バ
イアス高密度プラズマＣＶＤ法によって１．５μｍの厚
さに成膜する。この時のＳｉＯＦ膜１１２のフッ素濃度
は１０ａｔｏｍｉｃ％である。次に、ＣＭＰ法により、
ＳｉＯＦ１１２の表面を平坦化したのち、図２（ｊ）に
示すように、ビアホールの開口およびＣＶＤ法によるタ
ングステンプラグ１１３のビア埋め込みを行う。このと
きのタングステンの形成温度は４５０℃で、このような
温度にＳｉＯＦ膜がさらされることにより、フッ素が脱
離拡散している。しかしながら、チタンシリサイド層１
０８は窒化チタン膜１０９に覆われているため、フッ素
と反応することなく、良好な特性を保っている。その
後、第２アルミ配線１１４を形成する。そして、前記第
１アルミ配線以降の手順を繰り返すことにより、多層配
線を有する高速・高信頼性の半導体装置を製造すること
ができる。
分離領域１０２の上に、図２（ｇ）に示すようなＢＰＳ
Ｇ膜１１０を５０００Åの厚さに形成する。このとき、
ＣＭＰ（化学的機械的研磨）法によるＢＰＳＧ膜１１０
の平坦化を行う。その後、ＢＰＳＧ膜１１０上に第１ア
ルミ配線１１１を図２（ｈ）に示すように形成し、その
上にＳｉＯＦ膜１１２を、図２（ｉ）に示すように、バ
イアス高密度プラズマＣＶＤ法によって１．５μｍの厚
さに成膜する。この時のＳｉＯＦ膜１１２のフッ素濃度
は１０ａｔｏｍｉｃ％である。次に、ＣＭＰ法により、
ＳｉＯＦ１１２の表面を平坦化したのち、図２（ｊ）に
示すように、ビアホールの開口およびＣＶＤ法によるタ
ングステンプラグ１１３のビア埋め込みを行う。このと
きのタングステンの形成温度は４５０℃で、このような
温度にＳｉＯＦ膜がさらされることにより、フッ素が脱
離拡散している。しかしながら、チタンシリサイド層１
０８は窒化チタン膜１０９に覆われているため、フッ素
と反応することなく、良好な特性を保っている。その
後、第２アルミ配線１１４を形成する。そして、前記第
１アルミ配線以降の手順を繰り返すことにより、多層配
線を有する高速・高信頼性の半導体装置を製造すること
ができる。
【００１４】図３および図４に、この発明による他の半
導体装置の製造工程を示す。これについて述べると、ま
ず、素子分離領域２０２が形成された半導体基板２０１
上に、図３（ａ）に示すようにリンドープポリシリコン
膜２０３を１０００Åの厚さに成膜する。続いて、チタ
ンシリサイド２０４をチタン：シリコン＝１：２．５の
比でスパッタ法により５００Åの厚さに成膜する。さら
に、そのチタンシリサイド２０４上に、窒化チタン膜２
０５をチタンターゲットと窒素プラズマを用いたスパッ
タ法によって３００Åの厚さに成膜する。次に、フォト
レジストマスクを用いて、異法性ドライエッチングによ
って、図３（ｂ）に示すようなゲート電極２０６を形成
する。続いて、半導体基板２０１をＮＨ3ガスを用いた
ＲＴＰ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｐｒｏｃｅｓｓ）
法により８００℃で１分間アニール処理を行い、チタン
シリサイド側面を窒化して窒化チタン膜２０７を、図３
（ｃ）に示すように形成する。このように形成された窒
化チタン膜２０７もフッ素に対するバリア性を十分に有
している。
導体装置の製造工程を示す。これについて述べると、ま
ず、素子分離領域２０２が形成された半導体基板２０１
上に、図３（ａ）に示すようにリンドープポリシリコン
膜２０３を１０００Åの厚さに成膜する。続いて、チタ
ンシリサイド２０４をチタン：シリコン＝１：２．５の
比でスパッタ法により５００Åの厚さに成膜する。さら
に、そのチタンシリサイド２０４上に、窒化チタン膜２
０５をチタンターゲットと窒素プラズマを用いたスパッ
タ法によって３００Åの厚さに成膜する。次に、フォト
レジストマスクを用いて、異法性ドライエッチングによ
って、図３（ｂ）に示すようなゲート電極２０６を形成
する。続いて、半導体基板２０１をＮＨ3ガスを用いた
ＲＴＰ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｐｒｏｃｅｓｓ）
法により８００℃で１分間アニール処理を行い、チタン
シリサイド側面を窒化して窒化チタン膜２０７を、図３
（ｃ）に示すように形成する。このように形成された窒
化チタン膜２０７もフッ素に対するバリア性を十分に有
している。
【００１５】その後、シリコン酸化膜２０８を気相成長
により半導体基板２０１上に図３（ｄ）示すように形成
し、異方性ドライエッチングを用いてエッチバックし、
図３（ｅ）に示すようなサイドウォール酸化膜２０９を
形成する。次に、そのサイドウオール酸化膜２０９を含
む半導体基板２０１上に、図４（ｆ）に示すように、Ｂ
ＰＳＧ膜２１１を５０００Å形成する。そして、前記同
様のＣＭＰ法によりＢＰＳＧ膜２１１の平坦化を行う。
その後のＳｉＯＦ膜２１３を含む多層配線は、図２
（ｈ）〜図２（ｉ）で行ったと同様の工程にて、図４
（ｇ）に示すように形成される。
により半導体基板２０１上に図３（ｄ）示すように形成
し、異方性ドライエッチングを用いてエッチバックし、
図３（ｅ）に示すようなサイドウォール酸化膜２０９を
形成する。次に、そのサイドウオール酸化膜２０９を含
む半導体基板２０１上に、図４（ｆ）に示すように、Ｂ
ＰＳＧ膜２１１を５０００Å形成する。そして、前記同
様のＣＭＰ法によりＢＰＳＧ膜２１１の平坦化を行う。
その後のＳｉＯＦ膜２１３を含む多層配線は、図２
（ｈ）〜図２（ｉ）で行ったと同様の工程にて、図４
（ｇ）に示すように形成される。
【００１６】
【発明の効果】以上のように、この発明によれば、チタ
ンシリサイドを拡散層または配線の一部に有する半導体
装置であって、前記チタンシリサイド表面を窒化チタン
膜で覆い、該チタンシリサイド上にフッ素を含有する配
線層間絶縁膜を成膜するようにしたので、フッ素を含有
する配線層間絶縁膜から脱離拡散するフッ素とチタンシ
リサイドの反応を防ぐことが可能となり、従って、チタ
ンシリサイド拡散層および配線とフッ素含有シリコン酸
化膜の組み合わせを可能とし、良好な層間絶縁性能を確
保でき、結果として信頼性の高い高速半導体装置を得る
ことができるという効果が得られる。
ンシリサイドを拡散層または配線の一部に有する半導体
装置であって、前記チタンシリサイド表面を窒化チタン
膜で覆い、該チタンシリサイド上にフッ素を含有する配
線層間絶縁膜を成膜するようにしたので、フッ素を含有
する配線層間絶縁膜から脱離拡散するフッ素とチタンシ
リサイドの反応を防ぐことが可能となり、従って、チタ
ンシリサイド拡散層および配線とフッ素含有シリコン酸
化膜の組み合わせを可能とし、良好な層間絶縁性能を確
保でき、結果として信頼性の高い高速半導体装置を得る
ことができるという効果が得られる。
【図１】 この発明の実施の一形態による半導体装置の
製造方法を示す製造工程図である。
製造方法を示す製造工程図である。
【図２】 この発明の実施の一形態による半導体装置の
図１に続く製造方法を示す製造工程図である。
図１に続く製造方法を示す製造工程図である。
【図３】 この発明の実施の他の形態による半導体装置
の製造方法を示す製造工程図である。
の製造方法を示す製造工程図である。
【図４】 この発明の実施の他の形態による半導体装置
の図３に続く製造方法を示す製造工程図である。
の図３に続く製造方法を示す製造工程図である。
【図５】 従来の半導体装置の製造方法を示す製造工程
図である。
図である。
【図６】 従来の半導体装置の図５に続く製造方法を示
す製造工程図である。
す製造工程図である。
１０１，２０１ 半導体基板 １０２，２０２ 素子分離領域 １０３，２０６ ゲート電極（ポリシリコンゲート電
極） １０４，２０８ シリコン酸化膜 １０５，２０９ サイドウォール酸化膜 １０６，２１０ 拡散層 １０８，２０４ チタンシリサイド １０９，２０７ 窒化チタン膜 １１０，２１１ ＢＰＳＧ膜（層間絶縁膜） １１１，２１２ 第１アルミ配線（配線） １１２，２１３ ＳｉＯＦ膜（フッ素を含有する配線層
間絶縁膜） １１３，２１４ タングステンプラグ １１４，２１５ 第２アルミ配線（配線） ２０３ ポリシリコン（リンドープポリシリコン）
極） １０４，２０８ シリコン酸化膜 １０５，２０９ サイドウォール酸化膜 １０６，２１０ 拡散層 １０８，２０４ チタンシリサイド １０９，２０７ 窒化チタン膜 １１０，２１１ ＢＰＳＧ膜（層間絶縁膜） １１１，２１２ 第１アルミ配線（配線） １１２，２１３ ＳｉＯＦ膜（フッ素を含有する配線層
間絶縁膜） １１３，２１４ タングステンプラグ １１４，２１５ 第２アルミ配線（配線） ２０３ ポリシリコン（リンドープポリシリコン）
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/28 - 21/288 H01L 21/3205 - 21/3213 H01L 21/768
Claims (4)
- 【請求項１】 チタンシリサイドを拡散層または配線の
一部に有する半導体装置において、前記チタンシリサイ
ド表面が窒化チタン膜で覆われ、該チタンシリサイド上
にフッ素を含有する配線層間絶縁膜が成膜されているこ
とを特徴とする半導体装置。 - 【請求項２】 半導体基板上に形成された拡散層または
配線の一部にチタンシリサイドを形成し、前記半導体基
板をＮＨ3雰囲気中でプラズマ処理して前記チタンシリ
サイド表面に窒化チタン膜を形成し、この窒化チタン膜
を含む半導体基板上に層間絶縁膜および配線を介してフ
ッ素を含有する配線層間絶縁膜を成膜する半導体装置の
製造方法。 - 【請求項３】 素子分離領域が形成された半導体基板上
にリンドープシリコン膜を成膜し、このリンドープシリ
コン膜上にスパッタ法によりチタンシリサイドを成膜
し、さらにこのチタンシリサイド上にスパッタ法により
窒化チタン膜を成膜し、続いて、前記リンドープシリコ
ン膜，チタンシリサイドおよび窒化チタン膜の異方性エ
ッチングによってゲート電極を形成し、このゲート電極
のチタンシリサイド側面にＮＨ3ガスによる窒化処理に
よって窒化チタン膜を形成し、この後、窒化チタン膜を
含む前記半導体基板上に気相成長によるシリコン酸化膜
を形成し、異方性エッチングバックにより窒化チタン膜
の周囲にサイドウォール酸化膜を形成した上で、これの
上に層間絶縁膜および配線を介して、フッ素を含有する
配線層間絶縁膜を成膜することを特徴とする半導体装置
の製造方法。 - 【請求項４】 前記フッ素を含有する配線層間絶縁膜
に、ビアホールの開口およびＣＶＤ法によるタングステ
ンプラグのビア埋め込みを行うことを特徴とする請求項
２または請求項３に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10248796A JP3104688B2 (ja) | 1998-09-02 | 1998-09-02 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10248796A JP3104688B2 (ja) | 1998-09-02 | 1998-09-02 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000077415A JP2000077415A (ja) | 2000-03-14 |
| JP3104688B2 true JP3104688B2 (ja) | 2000-10-30 |
Family
ID=17183532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10248796A Expired - Fee Related JP3104688B2 (ja) | 1998-09-02 | 1998-09-02 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3104688B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2888985A1 (fr) * | 2005-07-20 | 2007-01-26 | St Microelectronics Crolles 2 | Procede de siliciuration d'un transistor nmos et circuit integre correspondant |
| JP2019083293A (ja) * | 2017-10-31 | 2019-05-30 | トヨタ自動車株式会社 | 半導体装置とその製造方法 |
-
1998
- 1998-09-02 JP JP10248796A patent/JP3104688B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000077415A (ja) | 2000-03-14 |
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