KR20000045867A - 반도체장치의 커패시터 제조방법 - Google Patents

반도체장치의 커패시터 제조방법 Download PDF

Info

Publication number
KR20000045867A
KR20000045867A KR1019980062463A KR19980062463A KR20000045867A KR 20000045867 A KR20000045867 A KR 20000045867A KR 1019980062463 A KR1019980062463 A KR 1019980062463A KR 19980062463 A KR19980062463 A KR 19980062463A KR 20000045867 A KR20000045867 A KR 20000045867A
Authority
KR
South Korea
Prior art keywords
film
capacitor
tantalum silicide
lower electrode
silicide film
Prior art date
Application number
KR1019980062463A
Other languages
English (en)
Other versions
KR100574473B1 (ko
Inventor
박동수
Original Assignee
김영환
현대전자산업 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업 주식회사 filed Critical 김영환
Priority to KR1019980062463A priority Critical patent/KR100574473B1/ko
Publication of KR20000045867A publication Critical patent/KR20000045867A/ko
Application granted granted Critical
Publication of KR100574473B1 publication Critical patent/KR100574473B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/02068—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 반도체장치의 커패시터 제조방법에 관한 것으로서, 특히, 이 방법은 반도체 소자를 구비한 반도체기판 상부에 소자간 절연을 위한 층간 절연막의 콘택홀에 도전층으로 이루어진 하부전극을 형성하는 단계와, 하부전극 상부면에 탄탈륨실리사이드막을 증착하는 단계와, 탄탈륨실리사이드막 상부면에 Ta2O5막을 형성하는 단계와, Ta2O5막 상부면에 도전층으로 이루어진 상부전극을 형성하는 단계를 포함한다. 따라서, 본 발명은 고유전율을 가지는 Ta2O5로유전막을 증착하기 전에 하부 전극의 산화를 방지하기 위해 탄탈륨실리사이드막을 형성하기 때문에 커패시턴스를 증가시키며 동시에 커패시터의 전기적 특성을 향상시킬 수 있다.

Description

반도체장치의 커패시터 제조방법
본 발명은 반도체장치의 커패시터 제조방법에 관한 것으로서, 특히 고집적 반도체장치의 커패시터의 전기적 특성을 향상시킬 수 있는 반도체장치의 커패시터 제조방법에 관한 것이다.
현재 반도체 소자는 고집적화를 달성하기 위하여 셀 면적의 감소 및 동작 전압의 저전압화에 관한 연구/개발이 활발하게 진행되고 있다. 더구나 반도체 소자의 고집적화가 이루어질수록 커패시터의 면적은 급격하게 감소되고 있기 때문에 기억소자의 동작에 필요한 전하 즉, 단위 면적에 확보되는 커패시턴스를 더욱 증가시켜야만 한다.
한편, 메모리 셀에 사용되는 커패시터의 기본 구조는 스토리지(storage)용 하부 전극, 유전막 및 플레이트(plate)용 상부전극으로 구성된다. 이러한 구조를 가지는 커패시터는 작은 면적 내에서 보다 큰 고정전용량을 얻기 위해서 첫째 얇은 유전막 두께를 확보하거나, 둘째 3차원적인 커패시터의 구조를 통해서 유효 면적을 증가하거나, 셋째 유전율이 높은 물질을 사용하여 유전막을 형성하는 등의 몇 가지 조건이 만족되어야만 한다.
반도체장치의 커패시터는 통상적으로 주어진 유전체막의 두께에서 누설 전류가 적어지면 적어질수록, 파괴 전압이 커지면 커질수록 좋은 유전막을 얻지만 유전막의 두께가 100Å 이하로 박막화될 경우 파울러-노드하임(Fowler-Nordheim) 터널링에 의하여 누설 전류가 증가하여 신뢰성이 저하된다. 또한, 커패시터의 유효 면적을 증가시키기 위하여 3차원 구조를 이용해서 하부전극의 단면적을 증가시킬 경우에는 반도체장치의 고집적화에 따른 복잡한 구조로 인해 제조 공정이 어려워지고 있다. 이러한 이유에 의해서 메모리 셀에 이용되는 커패시터는 좁은 면적에서도 고정전용량의 확보가 충분히 이루어질 수 있는 높은 유전율을 가지는 물질을 커패시터의 유전막으로 이용하는 방법을 주로 사용하고 있다.
높은 유전율을 가지는 유전체로는 TiO2, Ta2O5등이 있으며, 이들 중에서 특히 Ta2O5는 화학기상증착법으로 증착하지만 Ta(OC2H5)5와 O2를 소스 가스로 사용하기 때문에 후속 공정 중에 탄소나 수분 등의 불순물이 섞여 있어 이것들이 누설 통로(leakage pass)의 역할을 한다. 또한, 증착한 Ta2O5는비정질 상태이기 때문에 막질이 불량하여 누설 전류가 크기 때문에 보통 Ta2O5증착 후에는 산소공급과 카본 제거를 위하여 O2또는 N2O 가스를 이용한 저온 또는 고온 열처리를 진행하고 있다. 하지만, 하부전극이 폴리실리콘으로 이루어졌을 때 전극들 사이에 내재되는 Ta2O5가 폴리실리콘과 반응하게 되어 산화되는 문제가 발생하게 된다. 하부전극의 자연 산화로 인해 유전막의 누설 전류가 증가되어 커패시터의 유전막으로서의 기능이 저하되는 문제점이 있었다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 고유전율을 가지는 유전막의 경우 하부전극을 형성한 후 그 표면에 내산화성과 열적 안정성이 우수한 탄탈륨실리사이드(TiSix)막을 형성함으로써 고유전체막의 정전용량 및 누설전류 특성을 개선할 수 있는 반도체장치의 커패시터 제조방법을 제공하는데 있다.
도 1은 본 발명에 따른 반도체장치의 커패시터 제조공정에서 실리더형 구조의 하부전극의 제조공정을 나타낸 반도체장치의 수직단면도,
도 2는 본 발명에 따른 반도체장치의 커패시터 제조공정에서 실리더형 구조의 하부전극 위에 탄탈륨실리사이드막을 증착한 제조공정을 나타낸 반도체장치의 수직단면도,
도 3은 본 발명에 따른 반도체장치의 커패시터 제조 공정에서 탄탈륨실리사이드막위에 유전체막을 증착한 제조공정을 나타낸 반도체장치의 수직단면도.
*도면의 주요 부분에 대한 부호 설명*
10: 실리콘 기판 20: 층간 절연막
30: 하부전극 32: 탄탈륨실리사이드막
34: 유전막
이러한 목적을 달성하기 위하여 본 발명은 반도체기판의 활성영역과 접촉하는 하부 전극과 그 위의 상부전극 및 상기 전극들에 내재된 고유전체 Ta2O5막으로 이루어진 커패시터의 제조 공정에 있어서, 반도체 소자를 구비한 반도체기판 상부에 소자간 절연을 위한 층간 절연막의 콘택홀에 도전층으로 이루어진 하부전극을 형성하는 단계와, 하부전극 상부면에 탄탈륨실리사이드막을 증착하는 단계와, 탄탈륨실리사이드막 상부면에 Ta2O5막을 형성하는 단계와, Ta2O5막 상부면에 도전층으로 이루어진 상부전극을 형성하는 단계를 포함한다.
본 발명에 따르면, Ta 소스 가스를 이용하여 하부전극의 Si과 Ta를 결합시켜탄탈륨실리사이드막을 증착한 후에 Ta2O5막 형성공정을 진행하기 때문에 상기 탄탈륨실리사이드막이 하부전극의 자연 산화로 인해 유전막의 누설 전류가 증가되는 것을 막아서 커패시터의 전기적 특성을 향상시킬 수 있다.
이하, 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.
도 1은 실리더형 구조의 하부전극의 제조공정을 나타낸 반도체장치의 수직단면도로서, 이를 참조하면 본 발명의 커패시터 제조공정은 반도체기판으로서 실리콘 기판(10)의 활성 영역 상부면에 게이트 전극, 소스/드레인을 갖는 반도체소자(도시하지 않음)를 형성하고, 그 기판(10) 전면에 USG(Undoped Silicate Glass), BPSG(Boro Phospho Silicate Glass) 및 SiON 중에서 선택한 물질을 증착하고 화학적기계적연마(Chemical Mechanical Polishing) 공정을 실시하여 층간 절연막(20)을 형성한다.
그 다음 기판(10)의 활성영역 즉, 드레인 영역과 접촉하는 커패시터의 단면적을 확보하기 위하여 사진 및 식각 공정으로 상기 층간 절연막(20)을 선택 식각하여 콘택홀(도시하지 않음)을 형성하고, 도핑된 폴리실리콘으로 상기 콘택홀을 매립하도록 증착하고 이를 패터닝하여 하부전극(30)을 형성한다. 이때, 상기 하부전극(30)은 면적증가를 위하여 비정질실리콘을 증착하고 선택적인 준안정폴리실리콘(metastable polysilicon)으로 성장시킬 수도 있는데, 이때는 P(phosphorus)가 부족하여 커패시턴스의 작아지기 때문에 충분한 P를 공급하기 위하여 PH3처리를 실시해준다.
도 2는 본 발명에 따른 반도체장치의 커패시터 제조공정에서 실리더형 구조의 하부전극 위에 탄탈륨실리사이드막을 증착한 제조공정을 나타낸 반도체장치의 수직단면도로서, 상기와 같은 제조 공정에 의해 형성된 실리더형 구조의 하부전극(30)이 실리콘을 함유하고 있어 하부전극에 자연산화막이 형성되는 것을 방지하고자 HF 세정공정을 실시한다. 세정공정은 H2SO4또는 SC-1과 HF를 순차적으로 진행할 수 있는데, 이때 반드시 HF를 마지막으로 진행한다. 그 이유는 하부전극의 산화막이 제거된 상태에서 실리콘의 댕글링본드와 Ta이 쉽게 결합하여 이후 후술할 탄탈륨실리사이드막(TaSi)을 형성한다. 산화막의 Si-O 본드는 안정된 구조로 이 본드를 끊고서 상기 탄탈륨실리사이드막이 형성되지는 않는다.
그 다음 상기 세정공정이 완료된 결과물상에 탄탈륨실리사이드막을 형성하는데, 반응원료로는 TaCl5를 100℃이상으로 유지되는 기화기에서 기화시킨후 일정량을 반응챔버에 주입하여 TaCl5를 분해시켜 Ta과 하부전극인 Si과 반응시킨다. 이때, 반응챔버의 조건은 웨이퍼 가열온도 350∼500℃로 유지하고, 압력은 0.1Torr∼2Torr로 한다. 반응챔버 온도는 TaCl의 분해와 Ta-Si의 반응성을 향상시키기 위하여 500∼600℃로 유지한다. 그리고, Ta 소스로 TaCl5대신에 Ta(OC2H5)5를 이용할 수 있는데, 이때 공정 조건은 웨이퍼 가열온도를 350∼450℃로 유지하고, 압력은 0.1Torr∼1Torr로 하는 것이 바람직하다. 한편, Ta의 소스로는 Ta(OC2H5)5보다는 TaCl5가 우수한데, Ta(OC2H5)5가 산소에 의한 Si의 산화가 발생할 수 있기 때문이다. 또한, 상기 탄탈륨실리사이드막(TaSix)의 형성은 하부전극인 Si 영역에서만 형성되며 셀사이의 산화막 영역에서는 형성되지 않는데, 그 이유는 산화막의 Si-O 본드가 치밀하여 Ta과 반응하지 않기 때문이다.
도 3은 본 발명에 따른 반도체장치의 커패시터 제조 공정에서 탄탈륨실리사이드막위에 유전체막을 증착한 제조공정을 나타낸 반도체장치의 수직단면도이다.
도 3에 나타난 바와 같이, 상기 탄탈륨실리사이드막(32) 형성을 위한 동일한 반응챔버내에서 동시에 고유전막 형성공정을 진행한다. 이에 고유전물질인 TaCl5내지 Ta(OC2H5)5와 O2가스를 이용한 저온 화학기상증착법(low pressure chemical vapor deposition)으로 탄탈륨실리사이드막(32)위에 Ta2O5막(34)을 형성한다. 여기서 Ta2O5막(34)을 형성하기 위한 웨이퍼의 가열 온도는 350∼450℃로 유지하며 반응챔버내 압력은 0.1Torr∼2Torr로 한다. 한편, 탄탈륨실리사이드막(32)과 Ta2O5막(34) 공정을 동일한 반응챔버내에서 진행하는 이유는 Ta의 소스가 동일하기 때문에 프로세스 공정상에서 순차적으로 Ta를 분해하여 Ta와 하부전극인 Si과 결합시켜 탄탈륨실리사이드막을 형성한 후에 Ta2O5를 증착하도록 한다.
이후, 상기 결과물을 Ta2O5의 막질강화와 Ta2O5막내 산소 공간, 카본 계열의 불순물 제거를 위하여 후처리를 실시한다. 후처리 공정은 저온 O2내지 N2O 플라즈마 처리, 고온의 O2내지 N2O 열처리, UV-O3를 이용한 후처리 등이 있다. 이때, 후처리 공정은 Ta2O5의 증착 조건에 따라 단일 내지 이중으로 실시하도록 한다.
그 다음 도면에 도시하지는 않았지만, 후처리된 Ta2O5막(34)위에 통상의 제조 공정에 따라 TiN 내지 WN을 도포한 후에 식각 공정으로 이를 패터닝하여 상부전극을 형성한다.
상기한 바와 같이 본 발명에 따른 커패시터 제조방법을 이용하게 되면, 고유전율을 가지는 TiO2또는 Ta2O5로유전막을 증착하기 전에 하부 전극의 산화를 방지하기 위해 탄탈륨실리사이드막을 형성하기 때문에 유전체막의 정전용량 및 누설전류 특성 등을 향상시킬 수 있는 효과가 있다.
또한, 본 발명은 탄탈륨실리사이드막과 Ta2O5막의 증착공정을 동일한 반응챔버내에서 순차적으로 진행할 수 있어 프로세스의 시간과 장비 투자비를 줄일 수 있다.

Claims (5)

  1. 반도체기판의 활성영역과 접촉하는 하부 전극과 그 위의 상부전극 및 상기 전극들에 내재된 고유전체 Ta2O5막으로 이루어진 커패시터의 제조 공정에 있어서,
    반도체 소자를 구비한 반도체기판 상부에 소자간 절연을 위한 층간 절연막의 콘택홀에 도전층으로 이루어진 하부전극을 형성하는 단계;
    상기 하부전극 상부면에 탄탈륨실리사이드막을 증착하는 단계;
    상기 탄탈륨실리사이드막 상부면에 Ta2O5막을 형성하는 단계; 및
    상기 Ta2O5막 상부면에 도전층으로 이루어진 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
  2. 제1항에 있어서, 상기 탄탈륨실리사이드막 증착공정전에
    상기 결과물에 H2SO4내지 세정용액과 HF 세정공정을 순차적으로 진행하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
  3. 제1항에 있어서, 상기 탄탈륨실리사이드막 증착공정시 웨이퍼의 가열온도를 350℃∼500℃ 조건으로 하며, 반응챔버의 압력을 0.1∼2Torr 조건으로 하며, 반응챔버의 온도를 500∼600℃ 조건으로 하여 TaCl5를 기화시켜 Si과 반응시키는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
  4. 제1항에 있어서, 상기 탄탈륨실리사이드막의 Ta 소스로 Ta(OC2H5)5를 이용하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
  5. 제1항에 있어서, 상기 탄탈륨실리사이드막과 Ta2O5막의 형성 공정을 인시튜로 실시하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
KR1019980062463A 1998-12-30 1998-12-30 반도체장치의 커패시터 제조방법_ KR100574473B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019980062463A KR100574473B1 (ko) 1998-12-30 1998-12-30 반도체장치의 커패시터 제조방법_

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980062463A KR100574473B1 (ko) 1998-12-30 1998-12-30 반도체장치의 커패시터 제조방법_

Publications (2)

Publication Number Publication Date
KR20000045867A true KR20000045867A (ko) 2000-07-25
KR100574473B1 KR100574473B1 (ko) 2007-12-07

Family

ID=19569126

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980062463A KR100574473B1 (ko) 1998-12-30 1998-12-30 반도체장치의 커패시터 제조방법_

Country Status (1)

Country Link
KR (1) KR100574473B1 (ko)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100238225B1 (ko) * 1997-01-30 2000-01-15 윤종용 반도체장치의 커패시터 제조방법
KR100259039B1 (ko) * 1997-02-17 2000-06-15 윤종용 반도체장치의커패시터제조방법
KR19980085034A (ko) * 1997-05-27 1998-12-05 윤종용 금속 실리사이드의 질화처리에 의한 반도체장치의 하부전극 및 이를 포함하는 커패시터의 제조방법
KR100480557B1 (ko) * 1997-07-23 2006-04-21 삼성전자주식회사 선택적으로증착된금속실리사이드막을구비한반도체장치커패시터의제조방법

Also Published As

Publication number Publication date
KR100574473B1 (ko) 2007-12-07

Similar Documents

Publication Publication Date Title
KR100401503B1 (ko) 반도체소자의 캐패시터 및 그 제조방법
KR20060006133A (ko) 질화 티타늄막 형성방법 및 이를 이용한 커패시터 제조방법
KR100417855B1 (ko) 반도체소자의 캐패시터 및 그 제조방법
KR100505397B1 (ko) 반도체메모리소자의캐패시터제조방법
KR100327584B1 (ko) 반도체소자의 고정전용량 커패시터 형성방법
KR20010008527A (ko) ＴａＯＮ박막을 갖는 커패시터 제조방법
KR100371143B1 (ko) 반도체장치의 고용량 커패시터 형성방법
KR100519514B1 (ko) ＴａＯＮ박막을 갖는 커패시터 제조방법
KR100574473B1 (ko) 반도체장치의 커패시터 제조방법_
KR100826978B1 (ko) 반도체 소자의 캐패시터 형성방법
KR100327587B1 (ko) ＴａＯＮ박막을 갖는 커패시터 제조방법
KR100882090B1 (ko) 반도체소자의 캐패시터 제조방법
KR100353540B1 (ko) 반도체 소자의 캐패시터 제조방법
KR100504434B1 (ko) 반도체장치의 커패시터 제조방법
KR100386450B1 (ko) 반도체 소자의 커패시터 형성방법
KR20010008503A (ko) ＴａＯＮ박막을 갖는 커패시터 제조방법
KR100434708B1 (ko) 반도체 소자의 캐패시터 형성방법
KR101061169B1 (ko) 반도체 소자의 캐패시터 형성방법
KR100380269B1 (ko) 반도체 소자의 캐패시터 제조방법
KR100327574B1 (ko) 반도체장치의 커패시터 제조방법
KR100440777B1 (ko) 반도체 소자의 캐패시터 제조방법
KR100865545B1 (ko) 반도체 소자의 캐패시터 형성 방법
KR100618682B1 (ko) 반도체 메모리 소자의 캐패시터 제조방법
KR100636661B1 (ko) 고신뢰성 커패시터 제조방법
KR20010008432A (ko) 고유전체 ta２o５막을 갖는 반도체장치의 커패시터 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110325

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee