KR100444299B1 - 반도체 소자의 캐패시터 제조 방법 - Google Patents

반도체 소자의 캐패시터 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로, 특히 유전막으로 TiO2를 도핑(Doping)한 Ta2O5박막이 구비된 MIS(Metal Insulator Semiconductor) 구조의 캐패시터를 형성하므로, 상기 Ta2O5박막에 TiO2를 도핑하여 상기 Ta2O5박막의 유전율을 높이므로 단위 셀(Cell) 당의 캐패시턴스(Capacitance)를 증가시키고, 상기 TiO2의 Ti에 의해 상기 Ta2O5박막을 중성화 시켜 MIM 구조의 캐패시터에 발생되는 누설 전류의 증가를 억제하므로 소자의 특성 및 집적도를 향상시키는 특징이 있다.

Description

반도체 소자의 캐패시터 제조 방법{Method for manufacturing capacitor of semiconductor device}
본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로, 특히 유전막으로 TiO2를 도핑(Doping)한 Ta2O5박막이 구비된 MIS(Metal Insulator Semiconductor) 구조의 캐패시터를 형성하여 소자의 특성 및 집적도를 향상시키는 반도체 소자의 캐패시터 제조 방법에 관한 것이다.
일반적으로 캐패시터의 용량은
(극판의 면적×층간물질의 유전상수)÷(양극판의 간격)
으로 표시된다. 상기 캐패시터의 용량을 증가시키기 위해서 극판의 면적을 크게하거나 유전물질의 유전 상수를 높이기 위해 유전율이 큰 새로운 유전물질의 개발에 노력하여 왔다.
그리고, 상기 캐패시터는 MIS 구조의 캐패시터, MIM(Metal Insulator Metal) 구조의 캐패시터 등 여러 형태의 구조를 갖는다.
상기 MIS 구조의 캐패시터는 다결정 실리콘층으로 형성된 하부전극, 유전막 및 금속층으로 형성된 상부전극으로 구성된다. 그리고, 상기 MIM 구조의 캐패시터는 하부전극과 상부전극 모두 금속층으로 형성된 캐패시터이다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 캐패시터 제조 방법을 도시한 단면도이다.
도 1a를 참조하면, MIS 구조의 캐패시터 제조 공정으로, 반도체 기판(11) 상에 제 1 콘택홀(부호화 하지 않음)을 구비한 층간 산화막(13)을 형성한다.
그리고, 상기 제 1 콘택홀을 포함한 전면에 제 1 다결정 실리콘층을 형성한 후, 상기 층간 산화막(13)을 식각 방지막으로 사용하는 화학적 기계 연마 방법에의해 상기 제 1 다결정 실리콘층을 평탄 식각하여 플러그(15)를 형성한다.
이어, 상기 플러그(15)를 포함한 전면에 제 1 질화막(17)과 산화막(19)을 순차적으로 형성한다.
그리고, 캐패시터 콘택 마스크를 사용한 사진 식각 공정에 의해 상기 산화막(19)을 식각한 후, 상기 제 1 질화막(17)을 식각하여 제 2 콘택홀(부호화 하지 않음)을 형성한다.
그 후, 상기 제 2 콘택홀을 포함한 산화막(19) 상에 제 2 다결정 실리콘층(21)과 감광막(도시하지 않음)을 순차적으로 형성한다.
그리고, 상기 산화막(19)을 식각 방지막으로 하는 화학적 기계 연마 방법에 의해 상기 감광막과 제 2 다결정 실리콘층(21)을 연마한 후, 상기 감광막을 제거한다. 이때, 상기 플러그(15) 및 제 2 다결정 실리콘층(21)으로 구성된 요(凹) 구조의 캐패시터의 하부전극이 형성된다.
도 1b를 참조하면, PH3분위기에서 전면의 플라즈마(Plasma) 처리를 한 후, 600 ∼ 650℃의 온도 하에 Si2H6를 소스(Source)로 하는 HSG(Hemi Spherical Grain) 공정을 전면에 진행하여 상기 제 2 다결정 실리콘층(21)의 표면이 타원형의 굴곡(23)을 갖도록 한다.
도 1c를 참조하면, 상기 표면에 굴곡(23)을 갖는 제 2 다결정 실리콘층(21)을 포함한 산화막(19) 상에 제 2 질화막(24)을 형성한 후, 상기 제 2 질화막(24) 상에 유전막인 Ta2O5박막(25)을 형성한다.
그리고, 상기 Ta2O5박막(25) 상에 상부전극인 TiN박막(27)과 제 3 다결정 실리콘층(29)을 형성한다.
그러나 종래의 유전율이 약 25인 Ta2O5박막을 사용한 반도체 소자의 캐패시터 제조 방법에 있어서 다음과 같은 이유에 의해 소자의 특성 및 집적도가 저하되는 문제점이 있었다.
첫째, MIS 구조의 캐패시터에 있어서 Ta2O5박막을 형성하면서 하부전극이 산화되어 전체 캐패시턴스가 낮아진다.
둘째, 캐패시턴스를 증가시키기 위해 MIS 구조의 캐패시터 대신 MIM 구조로 캐패시터를 형성할 경우 하부전극을 금속층으로 형성하기 때문에 상기 하부전극의 산화를 방지하기 위해서 고온 공정을 하지 못하여 유전체와 하부전극 사이에 계면 산화막을 형성시키지 못하므로 누설 전류가 증가된다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 유전막으로 TiO2를 도핑한 Ta2O5박막이 구비된 MIS 구조의 캐패시터를 형성하므로, 상기 Ta2O5박막에 TiO2를 도핑하여 상기 Ta2O5박막의 유전율을 높이므로 단위 셀(Cell) 당의 캐패시턴스를 증가시키는 반도체 소자의 캐패시터 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 캐패시터 제조 방법을 도시한 단면도.
도 2a 내지 도 2d는 본 발명의 실시 예에 따른 반도체 소자의 캐패시터 제조 방법을 도시한 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
11 : 반도체 기판 13 : 제 1 층간 산화막
15 : 플러그 17 : 제 1 질화막
19 : 산화막 21 : 제 2 다결정 실리콘층
24 : 제 2 질화막 25 : Ta2O5박막
27 : TiN박막 29 : 제 3 다결정 실리콘층
본 발명의 반도체 소자의 캐패시터 제조 방법은 기판 상에 제 1 콘택홀을 구비한 층간 절연막을 형성하는 단계, 상기 제 1 콘택홀의 매립층인 플러그를 형성하는 단계, 상기 플러그를 포함한 층간 절연막 상에 하부전극용 콘택홀을 구비한 절연막을 형성하는 단계, 상기 하부전극용 콘택홀을 포함한 절연막 상에 요(凹) 구조의 하부전극을 형성하는 단계, 전면의 HSG 공정으로 상기 하부전극 표면에 타원형의 굴곡을 발생시키는 단계, 상기 표면에 굴곡을 갖는 하부전극을 포함한 절연막 상에 유전막으로 TiO2가 도핑된 Ta2O5박막을 형성하는 단계 및 상기 Ta2O5박막 상에 상부전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
본 발명의 원리는 유전막으로 TiO2를 도핑한 Ta2O5박막이 구비된 MIS 구조의 캐패시터를 형성하므로, 상기 Ta2O5박막에 TiO2를 도핑하여 상기 Ta2O5박막의 유전율을 높이므로 단위 셀 당의 캐패시턴스를 증가시키고, 상기 TiO2의 Ti에 의해 상기 Ta2O5박막을 중성화 시켜 MIM 구조의 캐패시터에 발생되는 누설 전류의 증가를 억제하는 등 소자의 특성 및 집적도를 향상시키는 발명이다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2d는 본 발명의 실시 예에 따른 반도체 소자의 캐패시터 제조 방법을 도시한 단면도이다.
도 2a를 참조하면, MIS 구조의 캐패시터 제조 공정으로, 반도체 기판(11) 상에 제 1 콘택홀(부호화 하지 않음)을 구비한 층간 산화막(13)을 형성한다.
그리고, 상기 제 1 콘택홀을 포함한 전면에 제 1 다결정 실리콘층을 형성한후, 상기 층간 산화막(13)을 식각 방지막으로 사용하는 화학적 기계 연마 방법에 의해 상기 제 1 다결정 실리콘층을 평탄 식각하여 플러그(15)를 형성한다.
이어, 상기 플러그(15)를 포함한 전면에 제 1 질화막(17)과 산화막(19)을 순차적으로 형성한다.
그리고, 캐패시터 콘택 마스크를 사용한 사진 식각 공정에 의해 상기 산화막(19)을 식각한 후, 상기 제 1 질화막(17)을 식각하여 제 2 콘택홀(부호화 하지 않음)을 형성한다.
그 후, 상기 제 2 콘택홀을 포함한 산화막(19) 상에 제 2 다결정 실리콘층(21)과 감광막(도시하지 않음)을 순차적으로 형성한다. 이때, 인(P)의 농도를 3.0E20 atoms/cc로 유지한 PH3가스를 사용한 인슈트(In-situ) 방법으로 상기 제 2 다결정 실리콘층(21)을 형성한다.
그리고, 상기 산화막(19)을 식각 방지막으로 하는 화학적 기계 연마 방법에 의해 상기 감광막과 제 2 다결정 실리콘층(21)을 연마한 후, 상기 감광막을 제거한다. 이때, 상기 제 2 다결정 실리콘층(21)으로 구성된 요(凹) 구조의 캐패시터의 하부전극이 형성된다.
도 2b를 참조하면, PH3분위기에서 전면의 플라즈마 처리를 한 후, 600 ∼ 650℃의 온도 하에 Si2H6를 소스(Source)로 하는 HSG(Hemi Spherical Grain) 공정을 전면에 진행하여 상기 제 2 다결정 실리콘층(51)의 표면이 100 ∼ 300Å 크기의 타원형 굴곡(23)을 갖도록 한다.
도 2c를 참조하면, 상기 표면에 굴곡(23)을 갖는 제 2 다결정 실리콘층(21)을 포함한 산화막(19) 상에 제 2 질화막(24)을 형성한 후, 상기 제 2 질화막(24) 상에 TiO2가 도핑된 Ta2O5박막(55)을 형성한다.
이때, 하나의 리키드 딜리버리 시스템(Liquid delivery system)을 사용하여 이동된 Ta(OCH2CH3)5에 Ti(OCH2CH3)를 7 ∼ 8mole% 첨가한 소스 또는 Ta(OEt)4[dimethylaminoethyl(이하 "dmae"라 한다)]에 Ti(Oet)2(dmae)2를 7 ∼ 8mole% 첨가한 소스를 소스 가스로 하고, O2또는 N2O를 반응 가스로 하는 MOCVD(Metal Organic CVD) 증착 방법으로 상기 TiO2가 도핑된 Ta2O5박막(55)을 형성한다. 또한, 다른 방법으로는 소스 가스는 동일하게 사용하고 반응 가스로 물, 플라즈마에 의해 활성화된 O2또는 UV(Ultra Violet) O3를 사용하는 단원자막 증착법으로 상기 TiO2가 도핑된 Ta2O5박막(55)을 형성한다.
그리고, 상기 TiO2가 도핑된 Ta2O5박막(55)의 조밀화 및 박막 내 산소 공핍량을 보충하기 위해서 O2분위기나 N2O 분위기에서 저온 플라즈마 처리 공정을 진행한다.
이어, 상기 TiO2가 도핑된 Ta2O5박막(55)을 활성화시켜 주기 위해서 RTP(Rapid Thermal Process)나 노(爐)를 이용하여 700 ∼ 1000℃의 온도 하에 어닐(Anneal) 공정을 진행한다.
도 2d를 참조하면, 상기 TiO2가 도핑된 Ta2O5박막(55) 상에 상부전극인 TiN박막(27)과 900 ∼ 1100Å 두께의 제 3 다결정 실리콘층(29)을 순차적으로 형성한다. 이때, 상기 TiN박막(27)을 450 ∼ 630℃의 온도 하에 TiCl4및 NH3를 반응 가스로 하여 형성한다. 그리고, 상기 제 3 다결정 실리콘층(29)은 안정적인 상부전극을 형성하기 위해 형성되며, PH3가스를 사용한 인시튜 도핑 방법으로 3.0E20 atoms/cc의 인(P) 농도를 유지하면서 상기 제 3 다결정 실리콘층(29)을 형성한다.
상술한 본 발명의 유전막 형성 공정으로 형성된 유전막을 게이트 절연막으로도 사용할 수 있다.
본 발명의 반도체 소자의 캐패시터 제조 방법은 유전막으로 TiO2를 도핑한 Ta2O5박막이 구비된 MIS 구조의 캐패시터를 형성하므로, 상기 Ta2O5박막에 TiO2를 도핑하여 상기 Ta2O5박막의 유전율을 높이므로 단위 셀 당의 캐패시턴스를 증가시키고, 상기 TiO2의 Ti에 의해 상기 Ta2O5박막을 중성화 시켜 MIM 구조의 캐패시터에 발생되는 누설 전류의 증가를 억제하므로 소자의 특성 및 집적도를 향상시키는 효과가 있다.

Claims (14)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 기판 상에 제 1 콘택홀을 구비한 층간 절연막을 형성하는 단계;
    상기 제 1 콘택홀의 매립층인 플러그를 형성하는 단계;
    상기 플러그를 포함한 층간 절연막 상에 하부전극용 콘택홀을 구비한 절연막을 형성하는 단계;
    상기 하부전극용 콘택홀을 포함한 절연막 상에 요(凹) 구조의 하부전극을 형성하는 단계;
    전면의 HSG 공정으로 상기 하부전극 표면에 타원형의 굴곡을 발생시키는 단계;
    상기 표면에 굴곡을 갖는 하부전극을 포함한 절연막 상에 하나의 리키드 딜리버리 시스템을 사용하여 MOCVD 방법이나 ALD 방법으로 TiO2가 도핑된 유전막인 Ta2O5박막을 형성하는 단계;
    상기 Ta2O5박막 상에 상부전극을 형성하는 단계를 포함하는 반도체 소자의 캐패시터 제조 방법.
  7. 제 6 항에 있어서,
    상기 하부전극을 인(P)의 농도를 3.0E20 atoms/cc로 유지한 PH3가스를 사용한 인슈트 방법으로 형성된 다결정 실리콘층으로 형성함을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  8. 제 6 항에 있어서,
    상기 HSG 공정은 PH3분위기에서 전면의 플라즈마 처리를 한 후, 600 ∼ 650℃의 온도 하에 Si2H6를 소스로 하여 실시함을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  9. 제 6 항에 있어서,
    상기 타원형 굴곡의 크기는 100 ∼ 300Å인 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  10. 제 6 항에 있어서,
    상기 MOCVD 방법은 Ta(OCH2CH3)5에 Ti(OCH2CH3)를 7 ∼ 8mole% 첨가한 소스 또는 Ta(OEt)4(dmae)에 Ti(Oet)2(dmae)2를 7 ∼ 8mole% 첨가한 소스를 소스 가스로 하고, O2또는 N2O를 반응 가스로 수행함을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  11. 제 6 항에 있어서,
    상기 ALD 방법은 Ta(OCH2CH3)5에 Ti(OCH2CH3)를 7 ∼ 8mole% 첨가한 소스 또는 Ta(OEt)4(dmae)에 Ti(Oet)2(dmae)2를 7 ∼ 8mole% 첨가한 소스를 소스 가스로 하고, 반응 가스로 물, 플라즈마에 의해 활성화된 O2또는 UV(Ultra Violet) O3를 사용하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  12. 제 6 항에 있어서,
    상기 TiO2가 도핑된 Ta2O5박막을 O2분위기나 N2O 분위기에서 저온 플라즈마 처리 공정을 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  13. 제 6 항에 있어서,
    상기 TiO2가 도핑된 Ta2O5박막을 700 ∼ 1000℃의 온도 하에 어닐 공정을 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  14. 제 6 항에 있어서,
    상기 상부전극을 450 ∼ 630℃의 온도 하에 TiCl4및 NH3를 반응 가스로 하여 형성된 TiN박막으로 형성함을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
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