JP2006295196A

JP2006295196A - 電子素子の製造方法

Info

Publication number: JP2006295196A
Application number: JP2006111855A
Authority: JP
Inventors: Alejandro Avellan; アレヤンドロ，アーヴェラン; Thomas Hecht; トーマス，ヘヒト; Stefan Jakschik; シュテファン，ジャックシック; Uwe Schroeder; ウーヴェ，シュレーダー
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2005-04-14
Filing date: 2006-04-14
Publication date: 2006-10-26
Also published as: KR20060108543A; US20060234463A1; DE102005018029A1; US7531406B2; CN1848411A

Abstract

【課題】本発明は、容量構造が非常に小さくとも、好適な容量特性や記録特性が得られるＤＲＡＭ半導体メモリまたは電界効果トランジスタ等の電子素子の製造方法を提供する。
【解決手段】誘電体（１３０）と少なくとも一つの接続電極（１２０、１４０）を有する少なくとも一つの容量（１５０）が形成されている電子素子、特に、ＤＲＡＭ半導体メモリまたは電界効果トランジスタの製造方法において、容量構造が非常に小さくとも、最適な容量特性を得るように容量を作成するため、該誘電体（１３０）または接続電極（１２０、１４０）を、過渡的な分極発生を抑制または少なくとも軽減するように形成する。
【選択図】図２

Description

本発明は、誘電体と少なくとも一つの接続電極とを有する少なくとも一つの容量が形成されている、ＤＲＡＭ半導体メモリまたは電界効果トランジスタといった電子素子の製造方法に関する。

上記電子素子の製造方法は、例えば、データメモリ類やマイクロプロセッサ類の製造といった、半導体産業において用いられることは公知である。データメモリ類では、データメモリ類のメモリセルに記録される情報は、いずれも、電荷として容量に記録される。電界効果トランジスタ類においては、例えば、電界効果トランジスタのゲート誘電体とゲート接続電極とは容量構造を形成する。

本発明は、特に、データの記録やトランジスタへの応用のため、非常に小さい容量構造であっても最適化された記録特性を備えた少なくとも一つの容量を有する電子素子の製造方法を提供するという目的に基づいている。

本発明によれば、本発明の請求項１に記載の特徴を有する方法により、本目的を達成することができる。本発明による方法の好ましい形態は、各従属請求項に提示されている。

本発明によれば、容量の形成時に、誘電体または各接続電極が、誘電体の過渡的な分極の発生を防止または少なくとも軽減するように形成される。

本発明による方法の主な効果として、過渡的な分極の発生が軽減されるため、容量構造が非常に小さくても、容量の今までの履歴（容量にそれまでに起こったこと）や容量の以前の動作（容量がそれまでに行った動作）にほとんど影響されない記録特性を得ることができる。

過渡的な分極の発生は、誘電体の過渡的な分極特性を原因として生ずるか、または、誘電体中の各水素イオンにより生ずる。特に容量構造が非常に小さい場合に、この過渡的な分極の発生の影響は大きい。

過渡的な分極の発生が起こると、容量の記録特性が、容量の履歴や容量の過去の動作に依存するようになる。つまり、例えば、現在の論理「１」の記録特性が、以前に論理「１」が記録されていたのか、論理「０」が記録されていたのかに依存するようになる。

それゆえ、本発明に基づき、誘電体および／または接続電極を形成することで、得られる容量の記録特性が、以前どのような動作が行われたかにほぼ無関係になることを保障できるという効果を奏する。

また、過渡的な分極の発生によって生ずる電荷損失も軽減することができる。これにより、電荷に関して得られる保持時間を大幅に延長することができる。

誘電体中の過渡的な分極の発生を軽減するため、本発明の特に好ましい形態においては、各電位ウェル、特に、２つの各電位ウェルが誘電体中に均等に分布することを妨げる、または少なくとも軽減させる材料を誘電体として使用している。

これは、本発明者らが、上記誘電体における、過渡的な分極の発生については、各電位ウェルがどれくらい均等に分布しているかに相当依存しており、もし各電位ウェルの分布の均等性が、所望するように影響され、乱されるなら、誘電体中の過渡的な分極発生を軽減もしくは完全に抑制することができるということを確立したからである。

上記誘電体中における各水素イオンにより生じる過渡的な分極の発生を回避するために、誘電体中に存在する各水素イオンに対するゲッタとして機能する材料を、各接続電極の材料として選択するのが好ましい。

これは、本発明者らにより、半導体技術で現在一般に行われている方法により誘電体を作成する際に、水素原子すなわち水素イオンが一様に誘電体に組み入れられるが、特に容量構造が非常に小さい場合に、水素原子すなわち水素イオンが、完成された容量の記録特性に相当な影響を及ぼすことが見出されたからである。

上記接続電極として、各水素イオンに対するゲッタとして機能する材料を選択することで、誘電体中の各水素イオンによる悪影響を顕著に減らすことができる。結果、容量の記録特性を大幅に向上させることができる。特に、容量の保持時間を顕著に長くすることができる。

上記誘電体として、少なくとも次のような成分を含む３元、４元、またはそれ以上の多元の材料系を使用することが好ましい。すなわち、本発明では、上記材料系は、導電性を有する少なくとも１つの酸化物もしくは周期表の４族の遷移金属のうち少なくとも１つの酸化物または窒化物と、周期表の３族のまたは４族の典型元素または５族の遷移元素のうちの少なくとも１つの元素とを少なくとも含むものである。

上記誘電体として、例えば、アルミニウムもしくはシリコンを混合したＨｆ−Ｔｉ酸化物もしくはＨｆ−Ｔｉ窒化物を使用することができ、例えば、Ｈｆ_xＡｌ_yＴｉ_z酸化物、Ｈｆ_xＡｌ_yＴｉ_z窒化物、Ｈｆ_xＳｉ_yＴｉ_z酸化物、または、Ｈｆ_xＳｉ_yＴｉ_z窒化物を使用することが好ましい。

上記誘電体として、アルミニウムもしくはシリコンを混合したＺｒ−Ｔｉ酸化物またはＺｒ−Ｔｉ窒化物を使用してもよく、例えば、Ｚｒ_xＡｌ_yＴｉ_z酸化物、Ｚｒ_xＡｌ_yＴｉ_z窒化物、Ｚｒ_xＳｉ_yＴｉ_z酸化物、または、Ｚｒ_xＳｉ_yＴｉ_z窒化物を使用することが好ましい。

あるいは、上記誘電体として、アルミニウムもしくはシリコンを混合したＨｆ−Ｔａ酸化物やＨｆ−Ｔａ窒化物を誘電体として使用してもよく、例えば、Ｈｆ_xＡｌ_yＴａ_z酸化物、Ｈｆ_xＡｌ_yＴａ_z窒化物、Ｈｆ_xＳｉ_yＴａ_z酸化物、または、Ｈｆ_xＳｉ_yＴａ_z窒化物を使用することができる。

さらに、上記誘電体として、アルミニウムもしくはシリコンを混合したＺｒ−Ｔａ酸化物またはＺｒ−Ｔａ窒化物を誘電体として使用してもよく、例えば、Ｚｒ_xＡｌ_yＴａ_z酸化物、Ｚｒ_xＡｌ_yＴａ_z窒化物、Ｚｒ_xＳｉ_yＴａ_z酸化物、または、Ｚｒ_xＳｉ_yＴａ_z窒化物を使用することができる。

その上、上記誘電体として、ＳｉＯ₂および／またはＴｉＯ₂を混合したＨｆＯ₂も使用することができる。例えば、ＨｆＯ₂に対するＳｉＯ₂の混合比は、ＳｉＯ₂量が最大９０％、好ましくは最大４０％である。ＨｆＯ₂に対するＴｉＯ₂の混合比は、ＴｉＯ₂量が少なくとも５％である。

また、上記誘電体として、ＨｆＴａＯ_x、ＨｆＡｌＯ_x、ＴａＴｉＯ_x、ＡｌＴｉＯ_x，ＺｒＴａＯ_x、ＺｒＴｉＯ_x、ＺｒＡｌＯ_x、ＨｆＺｒＯ_x、ＺｒＳｉＯ_xのうち少なくとも一つを含む混合誘電体を使用することもできる。

本発明の方法の他の好ましい形態には、上記誘電体として、ランタノイドを混合した酸化金属が使用される。使用される上記酸化金属として、例えば、ＨｆＯ₂、Ａｌ₂Ｏ₃、ＴｉＯ₂、ＺｒＯ₂、または、Ｔａ₂Ｏ₅が挙げられる。

上記電極として、例えば、ルテニウムやイリジウムなどの、周期表の８族の遷移元素を含む材料を選択するのが好ましい。上記電極の材料として、ＨｆＮ、ＴｉＮ、ＮｂＮまたはＴａＮを使用することができる。

２つの上記各接続電極を、例えば、同じ材料を使って作成してもよい。例えば、２つの上記各接続電極の両方をＴａＮまたはＴｉＮから作成し、前記誘電体をＨｆＴｉＯ_xから作成してもよい。あるいは、２つの上記各接続電極をルテニウムから作成し、上記誘電体をＨｆＴｉＯ_xから作成してもよい。

また、２つの上記各接続電極を互いに別々の材料を使って作成することもできる。例えば、一方の接続電極をＴｉＮまたはＴａＮから形成し、他方の接続電極をルテニウムから形成してもよい。上記のように上記の２つの各接続電極を互いに別々の材料からなる場合、上記誘電体は、ＨｆＴｉＯ_x、ＨｆＳｉＯ_xまたはＨｆＯ₂からなるものであることが好ましい。例えば、前記容量の内部電極をＴｉＮから作成し、上記容量の上部（外部）電極をルテニウムから作成し、ＨｆＴｉＯ₂を上記誘電体として使用してもよい。

上記容量は、シリコン基板内の凹部内に作成してもよいし、上記シリコン基板の上に作成してもよい。例えば、容量は、溝状容量として、または、層状容量として設計されていてもよい。

上記にて説明した、本発明の方法を、少なくとも１つの容量を有し最小加工寸法が６０ｎｍ未満のＤＲＡＭメモリモジュール（セル）を製造するのに使用するのが好ましい。また、本発明の方法は、電界効果トランジスタのゲート誘電体を作成するのに使用することもできる。この場合、ゲート誘電体、ゲート接続電極、そして、それに関連する基板により、例えば、上記した容量を形成する。

本発明の電子素子の製造方法は、容量の形成時に、誘電体または各接続電極を、誘電体の過渡的な分極の発生を防止または少なくとも軽減するように形成する方法である。

また、本発明の方法は、過渡的な分極の発生によって生ずる電荷損失も軽減することができることにより、電荷に関して得られる保持時間を大幅に延長することができるという効果も奏する。

本発明は、一例として挙げる実施形態に基づいて以下の通り説明される。下記の各図面を添付する。

図１に示す曲線１０および２０は、Ａｌ₂Ｏ₃を誘電体として使用したＤＲＡＭメモリセルの記録特性を示す。各曲線は、異なる読取時間における読み取り誤り率（Ｒｅａｄ
ＥｒｒｏｒＲａｔｅ）ｆｃを示す。Δｔ＝０ｎｓは、所定の基準読取時間における読み取り誤り率をしめす。Δｔ(０は、基準読取時間より短い（Ｔ＜０ｎｓ）またはより長い（Ｔ＞０ｎｓ）読取時間による読み取り誤り率を示す。読み取り誤り率ｆｃは、読取動作により長い時間を掛けると減少することがわかる。

曲線１０は、メモリセルに論理「１」が記録されている場合のこの論理「１」の読み取りにおける読み取り誤り率を示す。ここでは、「１」の読み取りの前に論理「０」が記録されている。それゆえ、「記録の履歴」は、記録ビットの「０」から「１」に変換したとなっている（図１では、その履歴を算術記号の組み合わせである０＝＞１にて示す）。

曲線２０は、メモリセルに論理「１」が記録されている場合のこの論理「１」の読み取りにおける読み取り誤り率を示す。ここでは、「１」の読み取りの前に同じように論理「１」が記録されている。それゆえ、「記録の履歴」は、記録ビットの変換はなかったとなっている（図１では、その履歴を算術記号の組み合わせである１＝＞１にて示す）。

各曲線１０、２０から、メモリセルの記録特性はその履歴に依存していることがわかる。すなわち、論理「０」が論理「１」の前に記録されている場合、記録特性は約５％ほど不良である。つまり、この場合、読み取り誤り率がおよそ５％ほど高くなっている。

なお、図１においては、正規化された読み取り誤り率ｆｃが示されている。この正規化は、論理「０」の後に記録された論理「１」を読み取る場合における基準読取時間（Δｔ＝０）に基づいている。それゆえ、正規化標準値は、ｆｃ（０＝＞１）に基づいている。

図２は、記録されている電荷の経時的減少を示すグラフである。酸化アルミニウム（Ａｌ₂Ｏ₃）や一酸化窒素の場合、電荷の保存後の０．１（１０^-1）秒の間に、５％未満の電荷の損失が起こる。この点を明確にするため、図２では、この値が細破線にてマークされている。

一方、酸化アルミニウムや一酸化窒素の場合と比較し、ＨｆＯ₂のみを材料として使用した場合の記録特性は、大幅に不良である。つまり、記録のための電荷損失が相当に高い。図２に明らかなように、上記の場合、ほんの１０^-4秒の経過にて、電荷損失の限界である、５％を超えてしまう。しかし、ＳｉＯ₂材料を３０：７０の割合（７０％ＨｆＯ₂／ＳｉＯ₂）でＨｆＯ₂に混合することにより、上記ＨｆＯ₂の誘電体の記録容量を大幅に向上させることができる。すなわち、ＳｉＯ₂が混合されたＨｆＯ₂の誘電体は、５％の限界での記録時間が１０^-1ｓになるというように記録特性を向上させることができる。上記記録特性は、酸化アルミニウムまたは一酸化窒素の記録特性と同様である。

それゆえ、ＨｆＯ₂材料内の電位ウェル分布を乱すような他の材料（ここではＳｉＯ₂）を加えることで、得られる誘電体による記録特性を大幅に向上することができる。

各図３、４は、一例として、本発明による容量作成方法の実施の形態を示す断面図である。各図３、４中、シリコン基板１００には、凹部１１０が、例えばエッチングにより形成されているのが示されている。まず、凹部１１０の内面には、内部接続電極１２０が層状に形成されている（図３）。内部接続電極１２０は、好ましくはＴｉＮよりなる。

図４に示すように、ＨｆＴｉＯ₂よりなる誘電体１３０を上記内部接続電極１２０の上に層状に堆積して形成する。そして、この誘電体１３０の上にルテニウムよりなる上部接続電極１４０を層状に形成する。

誘電体１３０の堆積は、例えば、ＡＬＤ法、ＣＶＤ法、ＰＶＤ法、またはそれらを組み合わせて行う混合法により行われる。ＡＬＤ法を用いる場合、圧力範囲は、１００ｍＴｏｒｒから１０Ｔｏｒｒであることが好ましく、温度は、１００oＣから７００oＣの範囲であることが好ましい。

また、堆積している間、または堆積後に、プラズマ工程および／または加熱工程を行うことにより、誘電体１３０の品質を向上させることができる。このような後処理を行うことにより、誘電体から不純物（混入物）を除去して、誘電体１３０の構造的な性質を向上することができる。

誘電体１３０を堆積する堆積処理に使用される代表的なガスとしては、例えば、窒素および／または酸素および／またはＮＨ₃および／またはＮＯおよび／またはＮ₂Ｏおよび／またはアルゴンおよび／または水素のガスであり、４００度から１１００度の範囲の温度で使用される。誘電体１３０の堆積に使用されるプラズマは、非接触型（つまり、間接的：ウェハーに電圧を印加しない）または、接触型（ウェハーに電圧を印加する）であってもよい。

各図３、４に示す実施の形態では、ルテニウム（Ｒｕ）の外部電極用の端子である上部接続電極１４０は、誘電体１３０における、堆積による形成の際に、上記誘電体１３０に蓄積された各水素イオンに対するゲッタとして機能する。これにより、各水素イオンによる過渡的な分極の発生を最小化し、得られる容量１５０における、電荷の保持時間を増加させることができる。

上記ＨｆＴｉＯ₂からなる誘電体１３０中のＴｉＯ₂の機能は、誘電体１３０中の電位ウェル分布を乱して、誘電体により生ずる過渡的な分極の発生を軽減することである。

本願明細書では、本願の優先権主張の基礎となるドイツ特許出願（出願番号：１０２００５０１８０２９．９、ドイツ国出願日：２００５年０４月１４日）の記載内容の全てを引用して、統合されるものである。

本発明の電子素子の製造方法は、容量構造が非常に小さくとも、好適な容量特性や記録特性が得られるＤＲＡＭ半導体メモリまたは電界効果トランジスタ等の電子素子を製造できるので、半導体の製造分野に好適に利用できる。

誘電体としてＡｌ₂Ｏ₃を使用した従来のＤＲＡＭメモリセルの記録特性を示すグラフである。本発明により、改善された誘電体を有するメモリセルからの電荷損失を、従来技術による誘電体を有するメモリセルと比較して示すグラフである。本発明のＤＲＡＭメモリセルを本発明の方法により作成する一例としての実施例の前半を示す断面図である。本発明のＤＲＡＭメモリセルを本発明の方法により作成する一例としての実施の形態の後半を示す断面図である。

符号の説明

１０測定値の曲線
２０測定値の曲線
３０測定値の曲線
１００シリコン基板
１１０凹部
１２０内部接続電極
１３０誘電体
１４０外部接続電極
１５０容量

Claims

誘電体（１３０）と、少なくとも一つの接続電極（１２０、１４０）とを有する少なくとも一つの容量（１５０）が形成されている、ＤＲＡＭ半導体メモリまたは電界効果トランジスタといった電子素子の製造方法において、
該誘電体（１３０）または接続電極（１２０、１４０）を、過渡的な分極の発生を防止または少なくとも軽減するように形成することを特徴とする電子素子の製造方法。
前記誘電体内に対し、各電位ウェル、特に２つの各電位ウェルが誘電体中に均等に分布することを妨げる、または少なくとも軽減させる材料を添加することを特徴とする請求項１に記載の電子素子の製造方法。
前記少なくとも１つの接続電極（１４０）のために、前記誘電体（１３０）の各水素イオンに対するゲッタとして機能する材料を選択することを特徴とする請求項１または２に記載の電子素子の製造方法。
前記誘電体として、３元、４元、またはそれ以上の多元の材料系を使用し、
該材料系は、少なくとも、
導電性を有する少なくとも１つの酸化物もしくは周期表の４族の遷移金属のうち少なくとも１つの酸化物または窒化物と、
周期表の３族または４族の典型元素、または５族の遷移元素のうちの少なくとも１つの元素と、を含むことを特徴とする請求項１ないし３の何れか１項に記載の電子素子の製造方法。
前記誘電体として、アルミニウムもしくはシリコンを混合したＨｆ−Ｔｉ酸化物、Ｈｆ−Ｔｉ窒化物、Ｚｒ−Ｔｉ酸化物、または、Ｚｒ−Ｔｉ窒化物を使用することを特徴とする請求項４に記載の電子素子の製造方法。
前記誘電体として、Ｈｆ_xＡｌ_yＴｉ_z酸化物、Ｈｆ_xＡｌ_yＴｉ_z窒化物、Ｈｆ_xＳｉ_yＴｉ_z酸化物、Ｈｆ_xＳｉ_yＴｉ_z窒化物、Ｚｒ_xＡｌ_yＴｉ_z酸化物、Ｚｒ_xＡｌ_yＴｉ_z窒化物、Ｚｒ_xＳｉ_yＴｉ_z酸化物、または、Ｚｒ_xＳｉ_yＴｉ_z窒化物を使用することを特徴とする請求項５に記載の電子素子の製造方法。
前記誘電体として、アルミニウムもしくはシリコンを混合したＨｆ−Ｔａ酸化物、Ｈｆ−Ｔａ窒化物、Ｚｒ−Ｔａ酸化物、または、Ｚｒ−Ｔａ窒化物を使用することを特徴とする請求項４に記載の電子素子の製造方法。
前記誘電体として、Ｈｆ_xＡｌ_yＴａ_z酸化物、Ｈｆ_xＡｌ_yＴａ_z窒化物、Ｈｆ_xＳｉ_yＴａ_z酸化物、Ｈｆ_xＳｉ_yＴａ_z窒化物、Ｚｒ_xＡｌ_yＴａ_z酸化物、Ｚｒ_xＡｌ_yＴａ_z窒化物、Ｚｒ_xＳｉ_yＴａ_z酸化物、または、Ｚｒ_xＳｉ_yＴａ_z窒化物を使用することを特徴とする請求項７に記載の電子素子の製造方法。
前記誘電体としてＨｆＯ₂を使用し、
各電位ウェルの均一な分布を乱す材料として、ＳｉＯ₂またはＴｉＯ₂をＨｆＯ₂に添加することを特徴とする請求項４に記載の電子素子の製造方法。
前記誘電体として、ＳｉＯ₂およびＴｉＯ₂の少なくとも一方が添加されたＨｆＯ₂を使用することを特徴とする請求項９に記載の電子素子の製造方法。
前記ＨｆＯ₂へのＳｉＯ₂およびＴｉＯ₂の少なくとも一方の混合比は、ＳｉＯ₂量が最大９０％、好ましくは最大４０％であり、ＴｉＯ₂量を少なくとも５％とすることを特徴とする請求項１０に記載の電子素子の製造方法。
前記誘電体として、ＨｆＴａＯ_x、ＨｆＡｌＯ_x、ＴａＴｉＯ_x、ＡｌＴｉＯ_x，ＺｒＴａＯ_x、ＺｒＴｉＯ_x、ＺｒＡｌＯ_x、ＨｆＺｒＯ_x、ＺｒＳｉＯ_x、および、ＺｒＴｉＯ_xのうち少なくとも一つを含む混合誘電体を使用することを特徴とする請求項４に記載の電子素子の製造方法。
前記誘電体として、ＺｒＴｉＯｘを含む、または、ＺｒＴｉＯｘからなる誘電体を使用することを特徴とする請求項１ないし３の何れか１項に記載の電子素子の製造方法。
前記誘電体として、酸化金属を使用し、ランタノイドが該酸化金属に添加されていることを特徴とする請求項１ないし３の何れか１項に記載の電子素子の製造方法。
前記酸化金属として、ＨｆＯ₂、Ａｌ₂Ｏ₃、ＴｉＯ₂、ＺｒＯ₂、または、Ｔａ₂Ｏ₅を使用することを特徴とする請求項１４に記載の電子素子の製造方法。
前記少なくとも１つの接続電極が、周期表の８族の遷移元素を含む材料から作成されていることを特徴とする請求項１ないし１５の何れか１項に記載の電子素子の製造方法。
前記少なくとも１つの接続電極が、ＨｆＮ、ＴｉＮ、ルテニウム、イリジウム、ＮｂＮ、または、ＴａＮを含む材料から作成されることを特徴とする請求項１ないし１６の何れか１項に記載の電子素子の製造方法。
２つの前記各接続電極が、同じ材料から作成されていることを特徴とする請求項１ないし１７の何れか１項に記載の電子素子の製造方法。
２つの前記各接続電極をＴａＮから作成し、前記誘電体をＨｆＴｉＯ_xから作成することを特徴とする請求項１８に記載の電子素子の製造方法。
２つの前記各接続電極をＴｉＮから作成し、前記誘電体をＨｆＴｉＯ_xから作成することを特徴とする請求項１８に記載の電子素子の製造方法。
２つの前記各接続電極をルテニウムまたはイリジウムから作成し、前記誘電体をＨｆＴｉＯ_xから作成することを特徴とする請求項１８に記載の電子素子の製造方法。
２つの前記各接続電極（１２０、１４０）を互いに別の材料から作成することを特徴とする請求項１ないし１７の何れか１項に記載の電子素子の製造方法。
２つの前記各接続電極の一方の接続電極（１２０）をＴｉＮから形成し、２つの前記各接続電極の他方の接続電極（１４０）をルテニウムまたはイリジウムから形成し、前記誘電体は、ＨｆＴｉＯ_x、ＨｆＳｉＯ_xまたはＨｆＯ₂からなることを特徴とする請求項２２に記載の電子素子の製造方法。
２つの前記各接続電極の一方の接続電極をＴａＮから形成し、２つの前記各接続電極の他方の接続電極をルテニウムまたはイリジウムから形成し、前記誘電体は、ＨｆＴｉＯ_xからなることを特徴とする請求項２２に記載の電子素子の製造方法。
前記容量（１５０）の一方の接続電極（１２０）をＴｉＮから作成し、前記容量（１５０）の他方の接続電極（１４０）をルテニウムまたはイリジウムから作成し、前記誘電体（１３０）としてＨｆＴｉＯ₂を使用することを特徴とする請求項１ないし２４の何れか１項に記載の電子素子の製造方法。
前記容量（１５０）は、シリコン基板（１００）内に導入された凹部（１１０）内、または、シリコン基板の上に作成されていることを特徴とする請求項１ないし２５の何れか１項に記載の電子素子の製造方法。
前記容量は、溝状容量として、または、層状容量として形成されることを特徴とする請求項２６に記載の電子素子の製造方法。
少なくとも１つの容量を有し、最小加工寸法が６０ｎｍ未満のＤＲＡＭメモリセルを作成することを特徴とする請求項１ないし２７の何れか１項に記載の電子素子の製造方法。
前記誘電体が、ゲート誘電体を形成し、前記接続電極がゲート接続を形成している電界効果トランジスタを作成することを特徴とする請求項１ないし２８の何れか１項に記載の電子素子の製造方法。