KR20070062013A - 플래시 메모리 소자의 유전체막 형성 방법 - Google Patents
플래시 메모리 소자의 유전체막 형성 방법 Download PDFInfo
- Publication number
- KR20070062013A KR20070062013A KR1020050121665A KR20050121665A KR20070062013A KR 20070062013 A KR20070062013 A KR 20070062013A KR 1020050121665 A KR1020050121665 A KR 1020050121665A KR 20050121665 A KR20050121665 A KR 20050121665A KR 20070062013 A KR20070062013 A KR 20070062013A
- Authority
- KR
- South Korea
- Prior art keywords
- atomic layer
- layer deposition
- dielectric
- film
- plasma atomic
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 7
- 239000011229 interlayer Substances 0.000 title abstract 2
- 238000000034 method Methods 0.000 claims abstract description 53
- 238000000231 atomic layer deposition Methods 0.000 claims abstract description 41
- 239000003989 dielectric material Substances 0.000 claims abstract description 28
- 238000000151 deposition Methods 0.000 claims abstract description 15
- 239000004065 semiconductor Substances 0.000 claims abstract description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 8
- 229920005591 polysilicon Polymers 0.000 claims abstract description 8
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 229910052760 oxygen Inorganic materials 0.000 claims description 10
- 238000005229 chemical vapour deposition Methods 0.000 claims description 9
- 239000007789 gas Substances 0.000 claims description 7
- 229910052757 nitrogen Inorganic materials 0.000 claims description 5
- 239000012495 reaction gas Substances 0.000 claims description 5
- 239000000463 material Substances 0.000 claims description 4
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 3
- 229910004129 HfSiO Inorganic materials 0.000 claims description 3
- 229910021193 La 2 O 3 Inorganic materials 0.000 claims description 3
- 229910002367 SrTiO Inorganic materials 0.000 claims description 3
- 229910010413 TiO 2 Inorganic materials 0.000 claims description 3
- 229910006501 ZrSiO Inorganic materials 0.000 claims description 3
- 239000000203 mixture Substances 0.000 claims description 3
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 3
- 150000002366 halogen compounds Chemical class 0.000 claims description 2
- 239000013212 metal-organic material Substances 0.000 claims description 2
- 238000005121 nitriding Methods 0.000 claims description 2
- 239000010410 layer Substances 0.000 abstract description 17
- 239000010408 film Substances 0.000 description 78
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 9
- 238000005240 physical vapour deposition Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 6
- 230000008021 deposition Effects 0.000 description 5
- 239000010409 thin film Substances 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 3
- 150000004820 halides Chemical class 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 238000010926 purge Methods 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 230000005596 ionic collisions Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 150000004760 silicates Chemical class 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000003795 desorption Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 239000002243 precursor Substances 0.000 description 1
- 239000000376 reactant Substances 0.000 description 1
- 230000009257 reactivity Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 238000001179 sorption measurement Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000003685 thermal hair damage Effects 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
- H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
- H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Plasma & Fusion (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 고유전체막을 원거리 플라즈마 원자층 증착 방법을 이용하여 형성시 초기에 형성된 실리케이트를 제 1 유전체막으로 하고 그 위에 형성되는 고유전체막을 제 2 유전체막으로 하여 한 공정으로 제 1 및 제 2 유전체막을 동시에 형성함으로써 공정 단축에 따른 원가를 절감할 수 있고, 기존의 유전체막보다 막질이 우수하며 스텝커버리지도 향상시킬 수 있을 뿐만 아니라 높은 유전상수를 갖는 실리케이트 및 고유전체막을 형성함으로써 충전용량의 증가와 절연 파괴 전압의 상승을 구현할 수 있는 플래시 메모리 소자의 유전체막 형성 방법이 제시된다.
플래시 메모리 소자, 원거리 플라즈마 원자층 증착법, 유전체막, 고유전물질, 실리케이트
Description
도 1은 원자층 증착방법에 대한 순서도이다.
도 2a 내지 도 2d는 본 발명의 플래시 메모리 게이트 형성방법에 관한 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
11 : 소스가스 12 : N2 퍼지(purge)
13 : 반응가스 21 : 반도체기판
22 : 터널 산화막 23 : 폴리실리콘막
24 : 제 1 유전체막(silicate) 25 : 제 2 유전체막
26 : 제 3 유전체막
본 발명은 반도체 메모리 소자의 제조 방법에 관한 것으로, 원거리 플라즈마 원자층 증착방법(Remote Plasma Atomic Layer Deposition)을 이용한 플래시 메모리 소자의 유전체막 형성 방법에 관한 것이다.
반도체 소자 중 플래시 메모리 소자(Flash Memory Source)는 전원이 공급되지 않더라도 그 메모리 셀에 저장되어 있는 정보를 유지할 뿐만 아니라 회로 기판에 장착되어 있는 상태로 고속의 전기적 소거가 가능한 비휘발성 메모리 소자로서 고집적화에 유리한 구조 때문에 최근 많이 연구되고 개발되는 메모리 소자이다. 플래시 메모리 소자의 셀 게이트는 터널 산화막, 플로팅게이트, 유전체막 및 컨트롤 게이트가 적층되어 형성되며, 유전체막은 하부 산화막, 질화막 및 상부 산화막의 적층구조를 가지고 있어 셀의 프로그램, 소거 및 읽기에 절대적인 영향을 미친다.
종래의 유전체막에서 하부 산화막 및 상부 산화막은 DCS 또는 MS 기반의 화학적 기상 증착법을 이용하여 형성한다. 이러한 화학 기상반응에 의하여 형성된 산화막은 통상의 건식 및 습식 산화에 의해 형성된 산화막에 비하여 막질이 떨어지며 85% 이하의 낮은 스텝 커버리지(step coverage)를 갖는 문제점이 있다. 그리고 반도체 소자가 고집적화되어 유전체막의 일반적인 구조인 하부 산화막, 질화막, 상부 산화막의 두께가 감소됨에 따라 누설전류나 신뢰성 특성이 열화되는 문제가 발생하고 있다.
이러한 문제점을 해결하기 위한 대안의 하나로 산화막이나 질화막에 비해 상 대적으로 유전율이 높은 금속 산화물들이 차세대 소자의 대체 물질로 연구가 진행되고 있다. 즉, 유전율이 크면 동일한 전기용량을 내는데 필요한 물리적인 두께를 늘릴 수 있기 때문에 같은 유효산화두께(EOT)에서 산화막보다 누설전류(leakage current) 특성 및 전하유지(charge retention) 특성을 향상시킬 수 있게 된다.
이러한 고유전체(high-k) 물질을 증착하는 방법에는 물리적 증착방법(PVD)이나 화학적 증착방법(CVD) 등이 있다. 종래의 PVD나 CVD로 고유전체 물질을 증착할 때는 플로팅 게이트로써 비정질 실리콘막을 형성할 경우 고유전체 물질과 비정질 실리콘막 사이에 얇은 실리케이트 계면이 생성된 후 열처리 동안 실리케이트 막이 두껍게 형성되는데, 이때 형성된 실리케이트막은 균일하지 않으며 두께를 조절할 수 없어 막질이 떨어지는 단점이 있다.
본 발명의 목적은, 고유전체 물질을 적용하면서 균일한 두께 조절이 가능한 실리케이트막을 형성하여 소자의 특성을 향상시킬 수 있는 플래시 메모리 소자의 유전체막 형성방법을 제공하는데 있다.
본 발명의 다른 목적은, 한 공정으로 유전체막 두 층을 형성함으로써 공정의 간소화를 구현하는 플래시 메모리 소자의 유전체막 형성방법을 제공하는데 있다.
본 발명의 일 실시 예에 따른 플래시 메모리 소자의 유전체막 형성 방법은, 반도체 기판 상부의 소정 영역에 터널 산화막 및 폴리실리콘막을 형성한 후 고유전체 물질을 원거리 플라즈마 원자층 증착법으로 증착하여 제 1 유전체막을 형성하는 단계, 상기 제 1 유전체막 상부에 상기 고유전체 물질을 플라즈마 원자층 증착법으로 증착하여 제 2 유전체막을 형성하는 단계, 상기 제 2 유전체막 상부에 제 3 유전체막을 형성하는 단계를 포함하는 플래시 메모리 소자의 유전체막 형성 방법을 포함한다.
상기 원거리 플라즈마 원자층 증착법 및 상기 플라즈마 원자층 증착법은 소스 가스로 금속 유기물 또는 할로겐 화합물을 사용하고 반응 가스로 O2, N2O, NO, Ar, N2, H2 중 어느 하나를 사용하거나 혼합 사용하며, 고유전체 원료물질로는 Al2O3, HfO2, ZrO2, SiON, La2O3, Y2O3, TiO2, CeO2, N2O3, Ta2O5, BaTiO3, SrTiO3, BST, PZT와 같은 재료와 혼합 산화물인 HfxAlyOz, ZrxAlyOz, HfSiO4, ZrSiO4 등을 사용한다.
상기 제 2 유전체막 상부 표면을 N2O 플라즈마, NO 플라즈마, N2 플라즈마 중 어느 하나를 이용하여 질화시키는 단계를 더 포함한다.
상기 제 3 유전체막은 원거리 플라즈마 원자층 증착법 및 플라즈마 원자층 증착법으로 형성한다.
상기 원거리 플라즈마 원자층 증착법 외에 다이렉트 플라즈마 원자층 증착법을 이용하여 유전체막을 형성하는 플래시 메모리 소자의 제조 방법을 포함한다.
본 발명의 또 다른 일 실시 예에 따른 플래시 메모리 소자의 유전체막 형성 방법은, 반도체 기판 상부의 소정 영역에 터널 산화막 및 폴리실리콘막을 형성한 후 고유전체 물질을 다이렉트 플라즈마 원자층 증착법으로 증착하여 제 1 유전체막을 형성하는 단계, 상기 제 1 유전체막 상부에 상기 고유전체 물질을 플라즈마 원자층 증착법으로 증착하여 제 2 유전체막을 형성하는 단계, 상기 제 2 유전체막 상부에 다이렉트 플라즈마 원자층 증착법, PVD, 또는 CVD 법으로 제 3 유전체막을 형성하는 단계를 포함하는 플래시 메모리 소자의 유전체막을 형성하는 단계를 포함하는 플래시 메모리 소자의 유전체막 형성 방법을 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 1은 본 발명이 적용되는 플라즈마 원자층 증착방법을 설명하기 위한 도면이다.
도 1을 참조하면, 플라즈마 원자층 증착법(Plasma Atomic Layer Deposition)은 소스가스(11)로 금속유기물 및 할로겐화물을 주입하고 퍼지(purge)공정(12)을 한 후 플라즈마 발생시 반응가스(13)로 O2, N2O, NO, Ar, N2, H2 등을 주입한 후 다시 퍼지공정(12) 하는 과정을 1 싸이클(A)로 하고 이러한 싸이클을 반복(B)함으로써 흡착과 탈착반응을 일으켜 막을 증착하는 방법이다.
상기와 같이 플라즈마를 원자층 증착법에 적용함으로써 불순물이 적으며 높 은 밀도의 박막을 얻을 수 있게 되었다. 이는 플라즈마에 의해 발생된 이온의 충돌효과와 반응성 라디칼을 이용한 원자층 증착법을 통해서 이루어진다. 또한, 플라즈마로 형성한 박막은 좋은 물리적 전기적 특성을 보인다. 그리고 탄소 및 산소와 같은 불순물을 줄여 활성화 에너지를 낮추어 저온에서도 증착이 가능하다. 이에 따라, 높은 증착속도로 생산성과 열효율을 높일 수 있다. 또한, 산소, 수소, 질소, N2O, NO 등과 같이 안정적인 기체를 플라즈마로 이용함으로써 반응성 높은 라디칼을 만들 수 있다. 따라서, 전구체와 반응기체 선택의 폭이 넓어지게 되었다. 한편, 공정변수인 플라즈마의 입력 파워를 증가시키면 전자와 라디칼의 밀도가 증가하여 증착속도가 빨라지고, 압력을 줄이면 라디칼의 확산속도와 전자에너지를 활성종에 전달하는 효율이 증가한다. 상기와 같이 플라즈마 조건의 최적화를 통해 생산성과 박막특성을 극대화 시킬수 있다.
하지만, 상기의 장점이 있는 반면 이온 충돌에 의한 식각효과의 발생과 플라즈마의 물리적인 반응성에 의해 막질의 불균일성으로 이어져 좋지 않은 영향을 주는 문제점 등이 발생하므로 이러한 영향을 최소화시키기 위해 본 발명에서는 이온 충돌에 의한 영향을 줄이고 반응성 라디칼만 유입시키는 원거리 플라즈마 원자층 증착법을 이용하고자 한다.
본 발명은 고유전체 물질 형성 후 열처리시에 실리케이트가 형성되는 종래의 PVD나 CVD와는 달리 실리케이트가 먼저 형성되고 고유전체 박막이 형성되는 원거리 플라즈마 원자층 증착 방법에 관한 것이다. 따라서 실리케이트를 제 1 유전체막으 로 하고 고유전체 물질을 제 2 유전체막으로 하여 한 공정으로 제 1 및 제 2 유전체막을 형성하게 된다. 이러한 고유전체 물질을 이용함으로써 같은 ETO(equivalent oxide thickness)에서 SiO2보다 누설전류(leakage current) 특성 및 전하보유(charge retention) 특성을 향상시킬 수 있으며 400℃ 이하의 낮은 온도에서 증착하기 때문에 열적 결함에 의한 터널 산화막의 신뢰성 저하를 막을 수 있다.
상기 원리에 의한 본 발명에서의 공정 방법을 도면을 참조해 설명하면 다음과 같다.
도 2a 내지 도 2d는 본 발명의 일 실시 예에 따른 플래시 메모리 소자의 유전체막 형성 방법을 설명하기 위해 도시한 단면도이다.
도 2a를 참조하면, 반도체기판(21) 상부에 터널 산화막(22)을 형성하고 플로팅 게이트(floating gate)로써 폴리실리콘층(23)을 형성한다.
도 2b를 참조하면, 원거리 플라즈마 원자층 증착법을 이용하여 유전체막을 형성하는 단계로, 챔버 외부에 원거리 장치를 함으로써 이온(ion)에 영향을 적게 주는 원거리 플라즈마를 발생시켜 제 1 유전체막(24)으로 실리케이트가 형성된다. 이때 300 내지 400℃의 증착온도에서 고유전체 물질을 주입하여 초기 싸이클에서 실리케이트가 형성되고 싸이클 수, 플라즈마 파워와 가스 종류 및 유량에 따라 두께를 조절하게 된다.
도 2c를 참조하면, 실리케이트인 제 1 유전체막(24) 상부에 제 2 유전체막 (25)으로 고유전체막이 형성하게 된다. 이때는 동일 챔버에서 플라즈마 원자층 증착법으로 플라즈마 소스가스로는 금속유기물(metal organic) 또는 할로겐화물(halide)을 사용하고, 플라즈마 발생시 반응가스로는 O2, N2O, NO, H2O, O3 등을 사용하여 제 2 유전체막(25)인 고유전체 물질을 형성하게 된다.
고유전체 원료물질이란 SiO2의 유전 상수, 즉 3.9보다 큰 유전상수를 갖는 유전체 물질을 말하며, 상기 고유전체 원료로는 Al2O3, HfO2, ZrO2, SiON, La2O3, Y2O3, TiO2, CeO2, N2O3, Ta2O5, BaTiO3, SrTiO3, BST, PZT와 같은 재료와 혼합 산화물(mixture oxide)인 HfxAlyOz, ZrxAlyOz, HfSiO4, ZrSiO4 등이 있다.
또한, 상기 형성된 제 2 유전체막 상부를 N2O, NO, N2 플라즈마 방법으로 질화시키기도 한다.
도 2d를 참조하면, 제 3 유전체막(26)은 원거리 플라즈마 원자층 증착법으로 고유전체 물질을 형성하거나 또는 종래의 PVD 나 CVD 법으로 SiO2를 형성함으로써 제 1 유전체막(24), 제 2 유전체막(25), 제 3 유전체막(26) 구조를 형성하게 된다.
본 발명의 또 다른 실시 예로 원거리 플라즈마 원자층 증착방법 외에 상기 반도체 기판 상부의 소정 영역에 터널 산화막 및 폴리실리콘막을 형성한 후 고유전체 물질을 다이렉트 플라즈마 원자층 증착법으로 증착하여 제 1 유전체막을 형성하고, 상기 제 1 유전체막 상부에 상기 고유전체 물질을 다이렉트 플라즈마 원자층 증착법으로 증착하여 제 2 유전체막을 형성한 후 다이렉트 플라즈마 원자층 증착 법, PVD, 또는 CVD 법으로 제 3 유전체막을 형성한다.
상술한 바와 같이 본 발명에 의하면, 고유전체 물질을 원거리 플라즈마 원자층 증착 방법을 이용하여 형성시 초기에 형성된 실리케이트를 제 1 유전체막으로 하고 그 위에 형성되는 고유전체막을 제 2 유전체막으로 하여 한 공정으로 제 1 및 제 2 유전체막을 동시에 형성함으로써 공정단축에 따른 원가를 절감할 수 있고 기존의 유전체막 구조보다 막질이 우수하고 스텝 커버리지도 향상된 막을 형성할 수 있다. 또한 유전상수가 높은 실리케이트 및 고유전체막을 형성함으로써 충전용량의 증가와 절연 파괴 전압의 상승을 구현할 수 있다. 그리고 플라즈마를 이용하기 때문에 보다 조밀한 박막을 형성할 수 있고, 고유전체 물질을 이용함으로써 같은 유효산화두께(ETO)에서 SiO2보다 누설전류 및 전기용량 특성을 향상시킬 수 있으며 400℃ 이하의 낮은 온도에서 증착하기 때문에 열 손상에 의한 터널 산화막의 신뢰성 저하를 막을 수 있다.
Claims (7)
- 반도체 기판 상부의 소정 영역에 터널 산화막 및 폴리실리콘막을 형성한 후 고유전체 물질을 원거리 플라즈마 원자층 증착법으로 증착하여 제 1 유전체막을 형성하는 단계;상기 제 1 유전체막 상부에 상기 고유전체 물질을 플라즈마 원자층 증착법으로 증착하여 제 2 유전체막을 형성하는 단계; 및상기 제 2 유전체막 상부에 제 3 유전체막을 형성하는 단계를 포함하는 플래시 메모리 소자의 유전체막 형성 방법.
- 제 1 항에 있어서, 상기 원거리 플라즈마 원자층 증착법 및 상기 플라즈마 원자층 증착법은 소스 가스로 금속 유기물 또는 할로겐 화합물을 사용하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 원거리 플라즈마 원자층 증착법 및 상기 플라즈마 원자층 증착법은 반응 가스로 O2, N2O, NO, Ar, N2, H2 중 어느 하나를 사용하거나 혼합 사용하는 플래시 메모리 소자 제조 방법.
- 제 1 항에 있어서, 상기 원거리 플라즈마 원자층 증착법 및 상기 플라즈마 원자층 증착법은 고유전체 원료물질로 Al2O3, HfO2, ZrO2, SiON, La2O3, Y2O3, TiO2, CeO2, N2O3, Ta2O5, BaTiO3, SrTiO3, BST, PZT와 같은 재료와 혼합 산화물인 HfxAlyOz, ZrxAlyOz, HfSiO4, ZrSiO4 등을 사용하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 제 2 유전체막 상부 표면을 N2O 플라즈마, NO 플라즈마, N2 플라즈마 중 어느 하나를 이용하여 질화시키는 단계를 더 포함하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 제 3 유전체막은 원거리 플라즈마 원자층 증착법으로 고유전체 물질을 형성하거나 또는 종래의 PVD 나 CVD 법 중 어느 하나의 방법으로 형성하는 플래시 메모리 소자의 제조 방법.
- 반도체 기판 상부의 소정 영역에 터널 산화막 및 폴리실리콘막을 형성한 후 고유전체 물질을 다이렉트 플라즈마 원자층 증착법으로 증착하여 제 1 유전체막을 형성하는 단계;상기 제 1 유전체막 상부에 상기 고유전체 물질을 다이렉트 플라즈마 원자층 증착법으로 증착하여 제 2 유전체막을 형성하는 단계; 및상기 제 2 유전체막 상부에 다이렉트 플라즈마 원자층 증착법, PVD, 또는 CVD 법으로 제 3 유전체막을 형성하는 단계를 포함하는 플래시 메모리 소자의 유전체막 형성 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050121665A KR100763123B1 (ko) | 2005-12-12 | 2005-12-12 | 플래시 메모리 소자의 유전체막 형성 방법 |
| US11/489,230 US7507644B2 (en) | 2005-12-12 | 2006-07-19 | Method of forming dielectric layer of flash memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050121665A KR100763123B1 (ko) | 2005-12-12 | 2005-12-12 | 플래시 메모리 소자의 유전체막 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20070062013A true KR20070062013A (ko) | 2007-06-15 |
| KR100763123B1 KR100763123B1 (ko) | 2007-10-04 |
Family
ID=38139933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050121665A KR100763123B1 (ko) | 2005-12-12 | 2005-12-12 | 플래시 메모리 소자의 유전체막 형성 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7507644B2 (ko) |
| KR (1) | KR100763123B1 (ko) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100833445B1 (ko) * | 2006-03-14 | 2008-05-29 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조방법 |
| KR100953064B1 (ko) * | 2007-06-28 | 2010-04-13 | 주식회사 하이닉스반도체 | 비휘발성 메모리 소자의 제조 방법 |
| KR20210069175A (ko) * | 2019-12-02 | 2021-06-11 | 주식회사 원익아이피에스 | 박막 증착 방법 |
| KR20210073650A (ko) * | 2019-12-10 | 2021-06-21 | 주식회사 원익아이피에스 | 갭필 절연막을 포함하는 반도체 소자의 제조방법 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080157181A1 (en) * | 2006-12-28 | 2008-07-03 | Hynix Semiconductor Inc. | Non-volatile memory device and fabrication method thereof |
| KR20090025780A (ko) * | 2007-09-07 | 2009-03-11 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조 방법 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6187633B1 (en) * | 1998-10-09 | 2001-02-13 | Chartered Semiconductor Manufacturing, Ltd. | Method of manufacturing a gate structure for a semiconductor memory device with improved breakdown voltage and leakage rate |
| JP2002314072A (ja) | 2001-04-19 | 2002-10-25 | Nec Corp | 高誘電体薄膜を備えた半導体装置及びその製造方法並びに誘電体膜の成膜装置 |
| TW490748B (en) * | 2001-05-04 | 2002-06-11 | Macronix Int Co Ltd | Flash memory structure |
| US6926572B2 (en) * | 2002-01-25 | 2005-08-09 | Electronics And Telecommunications Research Institute | Flat panel display device and method of forming passivation film in the flat panel display device |
| KR100464424B1 (ko) * | 2002-07-05 | 2005-01-03 | 삼성전자주식회사 | 누설 전류를 감소시킬 수 있는 게이트 절연막 형성방법 |
| US7122415B2 (en) * | 2002-09-12 | 2006-10-17 | Promos Technologies, Inc. | Atomic layer deposition of interpoly oxides in a non-volatile memory device |
| US6893920B2 (en) * | 2002-09-12 | 2005-05-17 | Promos Technologies, Inc. | Method for forming a protective buffer layer for high temperature oxide processing |
| KR100532960B1 (ko) * | 2003-07-26 | 2005-12-01 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 형성방법 |
| KR100541157B1 (ko) * | 2004-02-23 | 2006-01-10 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조 방법 |
| KR100685635B1 (ko) * | 2004-06-25 | 2007-02-22 | 매그나칩 반도체 유한회사 | 반도체 소자의 엠아이엠 캐패시터 형성방법 및 엠아이엠캐패시터 |
| KR100587082B1 (ko) * | 2004-06-30 | 2006-06-08 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 형성방법 |
| KR100539213B1 (ko) * | 2004-07-10 | 2005-12-27 | 삼성전자주식회사 | 복합 유전막 형성 방법 및 이를 이용하는 반도체 장치의제조 방법 |
-
2005
- 2005-12-12 KR KR1020050121665A patent/KR100763123B1/ko not_active IP Right Cessation
-
2006
- 2006-07-19 US US11/489,230 patent/US7507644B2/en not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100833445B1 (ko) * | 2006-03-14 | 2008-05-29 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조방법 |
| KR100953064B1 (ko) * | 2007-06-28 | 2010-04-13 | 주식회사 하이닉스반도체 | 비휘발성 메모리 소자의 제조 방법 |
| KR20210069175A (ko) * | 2019-12-02 | 2021-06-11 | 주식회사 원익아이피에스 | 박막 증착 방법 |
| KR20210073650A (ko) * | 2019-12-10 | 2021-06-21 | 주식회사 원익아이피에스 | 갭필 절연막을 포함하는 반도체 소자의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100763123B1 (ko) | 2007-10-04 |
| US20070134874A1 (en) | 2007-06-14 |
| US7507644B2 (en) | 2009-03-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100555543B1 (ko) | 원자층 증착법에 의한 고유전막 형성 방법 및 그고유전막을 갖는 커패시터의 제조 방법 | |
| KR100644405B1 (ko) | 불휘발성 메모리 장치의 게이트 구조물 및 이의 제조 방법 | |
| KR100932321B1 (ko) | 비휘발성 메모리 소자 및 그 제조 방법 | |
| KR20090095393A (ko) | 전하 트랩층을 갖는 불휘발성 메모리소자의 제조방법 | |
| KR100763123B1 (ko) | 플래시 메모리 소자의 유전체막 형성 방법 | |
| KR100729354B1 (ko) | 유전막의 전기적 특성 향상을 위한 반도체 소자의 제조방법 | |
| US20080157181A1 (en) | Non-volatile memory device and fabrication method thereof | |
| KR100611072B1 (ko) | 원자층 적층 방법과 이를 이용한 게이트 구조물의 제조방법 및 커패시터의 제조 방법 | |
| KR100859256B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| KR101153310B1 (ko) | Ｍｏｓ형 반도체 메모리 장치의 제조 방법 및 플라즈마 ｃｖｄ 장치 | |
| KR20080029716A (ko) | 플래시 메모리 소자 및 그 제조 방법 | |
| KR100998417B1 (ko) | 반도체 메모리 소자의 유전체막 형성 방법 | |
| KR100753079B1 (ko) | 비휘발성 메모리 소자의 형성 방법 | |
| KR100744026B1 (ko) | 플래시 메모리 소자의 제조방법 | |
| KR100927751B1 (ko) | 플래시 메모리 소자의 제조방법 | |
| US9741574B2 (en) | Cyclic deposition method for thin film and manufacturing method for semiconductor, and semiconductor device | |
| KR100953064B1 (ko) | 비휘발성 메모리 소자의 제조 방법 | |
| KR20080030274A (ko) | Ｓｏｎｏｓ 구조를 갖는 불휘발성 메모리 소자의 제조 방법 | |
| KR20090025444A (ko) | 비휘발성 메모리 소자의 제조 방법 | |
| KR20060074991A (ko) | 캐패시터 제조 방법 | |
| KR20090078104A (ko) | 플래시 메모리 소자의 제조 방법 | |
| KR20090025446A (ko) | 비휘발성 메모리 소자의 제조 방법 | |
| TW201327689A (zh) | 可提升可靠度的半導體元件的製造方法 | |
| KR20050067446A (ko) | 반도체 소자의 캐패시터 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110825 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20120824 Year of fee payment: 6 |
|
| LAPS | Lapse due to unpaid annual fee |