KR20150089092A - 비평면 트랜지스터들 및 그 제조 방법들 - Google Patents

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서브하쉬 엠. 조쉬
마이클 하텐도르프
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인텔 코포레이션
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Abstract

본 발명은 비평면 트랜지스터들 내에 소스/드레인 구조들을 형성하는 것에 관한 것이고, 여기에서 핀 스페이서들은, 비평면 트랜지스터 핀들로부터 소스/드레인 구조들을 형성하거나 또는 소스/드레인 구조들을 형성하도록 비평면 트랜지스터 핀들을 적합한 재료들로 대체하기 위해 비평면 트랜지스터들로부터 제거된다.

Description

비평면 트랜지스터들 및 그 제조 방법들{NON-PLANAR TRANSISTORS AND METHODS OF FABRICATION THEREOF}
본 발명의 실시예들은 일반적으로 마이크로일렉트로닉 디바이스 제조 분야 및, 보다 구체적으로는, 비평면 트랜지스터들의 제조에 관한 것이다.
본 발명의 청구 대상은 본 명세서의 마지막 부분에서 구체적으로 나타내어지고 명료하게 청구된다. 본 발명의 전술한, 그리고 그외의 특징들은, 첨부된 도면들과 함께 취해진, 이하의 설명 및 첨부된 특허청구범위로부터 더 완전히 명백해질 것이다. 첨부된 도면들은 본 발명에 따른 몇몇 실시예들만을 도시하고, 따라서, 그것의 범위를 한정하는 것으로 간주되지 않는다는 것은 당연하다. 본 발명은 첨부된 도면들의 이용을 통해 부가적인 한정 및 상세와 함께 설명될 것이기 때문에, 본 발명의 이점들은 더 용이하게 확인될 수 있다.
도 1은, 본 발명의 실시예에 따른, 비평면 트랜지스터 구조의 사시도.
도 2는, 본 발명의 실시예에 따른, 비평면 트랜지스터의 트랜지스터 게이트 및 트랜지스터 핀 위에 퇴적된 유전체 재료의 측단면도를 나타내는 도면.
도 3은, 본 발명의 실시예에 따른, 비평면 트랜지스터의 트랜지스터 게이트 및 트랜지스터 핀 상의 유전체 재료로부터의 트랜지스터 게이트 스페이서들 및 트랜지스터 핀 스페이서들의 형성 이후의 도 2의 구조의 측단면도를 나타내는 도면.
도 4는, 본 발명의 실시예에 따른, 유전체 재료 상의 캐핑(capping) 재료층의 형성 이후의 도 2의 구조의 측단면도를 나타내는 도면.
도 5는, 본 발명의 실시예에 따른, 캐핑 재료층의 일부분을 노출시키는 희생층의 형성 이후의 도 4의 구조의 측단면도를 나타내는 도면.
도 6은, 본 발명의 실시예에 따른, 노출된 캐핑 재료층의 변화 이후의 도 5의 구조의 측단면도를 나타내는 도면.
도 7은, 본 발명의 실시예에 따라, 캐핑 구조가 트랜지스터 게이트 상의 유전체 재료로부터 형성되는 도 6의 구조의 측단면도를 나타내는 도면.
도 8은, 본 발명의 실시예에 따른, 방향성 에칭 프로세스 동안의 도 7의 구조의 측단면도를 나타내는 도면.
도 9는, 본 발명의 실시예에 따른, 유전체가 트랜지스터 핀으로부터 제거되지만 트랜지스터 게이트 상에 유전체 재료가 남아있는, 방향성 에칭 프로세스 이후의 도 8의 구조의 측단면도를 나타내는 도면.
도 10은, 본 발명의 실시예에 따른, 소스/드레인 구조를 형성하도록 도 9의 핀에 도펀트를 주입하는 것을 나타내는 도면.
도 11은, 본 발명의 실시예에 따른, 트랜지스터 핀의 제거 이후의 도 9의 구조의 측단면도를 나타내는 도면.
도 12는, 본 발명의 실시예에 따른, 도 11에 도시된 바와 같은, 트랜지스터 핀의 제거 이후 형성된 소스/드레인 구조의 측단면도를 나타내는 도면.
도 13은, 본 발명의 실시예에 따른, 개구를 형성하기 위해 트랜지스터 핀 스페이서들 사이로부터 트랜지스터 핀을 제거한 이후의 도 3의 구조의 측단면도를 나타내는 도면.
도 14는, 트랜지스터 핀 스페이서들 사이의 개구를 소스/드레인 재료로 채운 이후의 도 13의 구조의 측단면도를 나타내는 도면.
도 15는, 본 발명의 실시예에 따른, 비방향성 에칭을 이용한 트랜지스터 핀 스페이서들의 제거 동안의 도 14의 구조의 측단면도를 나타내는 도면.
도 16은, 본 발명의 실시예에 따른, 비방향성 에칭을 이용한 트랜지스터 핀 스페이서들의 제거 이후의 도 15의 구조의 측단면도를 나타내는 도면.
도 17은, 본 발명의 일 실시예에 따른, 스페이서들 없이 소스/드레인 구조들을 형성하는 프로세스의 흐름도.
도 18은, 본 발명의 또 다른 실시예에 따른, 스페이서들 없이 소스/드레인 구조들을 형성하는 프로세스의 흐름도.
이하의 상세한 설명에서, 청구 대상이 실시될 수 있는 특정 실시예들을, 예시의 방식으로, 도시하는 첨부된 도면들에 대해 참조한다. 이러한 실시예들은 본 기술 분야에 숙련된 자들이 청구 대상을 실시할 수 있게 하기에 충분히 상세하게 설명된다. 다양한 실시예들은, 상이하더라도, 반드시 상호 배제적이지는 않다는 것은 당연하다. 예를 들어, 일 실시예와 함께, 본원에 설명된 특정 특징, 구조, 또는 특성은 청구 대상의 기술적 사상 및 범위로부터 벗어나지 않고 그외의 실시예들 내에서 구현될 수 있다. 본 명세서 내의 "일 실시예" 또는 "실시예"에 대한 참조는, 실시예와 함께 설명된 특정 특징, 구조, 또는 특성이, 본 발명 내에 포함되는 적어도 일 구현에 포함된다는 것을 의미한다. 따라서, 구절 "일 실시예" 또는 "실시예에서"의 이용은 반드시 동일한 실시예를 지칭하지는 않는다. 또한, 각 개시된 실시예 내의 개별 엘리먼트들의 위치 또는 배열은 청구 대상의 기술적 사상 및 범위로부터 벗어나지 않고 수정될 수 있다는 것은 당연하다. 이하의 상세한 설명은, 따라서, 한정하는 의미에서 취해지지 않으며, 청구 대상의 범위는, 첨부된 특허청구범위가 부여받은 권리의 등가물들의 전체 범위와 함께, 적절하게 해석된, 첨부된 특허청구범위에 의해서만 정의된다. 도면들에서, 유사한 숫자들은 몇몇 도면들 전체에 걸쳐 동일하거나 또는 유사한 엘리먼트들 또는 기능을 지칭하고, 거기에 도시된 그러한 엘리먼트들은 반드시 서로 일정한 비율인 것은 아니고, 오히려 개별 엘리먼트들은 본 발명의 맥락에서 엘리먼트들을 더 용이하게 이해하기 위해 확대 또는 축소될 수 있다.
3중 게이트 트랜지스터들 및 FinFET들과 같은, 비평면 트랜지스터들의 제조에서, 비평면 반도체 바디들은, (예를 들어, 약 30nm 미만의) 매우 작은 게이트 길이들을 갖는 완전한 공핍(depletion)이 가능한 트랜지스터들을 형성하는 데 이용될 수 있다. 이러한 반도체 바디들은 일반적으로 핀 형태이고, 따라서, 일반적으로 트랜지스터 "핀들"로서 지칭된다. 예를 들어, 3중 게이트 트랜지스터에서, 트랜지스터 핀들은 벌크 반도체 기판 또는 실리콘 온 인슐레이터(silicon-on-insulator) 기판 상에 형성된 상부 표면 및 2개의 대향하는 측벽들을 갖는다. 게이트 유전체는 반도체 바디의 상부 표면 및 측벽들 상에 형성될 수 있고, 게이트 전극은 반도체 바디의 상부 표면 상의 게이트 유전체 위에, 그리고 반도체 바디의 측벽들 상의 게이트 유전체에 인접하여 형성될 수 있다. 따라서, 게이트 유전체 및 게이트 전극이 반도체 바디의 3개의 면에 인접하기 때문에, 3개의 별개의 채널 및 게이트가 형성된다. 형성된 3개의 별개의 채널이 있기 때문에, 반도체 바디는, 트랜지스터가 턴 온되는 경우 완전히 공핍될 수 있다. finFET 트랜지스터들에 관해, 게이트 재료 및 전극은 반도체 바디의 측벽들만을 접촉하여, (3중 게이트 트랜지스터에서의 3개 대신에) 2개의 별개의 채널이 형성되게 한다.
본 발명의 실시예들은 비평면 트랜지스터들 내에 소스/드레인 구조들을 형성하는 것에 관한 것이고, 여기에서 핀 스페이서들은, 비평면 트랜지스터 핀들로부터 소스/드레인 구조들을 형성하기 위해, 또는 소스/드레인 구조들을 형성하도록 비평면 트랜지스터 핀들을 적합한 재료들로 대체하기 위해 비평면 트랜지스터들로부터 제거된다.
도 1은, 기판(102) 상으로부터의, 또는 그로부터의 적어도 하나의 비평면 트랜지스터(112) 및 비평면 트랜지스터 핀(112) 위에 형성된 적어도 하나의 비평면 트랜지스터 게이트(122)로 구성되는, 3중 게이트 트랜지스터로서 도시된, 비평면 트랜지스터(100)의 사시도이다. 본 발명의 실시예에서, 기판(102)은 단결정 실리콘 기판일 수 있다. 기판(102)은 또한, 실리콘 온 인슐레이터("SOI"), 게르마늄, 갈륨 비화물, 인듐 안티몬화물, 납 텔루르화물, 인듐 비화물, 인듐 인화물, 갈륨 비화물, 갈륨 안티몬화물, 등과 같은, 그외의 타입의 기판들일 수 있고, 이들 중 임의의 것은 실리콘과 화합(combine)될 수 있다.
도 1에 도시된 바와 같이, 비평면 트랜지스터 핀(112)은 상부 표면(114) 및 측면으로 대향하는 측벽들의 쌍인, 제1 측벽(116) 및 대향하는 제2 측벽(118)을 가질 수 있고, 비평면 트랜지스터 게이트(122)는 상부 표면(134) 및 측면으로 대향하는 측벽들의 쌍인, 제1 측벽(136) 및 대향하는 제2 측벽(138)을 가질 수 있다. 도 1에 더 도시된 바와 같이, 트랜지스터 핀 상부 표면(114) 상에 또는 그에 인접하여, 그리고 제1 트랜지스터 핀 측벽들(116) 및 대향하는 제2 트랜지스터 핀 측벽들(118) 상에 또는 그에 인접하여 게이트 유전체층(124)을 형성함으로써 트랜지스터 게이트(122)가 비평면 트랜지스터 핀(112) 위에 제조될 수 있다. 게이트 전극(126)은 게이트 유전체층(124) 상에 또는 그에 인접하여 형성될 수 있다. 본 발명의 일 실시예에서, 트랜지스터 핀(112)은 트랜지스터 게이트들(122)에 실질적으로 수직인 방향으로 이어져 있다.
게이트 유전체층(124)은, 실리콘 이산화물(SiO2), 실리콘 산질화물(SiOxNy), 실리콘 질화물(Si3N4), 및 하프늄 산화물, 하프늄 실리콘 산화물, 란타늄 산화물, 란타늄 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈륨 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈륨 산화물, 및 납 아연 니오베이트와 같은 하이-k(high-k) 유전체 재료들을 포함하나 이에 한정되지 않는, 임의의 공지된 게이트 유전체 재료로부터 형성될 수 있다. 또한, 게이트 유전체층(124)은, 본 기술 분야에 숙련된 자들에게 이해될 바와 같이, 공지된 기법들에 의해, 예를 들어, 화학 기상 증착("CVD"), 물리 기상 증착("PVD"), 원자층 증착("ALD")에 의해, 게이트 전극 재료를 퇴적하고, 이후 공지된 포토리소그래피 및 에칭 기법들을 이용하여 게이트 전극 재료를 패터닝함으로써 형성될 수 있다.
게이트 전극(126)은 임의의 적합한 게이트 전극 재료로 형성될 수 있다. 본 발명의 실시예에서, 게이트 전극(126)은, 폴리실리콘, 텅스텐, 루테늄, 팔라듐, 백금, 코발트, 니켈, 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄, 티타늄 탄화물, 지르코늄 탄화물, 탄탈륨 탄화물, 하프늄 탄화물, 알루미늄 탄화물, 그외의 금속 탄화물들, 금속 질화물들 및 금속 산화물들을 포함하나, 이에 한정되지 않는 재료들로부터 형성될 수 있다. 또한, 게이트 전극(126)은, 본 기술 분야에 숙련된 자들에게 이해될 바와 같이, 공지된 기법들에 의해, 예를 들어, 게이트 전극 재료를 블랭킷(blanket) 퇴적하고 이후 공지된 포토리소그래피 및 에칭 기법들을 이용하여 게이트 전극 재료를 패터닝함으로써 형성될 수 있다.
소스 영역 및 드레인 영역(도시되지 않음)은 게이트 전극(126)의 대향하는 면들 상에 형성될 수 있다. 일 실시예에서, 소스 및 드레인 영역들은, 설명될 바와 같이, 트랜지스터 핀(112)을 도핑함으로써 형성될 수 있다. 또 다른 실시예에서, 소스 및 드레인 구조들은, 설명될 바와 같이, 소스 및 드레인 영역들을 형성하기 위해 트랜지스터 핀(112)의 일부분들을 제거하고 이러한 일부분들을 적합한 재료(들)로 대체함으로써 형성될 수 있다.
도 2-13은, 화살표 A에 따른 도 1의 비평면 트랜지스터 게이트(122)의 측단면도들, 및 화살표 B에 따른 도 1의 비평면 트랜지스터 핀(112)의 측단면도들을 예시한다.
도 2에 예시된 바와 같이, 유전체 재료층(142)은 비평면 트랜지스터 게이트(122) 및 비평면 트랜지스터 핀(112)을 덮도록 도 1의 비평면 트랜지스터(100) 위에 등각 퇴적될 수 있다. 본 기술 분야에 숙련된 자들에게 공지된 바와 같이, 등각 퇴적된 재료는 코팅되어있는 대상의 모든 노출된 표면들 상에서 실질적으로 동일한 퇴적된 두께를 갖는다. 유전체 재료층(142)은, 본 기술 분야에 공지된 임의의 적합한 기법에 의해 등각 퇴적될 수 있는, 실리콘 이산화물(SiO2), 실리콘 산질화물(SiOxNy), 실리콘 질화물(Si3N4), 및 하이-k(high-k) 유전체 재료들을 포함하나 이에 한정되지 않는, 임의의 공지된 게이트 유전체 재료로부터 형성될 수 있다.
도 3에 도시된 바와 같이, 도 2의 유전체 재료층(142)은, 예를 들어, 적합한 에천트를 이용한 방향성 에칭(화살표들(150)로서 도시됨) 및 임의의 공지된 기법에 의해 에칭되어 비평면 트랜지스터 게이트 상부 표면(134)에 근접한 유전체 재료층(142)의 일부분을 제거하여 비평면 트랜지스터 게이트 측벽들(136 및 138)에 인접한 스페이서들(144)을 형성하고 동시에 비평면 트랜지스터 핀 측벽들(116 및 118) 상에 스페이서들(146)을 형성하면서, 기판(102)에 인접한 유전체 재료층(142)을 실질적으로 제거할 수 있다. 본 기술 분야에 숙련된 자들에게 공지된 바와 같이, 방향성 에칭은 특정 축을 따라 재료를 에칭하도록 수행될 수 있다. 본 기술 분야에 숙련된 자들에게 또한 공지된 바와 같이, 스페이서들(예를 들어, 엘리먼트들(144 및 146))은, 트랜지스터들과 같은, 마이크로일렉트로닉 디바이스들 내의 전도성 구조들을 전기적으로 격리하기 위해 그러한 전도성 구조들의 측벽에 인접하여 형성되는 얇은 유전체 재료층들이다. 논의될 바와 같이, 비평면 트랜지스터 게이트 스페이서들(144)이, 후속하여 형성되는 소스 및 드레인 구조들(이하 "소스/드레인 구조들"로서 총괄적으로 지칭됨)로부터 비평면 트랜지스터 게이트(122)의 분리를 정의하기 위해 필요하지만, 비평면 트랜지스터 핀 스페이서들(146)의 형성은 소스/드레인 구조들의 원하는 선명도(definition) 및 형성을 방해할 수 있거나 또는 소스/드레인 구조들로의 비평면 트랜지스터 핀(112)의 원하는 변경을 방해할 수 있다.
도 4-9는 비평면 트랜지스터 게이트 스페이서들(144)을 제거하지 않고 비평면 트랜지스터 핀 스페이서들(146)을 제거하기 위한 프로세스의 일 실시예를 예시한다. 도 4에 도시된 바와 같이, 화학 기상 증착 형성된 실리콘 이산화물의 층과 같은, 캐핑 재료층(152)이 유전체 재료층(142) 위에 형성될 수 있다. 도 5에 도시된 바와 같이, 희생층(154)이 캐핑 재료층(152) 위에 형성될 수 있고, 캐핑 재료층(152)의 일부분(158)을 노출시키도록 리세스(recess)될 수 있다. 희생층(154)의 리세스는, 건식 에칭과 같은, 임의의 에칭 기법에 의해 달성될 수 있다. 도 6에 도시된 바와 같이, 캐핑 재료층(152)의 노출된 일부분(158)은, 화살표들(156)로서 도시된 바와 같이, 예를 들어, 하이 도우즈(high dose) 이온 주입에 의해, 그것의 에칭 특성들을 변경시키도록 변화될 수 있다. 하이 도우즈 이온 주입에 있어서, 주입 도우즈는 캐핑 재료층(152)의 주입된 부분에서 구성의 변화를 만들기 충분할 정도로 높아야 한다. 희생층(154)은, 예를 들어, 클리닝 단계가 이어지는 애싱(ashing), 및 (주입된 이온들을 통합시키기 위한) 고온 어닐링(anneal)에 의해 제거될 수 있고, 변화되지 않은 캐핑 재료(152)는, 예를 들어, 에칭에 의해 제거되어, 도 7에 도시된 바와 같은, 비평면 트랜지스터 게이트 상부 표면(134)에 근접한 비평면 트랜지스터 게이트(122)의 윗부분(166)에 근접한 캐핑 구조(164)를 형성할 수 있다. 본 기술 분야에 숙련된 자들에게 이해될 바와 같이, 캐핑 구조(164)는, 포토레지스트 재료들과 같은, 임의의 적합한 재료일 수 있다는 것은 당연하다.
도 8에 도시된 바와 같이, (화살표들(168)에 의해 예시된) 방향성 에칭은 기판(102)을 향한 방향으로 에칭하도록 유전체 재료층(142)에 대해 수행될 수 있다. 그러한 방향성 에칭(168)에 대해, 캐핑 구조(164)는, 비평면 트랜지스터 게이트(122)에 인접한 유전체 재료층(142)은 보호하지만 기판(102) 및 비평면 트랜지스터 핀(112)에 인접한 유전체 재료층(142)은 보호하지 않는다. 이는, 도 9에 도시된 바와 같이, 유전체 재료층(142)의 일부분이 비평면 트랜지스터 게이트(122)에 인접하여 남게 하고, 비평면 트랜지스터 핀(112)으로부터 실질적으로 모든 유전체 재료층(142)이 제거되게 한다. 도 10에 도시된 바와 같이, 일단 비평면 트랜지스터 핀(112)으로부터 유전체 재료층(142)의 일부분이 제거되면, 소스/드레인 구조(174)를 형성하도록 비평면 트랜지스터 핀(112)의 적어도 일부분에 도펀트가 주입(화살표들(172)로 도시됨)될 수 있다. 그러한 기술 분야에 숙련된 자들에게 이해될 바와 같이, 도펀트 주입은 반도체 재료들의 전도성 및 전자적 특성들을 변화시키기 위한 목적을 위해 그것들 내로 불순물들을 주입하는 프로세스이다. 이는 일반적으로, 총괄하여 "도펀트들"이라고 불리는, P-타입 이온들(예를 들어, 붕소) 또는 N-타입 이온들(예를 들어, 인) 중 하나의 이온 주입에 의해 달성된다. 도 10에 또한 도시된 바와 같이, 비평면 트랜지스터 핀(112)의 균일한 도핑을 달성하기 위해, 도펀트들은 비평면 트랜지스터 핀(112)의 면 중 어느 하나로부터의 각도에서 트랜지스터 핀(112) 내로 주입될 수 있다(172).
또 다른 실시예에서, 도 11에 도시된 바와 같이, 비평면 트랜지스터 핀(112)(도 9 참조)은, 에칭과 같은, 본 기술 분야에 공지된 임의의 기법에 의해 제거될 수 있다. 일 실시예에서, 비평면 트랜지스터 핀(112)은, 브롬화수소, 삼불화질소, 및 육불화황과 같은, 가스들을 이용한 플라즈마 에칭 프로세스 또는, 수산화암모늄, 수산화 칼륨, 수산화테트라메틸암모늄, 등과 같은, 용액들을 이용한 습식 에칭에 의해 제거될 수 있다.
도 12에 도시된 바와 같이, 일단 비평면 트랜지스터 핀(112)이 제거되면, 그것의 위치에 소스/드레인 구조(182)가 형성될 수 있다. 소스/드레인 구조(182)는, 퇴적, 리소그래피, 및 에칭 프로세스들을 포함하나 이에 한정되지 않는, 임의의 공지된 제조 프로세스들에 의해 제조될 수 있다. 일 실시예에서, 소스/드레인 구조(182)는 에피택시 성장된 실리콘, 실리콘 게르마늄, 실리콘/게르마늄/주석, 게르마늄, 실리콘 탄화물, 등일 수 있고, (전술한 바와 같은) 붕소 또는 인과 같은, 도펀트들을 포함할 수 있다. 본 기술 분야에 숙련된 자들에게 이해될 바와 같이, 소스/드레인 구조(182)의 제조에 이용되는 재료는 그것이 이용되는 비평면 트랜지스터(100)(도 1 참조)에 대해 실질적으로 최적의 성능을 갖도록 설계될 수 있다.
도 3에서 시작하는, 또 다른 실시예에서, 도 13에 도시된 바와 같이, 비평면 트랜지스터 핀(112)은, 에칭과 같은, 본 기술 분야에 공지된 임의의 기법에 의해 비평면 트랜지스터 핀 스페이서들(146) 사이로부터 제거되어 개구(148)를 형성할 수 있다. 일단 비평면 트랜지스터 핀(112)(도 3 참조)이 제거되면, 적합한 소스/드레인 재료가 개구(148)(도 13 참조) 내에 배치되어, 도 14에 도시된 바와 같이, 소스/드레인 구조(184)를 형성할 수 있다. 도 14로부터 알 수 있는 바와 같이, 소스/드레인 구조(184)의 치수들은, 비평면 트랜지스터(100)(도 1 참조)의 성능에 대해 최적이 아닐 수 있는, 원래의 비평면 트랜지스터 핀(112)의 치수들에 의해 실질적으로 제약된다.
따라서, 비평면 트랜지스터 핀 스페이서들(146)은 소스/드레인 구조의 형성 이전에 제거될 수 있다. 도 15에 도시된 바와 같이, 비방향성 에칭(화살표들(192)에 의해 도시됨)이 비평면 트랜지스터 게이트 스페이서들(144) 및 비평면 트랜지스터 핀 스페이서들(146)에 대해 수행될 수 있다. 본 기술 분야에 숙련된 자들에게 공지된 바와 같이, 비방향성 에칭은 에칭될 재료의 모든 노출된 표면들을 실질적으로 동일한 레이트로 에칭할 수 있다. 비방향성 에칭(192)은 외부 표면들(146a)뿐만 아니라, 비평면 트랜지스터 핀 스페이서들(146)의 내부 표면들(146b)(즉, 개구(148) 내)도 에칭하기 때문에, 비평면 트랜지스터 핀 스페이서들(146)은, 그의 외부 표면들(144a)만이 에칭되는 비평면 트랜지스터 게이트 스페이서들(144)보다 빠른 레이트로 에칭된다. 따라서, 도 16에 도시된 바와 같이, 비평면 트랜지스터 핀 스페이서들(146)(도 15 참조)은 제거될 수 있는 반면, 비평면 트랜지스터 게이트 스페이서들(144)은 단지 얇아지지만, 여전히 존재할 수 있다. 도 16에 도시된 바와 같이, 일단 비평면 트랜지스터 핀 스페이서들(146)(도 15 참조)이 제거되면, 도 12에 관해 도시되고 논의된 바와 같이, 소스/드레인 구조(182)가 형성될 수 있다.
본 발명의 비평면 트랜지스터를 형성하는 하나의 프로세스의 실시예는 도 17의 흐름도(200)에서 예시된다. 블록(210)에서 정의된 바와 같이, 기판 상에 비평면 트랜지스터 핀을 형성할 수 있다. 블록(220)에서 정의된 바와 같이, 비평면 트랜지스터 핀 위에 비평면 트랜지스터 게이트를 형성할 수 있다. 블록(230)에서 정의된 바와 같이, 비평면 트랜지스터 게이트 및 비평면 트랜지스터 핀 위에 유전체 재료층을 등각 퇴적할 수 있다. 블록(240)에서 정의된 바와 같이, 비평면 트랜지스터 게이트에 인접한 유전체 재료층의 일부분을 스페이서들로 형성할 수 있다. 블록(250)에서 정의된 바와 같이, 비평면 트랜지스터 게이트 스페이서들의 형성과 동시에 비평면 트랜지스터 핀에 인접한 유전체 재료의 일부분을 제거할 수 있다. 블록(260)에서 정의된 바와 같이, 이후 비평면 소스/드레인 구조를 형성할 수 있다.
본 발명의 비평면 트랜지스터를 형성하는 하나의 프로세스의 실시예는 도 18의 흐름도(300)에서 예시된다. 블록(310)에서 정의된 바와 같이, 기판 상에 비평면 트랜지스터 핀을 형성할 수 있다. 블록(320)에서 정의된 바와 같이, 비평면 트랜지스터 핀 위에 비평면 트랜지스터 게이트를 형성할 수 있다. 블록(330)에서 정의된 바와 같이, 비평면 트랜지스터 게이트 및 비평면 트랜지스터 핀 위에 유전체 재료층을 등각 퇴적할 수 있다. 블록(340)에서 정의된 바와 같이, 비평면 트랜지스터 게이트에 인접한 유전체 재료층의 일부분을 비평면 트랜지스터 게이트 스페이서들로 형성할 수 있고, 동시에 비평면 트랜지스터 핀에 인접한 유전체 재료층의 일부분을 비평면 트랜지스터 핀 스페이서들로 형성할 수 있다. 블록(350)에서 정의된 바와 같이, 비평면 트랜지스터 핀을 제거할 수 있다. 블록(360)에서 도시된 바와 같이, 비평면 트랜지스터 핀의 제거 이후 비평면 트랜지스터 핀 스페이서들을 제거할 수 있다. 블록(370)에서 도시된 바와 같이, 비평면 트랜지스터 핀 스페이서들의 제거 이후 비평면 소스/드레인 구조를 형성할 수 있다.
본 발명의 청구 대상은 도 1-18에 예시된 특정 응용들에 한정될 필요는 없다는 것은 당연하다. 본 기술 분야에 숙련된 자들에게 이해될 바와 같이, 청구 대상은 그외의 마이크로일렉트로닉 디바이스 제조 응용들에 적용될 수 있다. 또한, 청구 대상은 마이크로일렉트로닉 디바이스 제조 분야 외의 임의의 적합한 응용에서 또한 이용될 수 있다.
본 발명의 실시예들을 상세히 설명하였기 때문에, 첨부된 특허청구범위에 의해 정의되는 본 발명은, 그의 다수의 명백한 변형들이 그의 기술적 사상 또는 범위로부터 벗어나지 않고 가능하기 때문에, 전술한 설명에 기재된 특정 상세에 의해 한정되지 않는다는 것이 이해된다.

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  1. 비평면 트랜지스터의 제조 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102095707B1 (ko) 2018-10-22 2020-04-01 한국항공우주연구원 자동 펼침 바퀴

Families Citing this family (74)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5911583B2 (ja) 2011-09-30 2016-04-27 インテル・コーポレーション 非プレーナ型トランジスタの製造方法
US9064857B2 (en) * 2012-12-19 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. N metal for FinFET
US8823060B1 (en) * 2013-02-20 2014-09-02 Taiwan Semiconductor Manufacturing Co., Ltd. Method for inducing strain in FinFET channels
US9214555B2 (en) 2013-03-12 2015-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Barrier layer for FinFET channels
US9318343B2 (en) * 2014-06-11 2016-04-19 Tokyo Electron Limited Method to improve etch selectivity during silicon nitride spacer etch
KR102276642B1 (ko) * 2014-07-28 2021-07-15 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9793379B2 (en) 2014-12-12 2017-10-17 International Business Machines Corporation FinFET spacer without substrate gouging or spacer foot
US9876074B2 (en) 2015-05-22 2018-01-23 International Business Machines Corporation Structure and process to tuck fin tips self-aligned to gates
WO2017113266A1 (zh) * 2015-12-31 2017-07-06 上海凯世通半导体有限公司 FinFET的掺杂方法
KR102551349B1 (ko) 2016-01-22 2023-07-04 삼성전자 주식회사 반도체 소자 및 그 제조 방법
US10756202B2 (en) 2016-06-08 2020-08-25 Intel Corporation Quantum dot device packages
WO2017213641A1 (en) 2016-06-08 2017-12-14 Intel Corporation Interconnects for quantum dot devices
WO2017213637A1 (en) 2016-06-08 2017-12-14 Intel Corporation Quantum dot devices with patterned gates
WO2017213640A1 (en) 2016-06-08 2017-12-14 Intel Corporation Quantum dot devices
WO2017213647A1 (en) 2016-06-09 2017-12-14 Intel Corporation Quantum dot devices with back gates
WO2017213650A1 (en) 2016-06-09 2017-12-14 Intel Corporation Quantum dot devices with trenched substrates
US11177375B2 (en) 2016-06-09 2021-11-16 Intel Corporation Quantum dot devices with top gates
US10978582B2 (en) 2016-06-10 2021-04-13 Intel Corporation Gate patterning for quantum dot devices
US10991802B2 (en) 2016-06-10 2021-04-27 Intel Corporation Quantum dot devices with gate interface materials
KR102592326B1 (ko) 2016-06-20 2023-10-20 삼성전자주식회사 집적회로 소자 및 그 제조 방법
WO2018004554A1 (en) 2016-06-29 2018-01-04 Intel Corporation Quantum dot devices with modulation doped stacks
US11594599B2 (en) 2016-08-10 2023-02-28 Intel Corporation Quantum dot array devices
EP3497724A4 (en) 2016-08-10 2020-03-25 Intel Corporation QUANTUM POINT GROUP DEVICES
CN109564937B (zh) 2016-08-12 2023-06-20 英特尔公司 量子点阵列装置
EP3507837A4 (en) 2016-08-30 2020-05-06 Intel Corporation QUANTUM POINT DEVICES
US11075293B2 (en) 2016-09-24 2021-07-27 Intel Corporation Qubit-detector die assemblies
EP3516697A4 (en) 2016-09-24 2020-06-10 INTEL Corporation SINGLE ELECTRON TRANSISTORS
WO2018057018A1 (en) 2016-09-24 2018-03-29 Intel Corporation Quantum dot array devices with shared gates
CN109791946B (zh) 2016-09-24 2022-11-22 英特尔公司 双侧面量子点器件
US10615160B2 (en) 2016-09-25 2020-04-07 Intel Corporation Quantum dot array devices
WO2018063138A1 (en) 2016-09-27 2018-04-05 Intel Corporation Independent double-gate quantum dot qubits
US11276756B2 (en) 2016-09-30 2022-03-15 Intel Corporation Quantum dot devices with single electron transistor detectors
CN109643730B (zh) 2016-09-30 2022-09-13 英特尔公司 单电子晶体管(set)和基于set的qubit检测器设备
US11063040B2 (en) 2016-11-03 2021-07-13 Intel Corporation Quantum dot devices
WO2018111248A1 (en) 2016-12-14 2018-06-21 Intel Corporation Quantum well stacks for quantum dot devices
US11569428B2 (en) 2016-12-27 2023-01-31 Santa Clara Superconducting qubit device packages
US11322591B2 (en) 2017-06-24 2022-05-03 Intel Corporation Quantum dot devices
WO2018236404A1 (en) 2017-06-24 2018-12-27 Intel Corporation QUANTIC POINT DEVICES
WO2018236403A1 (en) 2017-06-24 2018-12-27 Intel Corporation QUANTIC POINT DEVICES
WO2019066840A1 (en) 2017-09-28 2019-04-04 Intel Corporation QUANTUM WELL STACK STRUCTURES FOR QUANTUM POINT DEVICES
US11557630B2 (en) 2017-09-28 2023-01-17 Intel Corporation Quantum dot devices with selectors
CN109686779B (zh) * 2017-10-19 2022-05-13 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10403551B2 (en) * 2017-11-08 2019-09-03 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drain features with an etch stop layer
US11114530B2 (en) 2017-12-17 2021-09-07 Intel Corporation Quantum well stacks for quantum dot devices
WO2019125456A1 (en) 2017-12-21 2019-06-27 Intel Corporation Quantum dot devices
US11107891B2 (en) 2017-12-23 2021-08-31 Intel Corporation Hexagonal arrays for quantum dot devices
WO2019125501A1 (en) 2017-12-23 2019-06-27 Intel Corporation Quantum dot devices
US11494682B2 (en) 2017-12-29 2022-11-08 Intel Corporation Quantum computing assemblies
US11417755B2 (en) 2018-01-08 2022-08-16 Intel Corporation Differentially strained quantum dot devices
US10490727B2 (en) 2018-02-20 2019-11-26 Intel Corporation Gate arrangements in quantum dot devices
US10475912B2 (en) 2018-02-20 2019-11-12 Intel Corporation Gate arrangements in quantum dot devices
US10665770B2 (en) 2018-03-06 2020-05-26 Intel Corporation Fin strain in quantum dot devices
US10380496B2 (en) 2018-03-19 2019-08-13 Intel Corporation Quantum computing assemblies
US10665769B2 (en) 2018-06-19 2020-05-26 Intel Corporation Quantum circuit assemblies with vertically-stacked parallel-plate capacitors
US10565515B2 (en) 2018-06-20 2020-02-18 Intel Corporation Quantum circuit assemblies with triaxial cables
US11183564B2 (en) 2018-06-21 2021-11-23 Intel Corporation Quantum dot devices with strain control
US11417765B2 (en) 2018-06-25 2022-08-16 Intel Corporation Quantum dot devices with fine-pitched gates
US10714604B2 (en) * 2018-06-25 2020-07-14 Intel Corporation Quantum dot devices with multiple dielectrics around fins
US11335778B2 (en) 2018-06-26 2022-05-17 Intel Corporation Quantum dot devices with overlapping gates
US10910488B2 (en) 2018-06-26 2021-02-02 Intel Corporation Quantum dot devices with fins and partially wrapped gates
TWI753297B (zh) * 2018-09-03 2022-01-21 美商應用材料股份有限公司 形成含矽層的方法
US11450765B2 (en) 2018-09-27 2022-09-20 Intel Corporation Quantum dot devices with diodes for electrostatic discharge protection
US11424324B2 (en) 2018-09-27 2022-08-23 Intel Corporation Multi-spacers for quantum dot device gates
US11616126B2 (en) 2018-09-27 2023-03-28 Intel Corporation Quantum dot devices with passive barrier elements in a quantum well stack between metal gates
US11749721B2 (en) 2018-09-28 2023-09-05 Intel Corporation Gate walls for quantum dot devices
US11658212B2 (en) 2019-02-13 2023-05-23 Intel Corporation Quantum dot devices with conductive liners
US11699747B2 (en) 2019-03-26 2023-07-11 Intel Corporation Quantum dot devices with multiple layers of gate metal
US11682701B2 (en) 2019-03-27 2023-06-20 Intel Corporation Quantum dot devices
US10756004B1 (en) 2019-03-28 2020-08-25 Intel Corporation Quantum computing assemblies with through-hole dies
US11011693B2 (en) 2019-06-24 2021-05-18 Intel Corporation Integrated quantum circuit assemblies for cooling apparatus
US11957066B2 (en) 2019-09-04 2024-04-09 Intel Corporation Stackable in-line filter modules for quantum computing
US10635990B1 (en) 2019-09-05 2020-04-28 Intel Corporation Quantum circuit assembly with a digital-to-analog converter and an array of analog memory cells
US11387324B1 (en) 2019-12-12 2022-07-12 Intel Corporation Connectivity in quantum dot devices
US11922274B1 (en) 2021-05-18 2024-03-05 Intel Corporation Quantum dot devices with side and center screening gates

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5817580A (en) 1996-02-08 1998-10-06 Micron Technology, Inc. Method of etching silicon dioxide
US20060154423A1 (en) * 2002-12-19 2006-07-13 Fried David M Methods of forming structure and spacer and related finfet
US6867433B2 (en) 2003-04-30 2005-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor-on-insulator chip incorporating strained-channel partially-depleted, fully-depleted, and multiple-gate transistors
US7105390B2 (en) * 2003-12-30 2006-09-12 Intel Corporation Nonplanar transistors with metal gate electrodes
KR100541657B1 (ko) * 2004-06-29 2006-01-11 삼성전자주식회사 멀티 게이트 트랜지스터의 제조방법 및 이에 의해 제조된멀티 게이트 트랜지스터
KR100578818B1 (ko) 2005-02-24 2006-05-11 삼성전자주식회사 핀 전계 효과 트랜지스터 및 이의 형성 방법
KR100714925B1 (ko) 2005-06-03 2007-05-07 인터내셔널 비지네스 머신즈 코포레이션 구조물과 스페이서 및 관련 ＦｉｎＦＥＴ의 형성 방법
US7384838B2 (en) * 2005-09-13 2008-06-10 International Business Machines Corporation Semiconductor FinFET structures with encapsulated gate electrodes and methods for forming such semiconductor FinFET structures
JP2007103455A (ja) * 2005-09-30 2007-04-19 Toshiba Corp フィン構造の半導体装置及びその製造方法
JP2007250665A (ja) 2006-03-14 2007-09-27 Toshiba Corp 半導体装置及びその製造方法
US7667271B2 (en) 2007-04-27 2010-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistors
US7476578B1 (en) * 2007-07-12 2009-01-13 International Business Machines Corporation Process for finFET spacer formation
US7939889B2 (en) * 2007-10-16 2011-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing resistance in source and drain regions of FinFETs
US7964465B2 (en) * 2008-04-17 2011-06-21 International Business Machines Corporation Transistors having asymmetric strained source/drain portions
JP5465958B2 (ja) 2009-09-01 2014-04-09 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US8716797B2 (en) 2009-11-03 2014-05-06 International Business Machines Corporation FinFET spacer formation by oriented implantation
US8598003B2 (en) * 2009-12-21 2013-12-03 Intel Corporation Semiconductor device having doped epitaxial region and its methods of fabrication
US9117905B2 (en) * 2009-12-22 2015-08-25 Taiwan Semiconductor Manufacturing Company, Ltd. Method for incorporating impurity element in EPI silicon process
US8313999B2 (en) 2009-12-23 2012-11-20 Intel Corporation Multi-gate semiconductor device with self-aligned epitaxial source and drain
JP5058277B2 (ja) * 2010-02-26 2012-10-24 株式会社東芝 半導体装置及びその製造方法
JP5911583B2 (ja) 2011-09-30 2016-04-27 インテル・コーポレーション 非プレーナ型トランジスタの製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102095707B1 (ko) 2018-10-22 2020-04-01 한국항공우주연구원 자동 펼침 바퀴

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