KR20160150123A - 비 평면형 트랜지스터용의 텅스텐 게이트 - Google Patents

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사미르 에스. 프라드한
다니엘 비 버그스트롬
진-성 천
줄리아 치우
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인텔 코포레이션
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Abstract

본 발명은 비 평면형 트랜지스터를 갖는 마이크로 전자 장치의 제조 분야에 관한 것이다. 본 설명의 실시 형태는 비 평면형 NMOS 트랜지스터 내의 게이트의 형성에 관한 것인데, 여기서 알루미늄, 티타늄 및 탄소의 조성물 등의 NMOS 일함수 물질은, 티타늄-함유 게이트 충전 장벽과 함께 사용될 수 있어서, 비 평면형 NMOS 트랜지스터 게이트의 게이트 전극의 형성 시에 텅스텐 함유 도전성 물질의 사용을 용이하게 한다.

Description

비 평면형 트랜지스터용의 텅스텐 게이트{TUNGSTEN GATES FOR NON-PLANAR TRANSISTORS}
비 평면형 트랜지스터 내의 텅스텐 게이트의 제조에 관한 것이다.
본 발명의 실시 형태들은 일반적으로 마이크로 전자 디바이스 제조 분야에 관한 것이다.
비 평면형 트랜지스터 내의 텅스텐 게이트를 제공하기 위한 것이다.
본 발명의 실시 형태들은 일반적으로 마이크로 전자 디바이스 제조 분야, 특히 비 평면형 트랜지스터 내의 텅스텐 게이트의 제조에 관련되어 있다.
비 평면형 트랜지스터 내의 텅스텐 게이트를 제공한다.
본 발명의 주제는 특별히 지적되고 명백하게 명세서의 결론 부에서 주장된다. 본 발명의 상기 및 다른 특징은, 첨부된 도면과 함께 취해진, 다음의 설명 및 첨부된 청구 범위로부터 더 명백해질 것이다. 첨부 도면은 본 발명에 따른 몇몇 실시 형태만을 묘사하고 있고, 따라서, 그 범위를 제한하는 것으로 간주되지 않아야 한다는 것을 알 수 있다. 개시 내용은 첨부 도면을 사용하여 추가로 구체적이고 상세하게 설명될 것이며, 따라서 본 발명의 장점이 더욱 용이하게 확인될 수 있다:
도 1은 본 발명의 한 실시 형태에 따른, 비 평면형 트랜지스터의 사시도이다.
도 2는 마이크로 전자 기판 내에 또는 위에 형성된 비 평면형 트랜지스터 핀의 측 단면도를 도시한다.
도 3은 본 발명의 한 실시 형태에 따른, 도 2의 비 평면형 트랜지스터 핀 위에 퇴적된 희생 물질의 측 단면도를 도시한다.
도 4는 본 발명의 한 실시 형태에 따른, 도 3의 비 평면형 트랜지스터 핀의 일부분을 노출하도록 퇴적된 희생 물질 내에 형성된 트렌치의 측 단면도를 도시한다.
도 5는 본 발명의 한 실시 형태에 따른, 도 4의 트렌치 내에 형성된 희생 게이트의 측 단면도를 도시한다.
도 6은 본 발명의 한 실시 형태에 따른, 도 5의 희생 물질의 제거 후의 희생 게이트의 측 단면도를 도시한다.
도 7은 본 발명의 한 실시 형태에 따른, 도 6의 희생 게이트 및 마이크로 전자 기판 위에 퇴적된 등각 유전체층(conformal dielectric layer)의 측 단면도를 도시한다.
도 8은 본 발명의 한 실시 형태에 따른, 도 7의 등각 유전체층으로부터 형성된 게이트 스페이서의 측 단면도를 도시한다.
도 9는 본 발명의 한 실시 형태에 따른, 도 8의 게이트 스페이서의 양측에 비 평면형 트랜지스터 핀 내에 형성된 소스 영역 및 드레인 영역의 측 단면도를 도시한다.
도 10은 본 발명의 한 실시 형태에 따른, 도 9의 게이트 스페이서, 희생 게이트, 비 평면형 트랜지스터의 핀 및 마이크로 전자 기판 위에 퇴적된 제1 유전체 물질의 측 단면도를 도시한다.
도 11은 본 발명의 한 실시 형태에 따른, 희생 게이트의 상면을 노출하도록 제1 유전체 물질을 평탄화한 후의 도 10의 구조의 측 단면도를 도시한다.
도 12는 본 발명의 한 실시 형태에 따른, 게이트 트렌치를 형성하기 위해 희생 게이트의 제거 후의 도 11의 구조의 측 단면도를 도시한다.
도 13은 본 발명의 한 실시 형태에 따른, 게이트 스페이서들 사이의 비 평면형 트랜지스터 핀에 인접한 게이트 유전체의 형성 후의 도 12의 구조의 측 단면도를 도시한다.
도 14는 본 발명의 한 실시 형태에 따른, 게이트 트렌치 내의 NMOS 일함수 물질(work-function material)의 형성 후의 도 13의 구조의 측 단면도를 도시한다.
도 15는 본 발명의 한 실시 형태에 따른, NMOS 일함수 물질 위에 퇴적된 게이트 충전 장벽의 형성 후의 도 14의 구조의 측 단면도를 도시한다.
도 16은 본 발명의 한 실시 형태에 따른, 도 15의 게이트 트렌치 내에 퇴적된 도전성 게이트 물질의 측 단면도를 도시한다.
도 17은 본 발명의 한 실시 형태에 따른, 비 평면형 트랜지스터 게이트를 형성하기 위해 과잉의 도전성 게이트 물질의 제거 후의 도 16의 구조의 측 단면도를 도시한다.
도 18은 본 발명의 한 실시 형태에 따른, 리세스된 비 평면형 트랜지스터 게이트를 형성하기 위해 비 평면형 트랜지스터 게이트의 일부분을 에칭 제거한 후의 도 17의 구조의 측 단면도를 도시한다.
도 19는 본 발명의 한 실시 형태에 따른, 리세스된 비 평면형 트랜지스터 게이트의 형성으로 인해 리세스 내로 캡핑 유전체 물질(capping dielectric material)을 퇴적한 후의 도 18의 구조의 측 단면도를 도시한다.
도 20은 본 발명의 한 실시 형태에 따른, 비 평면형 트랜지스터 게이트 위에 캡핑 구조를 형성하기 위해 과잉의 캡핑 유전체 물질의 제거 후의 도 19의 구조의 측 단면도를 도시한다.
도 21은 본 발명의 한 실시 형태에 따른, 도 20의 제1 유전체 물질층, 게이트 스페이서 및 희생 게이트 상부면 위에 퇴적된 제2 유전체 물질의 측 단면도를 도시한다.
도 22는 본 발명의 한 실시 형태에 따른, 도 21의 제2 유전체 물질 위에 패터닝된 에칭 마스크의 측 단면도를 도시한다.
도 23은 본 발명의 한 실시 형태에 따른, 도 22의 제1 및 제2 유전체 물질층을 통해 형성된 콘택트 개구의 측 단면도를 도시한다.
도 24는 본 발명의 한 실시 형태에 따른, 에칭 마스크의 제거 후의 도 23의 구조의 측 단면도를 도시한다.
도 25는 본 발명의 한 실시 형태에 따른, 도 24의 콘택트 개구 내에 퇴적된 도전성 콘택트 물질의 측 단면도를 도시한다.
도 26은 본 발명의 한 실시 형태에 따른, 소스/드레인 콘택트를 형성하기 위해 과잉의 도전성 콘택트 물질의 제거 후의 도 25의 구조의 측 단면도를 도시한다.
도 27은 본 발명의 한 실시 형태에 따른, 비 평면형 트랜지스터를 형성하는 공정의 흐름도이다.
도 28은 본 발명의 다른 실시 형태에 따른, 비 평면형 트랜지스터를 형성하는 공정의 흐름도이다.
다음의 상세한 설명에서, 청구 대상이 실시될 수 있는 특정 실시 형태를 실례로서 도시하는 첨부 도면에 대해 참조가 이루어진다. 이들 실시 형태는 주제를 당업자 실시할 수 있도록 충분히 상세하게 설명된다. 다양한 실시 형태는 서로 다르지만 상호 배타적일 필요는 없다는 것을 알 수 있다. 예를 들어, 한 실시 형태와 관련하여, 본원에 기재된 특별한 특징, 구조 또는 특성은, 청구된 주제의 사상 및 범위를 벗어나지 않고 다른 실시 형태 내에 구현될 수 있다. 본 명세서에 있어서 "한 실시 형태" 또는 "실시 형태"에 대한 참조는, 실시 형태와 관련하여 설명된 특별한 특징, 구조 또는 특성이 본 발명 내에 포함된 적어도 하나의 구현에 포함되어 있음을 의미한다. 따라서, 어구 "한 실시 형태" 또는 "한 실시 형태에서"의 사용은 반드시 동일한 실시 형태를 참조하지 않는다. 또한, 각각의 개시된 실시 형태 내의 개별 요소의 위치 또는 배열은 청구된 주제의 사상 및 범위를 벗어나지 않고 수정될 수 있음을 이해해야 한다. 따라서, 다음의 상세한 설명은 제한적인 의미를 갖지 않으며, 주제의 범주는 단지 첨부된 청구 범위에 의해서만 정의되고, 첨부된 청구 범위가 부여되는 균등물의 전체 범위와 함께 적절히 해석된다. 도면에서, 동일한 부호는 여러 도면에 걸쳐 동일하거나 유사한 구성 요소 또는 기능을 나타내고, 도시된 요소는 서로 반드시 일정한 비율은 아니고, 오히려 본 설명의 맥락에서 더 쉽게 요소를 이해하기 위해서 개별 요소가 확대 또는 축소될 수 있다.
트라이-게이트 트랜지스터 및 FinFET 등의 비 평면형 트랜지스터의 제조에 있어서, 비 평면형 반도체 본체는 아주 작은 게이트 길이(예를 들어, 약 30 nm 미만)의 완전 공핍 가능한 트랜지스터를 형성하는데 이용될 수 있다. 이들 반도체 본체는 일반적으로 핀-형상이고, 따라서, 일반적으로 트랜지스터 "핀"이라고 한다. 예를 들면, 트라이-게이트 트랜지스터에 있어서, 트랜지스터 핀은 상부면, 및 벌크 반도체 기판 또는 실리콘-온-절연체(silicon-on-insulator) 기판 위에 형성된 2개의 대향 측벽을 갖는다. 게이트 유전체가 반도체 본체의 상부면 및 측벽 위에 형성될 수 있고, 게이트 전극이 반도체 본체의 상부면 위의 게이트 유전체 위에, 그리고 반도체 본체의 측벽 위의 게이트 유전체에 인접하여 형성될 수 있다. 따라서, 게이트 유전체 및 게이트 전극이 반도체 본체의 3면에 인접하기 때문에, 3개의 개별 채널 및 게이트가 형성된다. 3개의 채널이 형성되어 있기 때문에, 트랜지스터가 온 상태에 있을 때 반도체 본체가 완전하게 공핍될 수 있다. finFET 트랜지스터와 관련하여, 게이트 물질 및 전극만이 반도체 본체의 측벽에 접촉되어, 2개의 채널(트라이-게이트 트랜지스터에서의 3개가 아님)이 형성된다.
본 발명의 실시 형태는 비 평면형 트랜지스터 내의 게이트의 형성에 관한 것인데, 여기에서는 알루미늄, 티타늄 및 탄소의 조성물 등의, NMOS 일함수 물질이, 티타늄 함유 게이트 충전 장벽과 함께 사용될 수 있어서, 비 평면형 트랜지스터 게이트의 게이트 전극의 형성에 있어서 텅스텐 함유 도전성 물질의 사용을 용이하게 한다.
도 1은 마이크로 전자 기판(102) 위에 형성된 적어도 하나의 트랜지스터 핀 위에 형성된 적어도 하나의 게이트를 포함하는 비 평면형 트랜지스터(100)의 사시도이다. 본 발명의 한 실시 형태에서, 마이크로 전자 기판(102)은 단결정 실리콘 기판일 수 있다. 마이크로 전자 기판(102)은 실리콘-온-절연체("SOI"), 게르마늄, 비화 갈륨, 안티몬화 인듐, 텔루르화 납, 비화 인듐, 인화 인듐, 비화 갈륨, 안티몬화 갈륨 등의 다른 유형의 기판일 수도 있는데, 이들은 어느 것이든 실리콘과 결합될 수 있다.
트라이-게이트 트랜지스터로서 도시된 비 평면형 트랜지스터는, 적어도 하나의 비 평면형 트랜지스터 핀(112)을 포함할 수 있다. 비 평면형 트랜지스터 핀(112)은 각각, 상부면(114)과, 횡방향 대향 측벽 쌍, 즉 측벽(116)과 대향 측벽(118)을 가질 수 있다.
도 1에 추가로 도시된 바와 같이, 적어도 하나의 비 평면형 트랜지스터 게이트(122)가 비 평면형 트랜지스터 핀(112) 위에 형성될 수 있다. 비 평면형 트랜지스터 게이트(122)는, 비 평면형 트랜지스터 핀 상부면(114) 위에 또는 인접하여, 그리고 비 평면형 트랜지스터 핀 측벽(116) 및 대향하는 비 평면형 트랜지스터 핀 측벽(118) 위에 또는 인접하여, 게이트 유전체층(124)을 형성함으로써 제조될 수 있다. 게이트 전극(126)은 게이트 유전체층(124) 위에 또는 인접하여 형성될 수 있다. 본 발명의 한 실시 형태에서, 비 평면형 트랜지스터 핀(112)은 비 평면형 트랜지스터 게이트(122)에 실질적으로 수직 방향으로 진행될 수 있다.
게이트 유전체층(124)은 소정의 잘 알려진 게이트 유전체 물질로 형성될 수 있는데, 이는 이산화 실리콘(Si02), 산화질화 실리콘(SiOxNy), 질화 실리콘(Si3N4), 및 산화 하프늄, 산화 하프늄 실리콘, 산화 란탄, 산화 란탄 알루미늄, 산화 지르코늄, 산화 지르코늄 실리콘, 산화 탄탈, 산화 티타늄, 산화 바륨 스트론튬 티타늄, 산화 바륨 티타늄, 산화 스트론튬 티타늄, 산화 이트륨, 산화 알루미늄, 산화 납 스칸듐 탄탈 및 아연 니오브산 납 등의 하이-k 유전체 물질을 포함하지만, 이에 한정되지는 않는다. 게이트 유전체층(124)은, 당업자가 알 수 있는 바와 같이, 잘 알려진 기술에 의해, 예를 들어, 게이트 유전체 물질을 등각 퇴적한 다음, 잘 알려진 포토 리소그래피 및 에칭 기술로 게이트 유전체 물질을 패터닝함으로써, 형성될 수 있다.
논의되는 바와 같이, 게이트 전극(126)은, 본 발명의 다양한 실시 형태에 의해 형성될 수 있다.
소스 영역과 드레인 영역(도 1에 도시되지 않음)은 게이트 전극(126)의 대향하는 양측에 비 평면형 트랜지스터 핀(112) 내에 형성될 수 있다. 한 실시 형태에서, 소스 및 드레인 영역은, 당업자가 알 수 있는 바와 같이, 비 평면형 트랜지스터 핀(112)을 도핑함으로써 형성될 수 있다. 또 다른 실시 형태에서, 소스 및 드레인 영역은, 당업자가 알 수 있는 바와 같이, 비 평면형 트랜지스터 핀(112)의 일부분을 제거하고 이들 부분을 소스 및 드레인 영역을 형성하기에 적합한 물질(들)로 대체함으로써 형성될 수 있다. 또 다른 실시 형태에서, 소스 및 드레인 영역은, 도핑 또는 비 도핑된 변형 층(strain layers)을 핀(112) 위에 에피택셜 성장시킴으로써 형성될 수 있다.
도 2-26은 비 평면형 트랜지스터의 제조의 한 실시 형태에 있어서의 측 단면도를 도시하는데, 여기에서, 도 2-5는 도 1의 화살표 A-A 및 B-B에 따른 도면이고, 도 6-15는 도 1의 화살표 A-A를 따른 도면이며, 도 16-26은 도 1의 화살표 C-C를 따른 도면이다.
도 2에 도시된 바와 같이, 비 평면형 트랜지스터 핀(112)은 마이크로 전자 기판(102)을 에칭함으로써 또는 해당 분야에 공지된 기술에 의해 마이크로 전자 기판(102) 위에 비 평면형 트랜지스터 핀(112)을 형성함으로써 형성될 수 있다. 도 3에 도시된 바와 같이, 희생 물질(132)이, 비 평면형 트랜지스터 핀(112) 위에 퇴적될 수 있고, 도 4에 도시된 바와 같이, 트렌치(134)가, 비 평면형 트랜지스터 핀(112)의 일부를 노출하도록 희생 물질(132) 내에 형성될 수 있다. 희생 물질(132)은 해당 분야에 공지된 임의의 적절한 재료일 수 있고, 트렌치(134)는 리소 그래픽 마스킹 및 에칭을 포함하나 이에 제한되지 않는 해당 분야에 공지된 기술에 의해 형성될 수 있다.
도 5에 도시된 바와 같이, 희생 게이트(136)가 트렌치(134)(도 4 참조) 내에 형성될 수 있다. 희생 게이트(136)는 폴리 실리콘 재료 등의 임의의 적절한 재료일 수 있고, 화학 기상 퇴적("CVD") 및 물리적 기상 퇴적("PVD")을 포함하나 이에 제한되지 않는 해당 분야에 공지된 임의의 기술에 의해 트렌치(134)(도 4 참조) 내에 퇴적될 수 있다.
도 6에 도시된 바와 같이, 도 5의 희생 물질(132)은 선택적으로 희생 물질(132)을 에칭하는 등, 해당 분야에 공지된 기술에 의해 희생 게이트(136)를 노출하도록 제거될 수 있다. 도 7에 도시된 바와 같이, 등각 유전체층(142)이 희생 게이트(136)와 마이크로 전자 기판(102) 위에 퇴적될 수 있다. 등각 유전체층(142)은 질화 실리콘(Si3N4)와 탄화 실리콘(SiC)을 포함하나 이에 제한되지 않는 임의의 적절한 재료일 수 있고, 원자층 퇴적("ALD")을 포함하나 이에 한정되지 않는 임의의 적절한 기술에 의해 형성될 수 있다.
도 8에 도시된 바와 같이, 도 7의 등각 유전체층(142)은, 마이크로 전자 기판(102) 및 희생 게이트(136)의 상부면(148)에 인접하여 있는 등각 유전체층(142)을 실질적으로 제거하면서, 희생 게이트(136)의 측벽(146)에 게이트 스페이서 쌍(144)을 형성하기 위해, 적절한 에칭액을 이용한 방향성 에칭에 의해 에칭될 수 있다. 핀 스페이서(도시되지 않음)가, 게이트 스페이서(144)의 형성시에 비 평면형 트랜지스터 핀(112)의 측벽(116 및 118)(도 1 참조)에 동시에 형성될 수 있는 것으로 이해된다.
도 9에 도시된 바와 같이, 소스 영역(150a) 및 드레인 영역(150b)이 게이트 스페이서(144)의 양쪽에 형성될 수 있다. 한 실시 형태에서, 소스 영역(150a) 및 드레인 영역(150b)은 N-형 이온 도펀트의 주입으로 비 평면형 트랜지스터 핀(112) 내에 형성될 수 있다. 해당 기술 분야의 당업자가 알 수 있는 바와 같이, 도펀트 주입은 도전성 및 전자 특성을 변경할 목적으로 반도체 물질 내에 불순물을 도입하는 공정이다. 이것은 일반적으로 P-형 이온(예를 들어, 붕소) 또는 N-형 이온(예를 들어, 인), 통칭하여 "도펀트"의 이온 주입에 의해 달성된다. 다른 실시 형태에서, 비 평면형 트랜지스터 핀(112)의 일부분이 에칭과 같은 당업자에게 공지된 기술에 의해 제거될 수 있고, 소스 영역(150a) 및 드레인 영역(150b)은 제거된 부분의 위치에 형성될 수 있다. 또 다른 실시 형태에서, 소스 및 드레인 영역은 도핑 또는 비 도핑된 변형 층을 핀(112) 위에 에피택셜 성장시킴으로써 형성될 수 있다. 소스 영역(150a) 및 드레인 영역은 이하 합쳐서 "소스/드레인 영역(150)"이라고 칭한다. 당업자가 알 수 있는 바와 같이, P-형 소스 및 드레인을 갖는 트랜지스터는 "PMOS" 또는 "p-채널 금속-산화물-반도체" 트랜지스터로 지칭되며, N-형 소스 및 드레인을 갖는 트랜지스터는 "NMOS" 또는 "n-채널 금속-산화물-반도체" 트랜지스터로 지칭된다. 본 발명은 NMOS 트랜지스터에 관한 것이다. 따라서, 소스/드레인 영역(150)은 N-형일 수 있다.
도 10에 도시된 바와 같이, 제1 유전체 물질층(152)이 게이트 스페이서(144), 희생 게이트 상부면(148), 비 평면형 트랜지스터 핀(112) 및 마이크로 전자 기판(102) 위에 퇴적될 수 있다. 도 11에 도시된 바와 같이, 제1 유전체 물질층(152)은, 희생 게이트 상부면(148)을 노출시키기 위해 평탄화될 수 있다. 제1 유전체 물질층(152)의 평탄화는 화학 기계적 연마(CMP)를 포함하나 이에 한정되지 않는 해당 분야에 공지된 기술에 의해 달성될 수 있다.
도 12에 도시된 바와 같이, 도 11의 희생 게이트(136)는 게이트 트렌치(154)를 형성하기 위해 제거될 수 있다. 희생 게이트(136)는 선택적 에칭 등의 해당 분야에 공지된 기술로 제거될 수 있다. 도 13에 도시된 바와 같이, 도 1에서도 도시된 게이트 유전체층(124)은, 전술한 바와 같이, 비 평면형 트랜지스터 핀(112)에 접하도록 형성될 수 있다. 게이트 유전체층(124)을 형성하는 재료 및 방법은 이전에 논의되었다.
도 14에 도시된 바와 같이, NMOS 일함수 물질(156)이 게이트 트렌치(154) 내에 등각 퇴적될 수 있다. NMOS 일함수 물질(156)은 알루미늄, 티타늄 및 탄소를 포함하는 조성물을 포함할 수 있다. 한 실시 형태에서, NMOS 일함수 물질(156)은 약 20 내지 40 사이의 중량%의 알루미늄, 약 30 내지 50 사이의 중량%의 티타늄, 및 약 10 내지 30 사이의 중량%의 탄소를 포함할 수 있다. 또 다른 실시 형태에서, 일함수 물질은 약 33 중량%의 알루미늄, 약 43 중량%의 티타늄, 및 약 24 중량%의 탄소를 포함할 수 있다. 당업자가 알 수 있는 바와 같이, NMOS 일함수 물질(156)은 비 평면형 트랜지스터 핀(112)의 양호한 커버리지를 제공하고, 게이트 트렌치(154) 주위에 균일한 문턱 전압을 달성하기 위해 ALD 공정에 의해 등각 퇴적될 수 있다. 또한 티타늄에 대한 알루미늄 비율이 비 평면형 트랜지스터(100)의 일함수를 조정하도록 조절될 수 있는 반면, 탄소는 추가 구성 요소라기보다는, ALD 공정의 인위적 산물일 수 있다는 것을 알 수 있다.
도 15에 도시된 바와 같이, 게이트 충전 장벽(158)이 NMOS 일함수 물질(156) 위에 등각 퇴적될 수 있다. 게이트 충전 장벽(158)은 실질적으로 순수한 티타늄, 질화 티타늄 등을 포함하나 이에 한정되지 않는 티타늄 함유 물질일 수 있다. 게이트 충전 장벽(158)은 임의의 공지된 기술에 의해 형성될 수 있다. 한 실시 형태에서, 게이트 충전 장벽(158)은 약 400℃에서의 플라즈마 고밀화와 테트라키스(디메틸아미노) 티타늄(TDMAT)의 분해를 포함하는 화학 기상 퇴적 공정에 의해 형성된 질화 티타늄일 수 있다. 다른 실시 형태에서, 게이트 충전 장벽(158)은, 약 300℃에서의 염화 티타늄(TiCl) 및 암모니아(NH3)의 펄스를 포함하는 원자층 퇴적 공정에 의해 형성된 질화 티타늄일 수 있다. 또 다른 실시 형태에서, 게이트 충전 장벽(158)은, 티타늄과 질화 티타늄의 이중 층일 수 있는데, 여기에서 티타늄층은 물리적 기상 퇴적에 의해 형성될 수 있고 질화 티타늄은 전술한 바와 같이 형성될 수 있다. 게이트 장벽 층(158)은 불소 공격을 방지하기 위해 후속 단계에서 텅스텐을 퇴적하기 위해 6불화 텅스텐의 사용을 허용할 수 있다. 티타늄/질화 티타늄 이중 층에서의 티타늄층의 사용은 질화 티타늄층을 통해 확산될 수 있는 불소에 대한 게터링 제(gettering agent)로서 작용할 수 있다.
도 16에 도시된 바와 같이, 텅스텐 게이트 충전 물질(162)이 게이트 충전 장벽(158) 위에 퇴적될 수 있다. 텅스텐 게이트 충전 물질(162)은 해당 분야에 공지된 기술에 의해 형성될 수 있다. 한 실시 형태에서, 약 300℃에서 펄스 디보란 및 6불화 텅스텐과 같은 핵 생성 층이 형성될 수 있고, 이어서 약 395℃에서 수소와 반응하는 6불화 텅스텐 의해 벌크 텅스텐이 성장된다. 한 실시 형태에서, 텅스텐 게이트 충전 물질(162)은 텅스텐 함유 물질이다. 다른 실시 형태에서, 텅스텐 게이트 충전 물질(162)은 실질적으로 순수한 텅스텐이다.
과잉의 텅스텐 게이트 충전 물질(162)(예를 들면, 도 16의 게이트 트렌치(154) 내에 있지 않은 텅스텐 게이트 충전 물질(162))이, 도 17에 도시된 바와 같이, 비 평면형 트랜지스터 게이트 전극(126)(도 1 참조)을 형성하기 위해 제거될 수 있다. 과잉의 텅스텐 게이트 충전 물질(162)의 제거는, 화학적 기계적 연마(CMP), 에칭 등을 포함하지만 이에 한정되지 않는 해당 분야에 공지된 기술에 의해 달성될 수 있다.
도 18에 도시된 바와 같이, 비 평면형 트랜지스터 게이트 전극(126)의 일부분이 리세스(164)와 리세스된 비 평면형 트랜지스터 게이트(166)를 형성하기 위해 제거될 수 있다. 그 제거는, 습식 또는 건식 에칭을 포함하지만 이에 한정되지 않는 임의의 공지된 기술에 의해 달성될 수 있다. 한 실시 형태에서, 리세스의 형성은 건식 에칭과 습식 에칭의 조합으로부터 발생할 수 있다. 예를 들어, 텅스텐 게이트 충전 물질(162)은 6불화 황 건식 에칭으로 리세스될 수 있고, NMOS 일함수 물질(156)은 이후의 습식 에칭으로 리세스될 수 있다.
도 19에 도시된 바와 같이, 캡핑 유전체 물질(168)이 도 18의 리세스(164)를 채우도록 퇴적될 수 있다. 캡핑 유전체 물질(168)은 질화 실리콘(Si3N4)과 탄화 실리콘(SiC)을 포함하나 이에 한정되지 않는 임의의 적절한 재료일 수 있고, 임의의 적절한 퇴적 기술에 의해 형성될 수 있다. 캡핑 유전체 물질(168)은, 도 20에 도시된 바와 같이, 리세스된 비 평면형 트랜지스터 게이트(166) 위에 및 게이트 스페이서(144) 사이에 캡핑 유전체 구조(170)를 형성하기 위해, 과잉의 캡핑 유전체 물질(168)(예를 들어, 도 16의 리세스 내에 있지 않은 캡핑 유전체 물질(168))을 제거하도록 평탄화될 수 있다. 과잉의 캡핑 유전체 물질(168)의 제거는, 화학적 기계적 연마(CMP), 에칭 등을 포함하나 이에 한정되지 않는 해당 분야에 공지된 기술에 의해 달성될 수 있다.
도 21에 도시된 바와 같이, 제2 유전체 물질층(172)이 제1 유전체 물질층(152), 게이트 스페이서(144) 및 캡핑 유전체 구조(170) 위에 퇴적될 수 있다. 제2 유전체 물질층(172)은, 임의의 공지된 퇴적 기술에 의해, 이산화 실리콘(Si02), 산화질화 실리콘(SiOxNy) 및 질화 실리콘(Si3N4)을 포함하나 이에 한정되지 않는 임의의 적절한 유전체 물질로 형성될 수 있다. 도 22에 도시된 바와 같이, 에칭 마스크(174)가, 예를 들어 공지된 리소그래피 기술에 의해, 제2 유전체 물질층(172) 위에 적어도 하나의 개구(176)를 갖도록 패터닝될 수 있다.
도 23에 도시된 바와 같이, 콘택트 개구(182)가, 소스/드레인 영역(150)의 일부분을 노출시키도록 도 22의 에칭 마스크 개구(176)를 통해 에칭함으로써 제1 유전체 물질층(152) 및 제2 유전체 물질층(172)을 관통하여 형성될 수 있다. 도 23의 에칭 마스크(174)는 도 24에 도시된 바와 같이, 그 후에 제거될 수 있다. 한 실시 형태에서, 제1 유전체 물질층(152) 및 제2 유전체 물질층(172)은 게이트 스페이서(144)와 캡핑 유전체 구조(170) 양쪽의 유전체 물질과는 상이하므로, 제1 유전체 물질층(152) 및 제2 유전체층(172)의 에칭은, 게이트 스페이서(144)와 캡핑 유전체 구조(170)에 대해 선택적일 수 있다(즉, 더 빠르게 에칭됨). 이것은 해당 분야에서 자기 정합(self-aligning)으로 알려져 있다.
도 25에 도시된 바와 같이, 도전성 콘택트 물질(188)이 도 23의 콘택트 개구(182) 내에 퇴적될 수 있다. 도전성 콘택트 물질(188)은, 폴리실리콘, 텅스텐, 루테늄, 팔라듐, 백금, 코발트, 니켈, 하프늄, 지르코늄, 티타늄, 탄탈, 알루미늄, 탄화 티타늄, 탄화 지르코늄, 탄화 탄탈, 탄화 하프늄, 탄화 알루미늄, 다른 탄화 금속, 질화 금속 및 산화 금속을 포함할 수 있지만, 이에 한정되지 않는다. 각종 점착 층, 장벽 층, 실리사이드 층, 및/또는 도전 층이, 도전성 콘택트 물질(188)의 퇴적 이전에, 도 23의 콘택트 개구(182) 내에 등각 배치 또는 형성될 수 있다는 것을 알 수 있다.
도 26에 도시된 바와 같이, 도 25의 과잉의 도전성 콘택트 물질(188)(예를 들면, 도 24의 콘택트 개구(182) 내에 있지 않은 도전성 콘택트 물질(188))이 소스/드레인 콘택트(190)를 형성하기 위해 제거될 수 있다. 과잉의 도전성 콘택트 물질(188)의 제거는, 화학적 기계적 연마(CMP), 에칭 등을 포함하지만 이에 한정되지 않는 해당 분야에 공지된 기술에 의해 달성될 수 있다.
이전에 논의된 바와 같이, 한 실시 형태에서, 제1 유전체 물질층(152)과 유전체 물질층(168)은 게이트 스페이서(144)와 캡핑 유전체 구조(166) 양쪽의 유전체 물질과는 상이하므로, 제1 유전체 물질층(152)과 제2 유전체층(168)의 에칭은 게이트 스페이서(144)와 캡핑 유전체 구조(166)에 대해 선택적일 수 있다(즉, 더 빠르게 에칭됨). 따라서, 리세스된 비 평면형 트랜지스터(162)는 콘택트 개구(182)의 형성 중에 보호된다. 이는 비교적 큰 크기의 소스/드레인 콘택트(190)의 형성을 허용하는데, 이는 소스/드레인 콘택트(190)와 리세스된 비 평면형 트랜지스터 게이트(162) 사이의 단락의 위험 없이, 트랜지스터 구동 전류 성능을 증가시킬 수 있게 한다.
본 발명이 비 평면형 NMOS 트랜지스터에 관한 것이지만, 이 비 평면형 NMOS 트랜지스터가 통합된 집적 회로가 비 평면형 PMOS 트랜지스터를 포함할 수도 있다는 것을 알 수 있다. 따라서, 비 평면형 NMOS 트랜지스터의 제조 공정은 전체의 집적 회로 제조 공정에 통합될 수 있다.
한 실시 형태에서는, 도 27의 흐름도의 공정(200)에 도시된 바와 같이, 도 2-13에서의 구조의 형성 후에, 블록(210)에서 정의된 바와 같이, 질화 티타늄 등의 PMOS 일함수 물질이 게이트 트렌치 내에 퇴적될 수 있다. 블록(220)에 정의된 바와 같이, NMOS 게이트의 제조를 위한 영역 내의, PMOS 일함수 물질의 일부가 해당 분야에 공지된 바와 같이, 레지스트 패터닝 및 에칭 등에 의해 제거될 수 있다. 그 다음, 공정은 NMOS 일함수 물질을 퇴적하는 동안 패터닝된 레지스트를 적소에 남기는 등, 도 14에서 시작하여 계속될 수 있다.
한 실시 형태에서는, 도 28의 흐름도의 공정(300)에 도시된 바와 같이, 도 2-14에서의 구조의 형성 후에, PMOS 게이트의 제조를 위한 영역 내의 NMOS 일함수 물질의 일부가 해당 분야에 공지된 바와 같이, 레지스트 패터닝 및 에칭 등에 의해 제거될 수 있다. 블록(310)에서 정의된 바와 같이, 질화 티타늄 등의 PMOS 일함수 물질이 블록(320)에서 정의된 바와 같이, 게이트 트렌치 내에 퇴적될 수 있다. 그 다음, 공정은 도 15에서 시작하여 계속될 수 있다. 도 15에 나타낸 바와 같이, 게이트 충전 장벽(158)의 별도 형성은, 블록(310)에서 퇴적된 PMOS 일함수가 게이트 충전 장벽(158)으로서 기능할 수도 있기 때문에, 필요하지 않을 수 있다는 것을 알 수 있다.
본 발명의 주제는 반드시 도 1-28에 도시된 특정 애플리케이션에 한정되지 않는다는 것을 알 수 있다. 그 주제는 당업자가 알 수 있는 바와 같이, 다른 마이크로 전자 디바이스 제조 애플리케이션에 적용될 수 있다.
따라서, 본 발명의 세부 실시 형태가 설명되었지만, 첨부된 청구 범위에 의해 정의된 발명은 상기 설명에 기재된 특정 세부 사항으로 한정되는 것이 아니며, 이는 많은 명백한 변형이 본 발명의 사상 또는 범위를 벗어나지 않는 한도에서 가능하기 때문임을 알 수 있다.

Claims (12)

  1. 집적 회로(integrated circuit; IC)로서,
    소스와 드레인을 가지는 핀 - 상기 핀은 실리콘을 포함함 -; 및
    상기 소스 및 상기 드레인 사이의 상기 핀 상의 트랜지스터 게이트
    를 포함하고,
    상기 트랜지스터 게이트는,
    상기 핀 상의 게이트 유전체 - 상기 게이트 유전체는 하프늄, 실리콘, 및 산소를 포함함 -;
    상기 게이트 유전체 상의 NMOS 게이트 전극
    - 상기 NMOS 게이트 전극은,
    상기 게이트 유전체 상의 제1 층 - 상기 제1 층은 알루미늄, 티타늄, 및 탄소를 포함함 -;
    상기 제1 층 상의 제2 층 - 상기 제2 층은 티타늄을 포함함 -; 및
    상기 제2 층 상의 제3 층 - 상기 제3 층은 텅스텐을 포함함 -;
    을 포함함 -;
    상기 NMOS 게이트 전극의 대향하는 측면들에 있는 측벽들;
    상기 NMOS 게이트 전극 위(over)의 캡핑 구조 - 상기 캡핑 구조는 실리콘 및 질소를 포함함 -;
    상기 측벽들에 인접한 유전체층 - 상기 유전체층은 실리콘 및 산소를 포함함 -; 및
    상기 소스 및 상기 드레인 중 하나로 상기 유전체층을 통과하여 연장하는 콘택트
    를 포함하는 집적 회로.
  2. 제1항에 있어서, 상기 제1 층은 약 20 내지 40 사이의 중량%의 알루미늄, 약 30 내지 50 사이의 중량%의 티타늄, 및 약 10 내지 30 사이의 중량%의 탄소를 포함하는, 집적 회로.
  3. 제1항에 있어서, 상기 제1층은 등각 층(conformal layer)을 포함하는, 집적 회로.
  4. 제1항에 있어서, 상기 제2 층은 등각 층을 포함하는, 집적 회로.
  5. 제1항에 있어서, 상기 캡핑 구조는 질화 실리콘(silicon nitride)을 포함하는, 집적 회로.
  6. 제1항에 있어서, 상기 유전체층은 산화 실리콘(silicon oxide)을 포함하는, 집적 회로.
  7. 집적 회로 구조를 제조하는 방법으로서,
    핀을 형성하는 단계 - 상기 핀은 실리콘을 포함함 -;
    상기 핀 상에 희생 트랜지스터 게이트(sacrificial transistor gate)를 형성하는 단계;
    상기 희생 트랜지스터 게이트 및 상기 핀 위로 측벽 유전체 재료 층(sidewall dielectric material layer)을 퇴적하는 단계;
    상기 측벽 유전체 재료 층의 일부로부터 트랜지스터 게이트 측벽들을 형성하는 단계 - 상기 트랜지스터 게이트 측벽들은 상기 희생 비평면 트랜지스터 게이트의 대향하는 측면들 상에 있음 -;
    상기 희생 트랜지스터 게이트의 한 측면 상의 상기 핀에 소스를 형성하는 단계;
    상기 희생 트랜지스터 게이트의 대향하는 측면 상의 상기 핀에 드레인을 형성하는 단계;
    상기 트랜지스터 게이트 측벽들 사이에 게이트 트렌치를 형성하기 위해 상기 희생 트랜지스터 게이트를 제거하는 단계 - 상기 핀의 일부는 노출됨 -;
    상기 게이트 트렌치 내에 트랜지스터 게이트를 형성하는 단계 - 상기 게이트 트렌치 내에 트랜지스터 게이트를 형성하는 단계는,
    상기 핀 상에 게이트 유전체를 형성하는 단계 - 상기 게이트 유전체는 하프늄, 실리콘, 및 산소를 포함함 -; 및
    상기 게이트 유전체 상에 NMOS 게이트 전극을 형성하는 단계
    를 포함하고,
    상기 NMOS 게이트 전극을 형성하는 단계는,
    상기 게이트 유전체 상에 제1 층을 형성하는 단계 - 상기 제1 층은 알루미늄, 티타늄, 및 탄소를 포함함 -;
    상기 제1 층 상에 제2 층을 형성하는 단계 - 상기 제2 층은 티타늄을 포함함 -; 및
    상기 제2 층 상에 제3 층을 형성하는 단계 - 상기 제3 층은 텅스텐을 포함함 -
    를 포함함 -;
    상기 트랜지스터 게이트 측벽들 사이에 리세스를 형성하기 위해 상기 NMOS 게이트 전극의 일부를 제거하는 단계;
    상기 리세스 내에 캡핑 구조를 형성하는 단계 - 상기 캡핑 구조는 실리콘 및 질소를 포함함 -;
    상기 측벽들에 인접한 유전체층을 형성하는 단계 - 상기 유전체층은 실리콘 및 산소를 포함함 -; 및
    상기 소스 및 상기 드레인 중 하나로 상기 유전체층을 통과하여 연장하는 콘택트를 형성하는 단계
    를 포함하는, 방법.
  8. 제7항에 있어서, 상기 제1 층을 형성하는 단계는 약 20 내지 40 사이의 중량%의 알루미늄, 약 30 내지 50 사이의 중량%의 티타늄, 및 약 10 내지 30 사이의 중량%의 탄소를 포함하는 상기 제1 층을 포함하는, 방법.
  9. 제7항에 있어서, 상기 제1층을 형성하는 단계는 등각 층 제1 층을 형성하는 단계를 포함하는, 방법.
  10. 제7항에 있어서, 상기 제2 층을 형성하는 단계는 등각 층 제2 층을 형성하는 단계를 포함하는, 방법.
  11. 제7항에 있어서, 상기 캡핑 구조를 형성하는 단계는 질화 실리콘 캡핑 구조를 형성하는 단계를 포함하는, 방법.
  12. 제7항에 있어서, 상기 유전체층을 형성하는 단계는 산화 실리콘 유전체층을 형성하는 단계를 포함하는, 방법.
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