CN105206531B - 晶体管及其形成方法 - Google Patents
晶体管及其形成方法 Download PDFInfo
- Publication number
- CN105206531B CN105206531B CN201410308753.9A CN201410308753A CN105206531B CN 105206531 B CN105206531 B CN 105206531B CN 201410308753 A CN201410308753 A CN 201410308753A CN 105206531 B CN105206531 B CN 105206531B
- Authority
- CN
- China
- Prior art keywords
- dielectric layer
- gate
- transistor
- gate dielectric
- gate structure
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
一种晶体管及其形成方法，所述晶体管的形成方法包括：提供衬底，所述衬底包括有源区、以及位于所述有源区周围的隔离结构，所述隔离结构的材料包括氧离子；至少在衬底有源区表面形成栅极结构，所述栅极结构包括栅介质层和位于栅介质层表面的栅极层，所述栅介质层的材料为高K介质材料，所述栅极结构至少一端延伸至所述隔离结构表面，所述隔离结构与所述栅介质层之间的接触面积大于预设面积；在栅极结构两侧的有源区内形成源漏区；在形成所述栅介质层之后，至少进行一次热处理过程，使隔离结构中的氧离子扩散入栅介质层内。所形成的晶体管的可靠性提高。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种晶体管及其形成方法。
背景技术
随着半导体集成电路的集成度越来越高，对晶体管性能的要求也日益增高，因此，对于晶体管可靠性的要求随之提高。在常规的CMOS(互补金属氧化物半导体，Complementary Metal Oxide Semiconductor)器件的制造工艺中，偏压温度不稳定性(Bias Temperature Instability，简称BTI)是评判可靠性的参考因素之一。
在评价PMOS晶体管的可靠性时，负偏压温度不稳定性(Negative BiasTemperature Instability，简称NBTI)是一个主要的参考因素。引起负偏压温度不稳定性的机理在于：PMOS晶体管在负偏置栅极电压和高温的作用下，PMOS晶体管栅氧化层与衬底之间的界面处氢硅键断裂，从而产生界面缺陷电荷，继而造成PMOS晶体管的阈值电压和饱和漏极电流发生漂移。
在评价NMOS晶体管的可靠性时，正偏压温度不稳定性(Positive BiasTemperature Instability，简称PBTI)是一个主要的参考因素。不过，对于常规的NMOS晶体管来说，由于正偏压温度不稳定性并不明显，因此正偏压温度不稳定性并不是评价NMOS晶体管可靠性的一个主要因素。
然而，随着集成电路的设计节点的不断减小，高K金属栅(High K Metal Gate，简称HKMG)结构晶体管已逐步取代传统的以SiO2作为栅介质层、以多晶硅作为栅极的晶体管。对于高K金属栅结构的NMOS晶体管来说，高K介质层材料所形成的栅介质层本身带有缺陷，而所述缺陷会形成大量的载流子陷阱，该载流子陷阱容易捕获高K栅介质层和硅衬底中的电子，从而产生快速充放电现象。由于所述栅介质层内的缺陷影响，导致高K金属栅结构的NMOS晶体管受到正偏压温度不稳定性的影响更为严重，导致晶体管的可靠性下降、寿命减少。
发明内容
本发明解决的问题是提供一种晶体管及其形成方法，所述晶体管的可靠性提高。
为解决上述问题，本发明提供一种晶体管，包括：提供衬底，所述衬底包括有源区、以及位于所述有源区周围的隔离结构，所述隔离结构的材料包括氧离子；至少在衬底有源区表面形成栅极结构，所述栅极结构包括栅介质层和位于栅介质层表面的栅极层，所述栅介质层的材料为高K介质材料，所述栅极结构至少一端延伸至所述隔离结构表面，所述隔离结构与所述栅介质层之间的接触面积大于预设面积；在栅极结构两侧的有源区内形成源漏区；在形成所述栅介质层之后，至少进行一次热处理过程，使隔离结构中的氧离子扩散入栅介质层内。
可选的，所述栅介质层的材料包括Hf基材料，所述Hf基材料包括HfO2或HfSiO。
可选的，所述源漏区内掺杂有N型离子，所述N型离子包括P离子、As离子或Sb离子。
可选的，所述隔离结构的材料为氧化硅或氮氧化硅。
可选的，所述预设面积小于0.01μm2。
可选的，所述接触面积为0.01μm2～100μm2。
可选的，所述接触面平行于栅极结构侧壁方向的尺寸为0.01μm～10μm，所述接触面垂直于栅极结构侧壁方向的尺寸为0.01μm～10μm。
可选的，所述栅极结构的一端或两端延伸至隔离结构表面。
可选的，所述栅极层的材料为金属，所述金属包括铜、钨、铝、钛、氮化钛、钽、氮化钽中的一种或多种组合。
可选的，所述栅极结构投影于衬底表面的图形为条形。
可选的，所述栅极结构的数量大于或等于1；当所述栅极结构的数量大于1时，若干栅极结构平行排列。
可选的，所述衬底内具有若干有源区，所述隔离结构位于相邻有源区之间，所述栅极结构横跨于若干相邻有源区表面和隔离结构表面，且位于相邻有源区之间的栅极结构与所述隔离结构之间的接触面积大于预设面积。
可选的，还包括：在源漏区表面形成导电插塞。
可选的，还包括：在栅极结构顶部表面形成导电插塞。
可选的，所述导电插塞的材料为金属，所述金属包括铜、钨、铝、钛、氮化钛、钽、氮化钽中的一种或多种组合。
可选的，所述栅极结构的形成工艺包括：至少在所述衬底的有源区表面形成伪栅极结构，所述伪栅极结构包括伪栅极层，所述伪栅极层的材料为多晶硅，所述伪栅极结构至少一端延伸至所述隔离结构表面，所述隔离结构与所述伪栅极结构之间的接触面大于预设面积；在所述伪栅极结构两侧的衬底有源区内形成源漏区；在衬底表面形成覆盖伪栅极结构侧壁的介质层，所述介质层的表面与伪栅极结构表面齐平；去除所述伪栅极结构，在介质层内形成开口；在所述开口内形成栅极结构，所述栅极结构包括栅介质层和位于栅介质层表面的栅极层，所述栅介质层的材料为高K介质材料。
可选的，所述伪栅极结构还包括位于衬底表面的伪栅介质层，所述伪栅极层位于所述伪栅介质层表面。
可选的，所述伪栅介质层的材料为氧化硅，在形成所述开口时，去除所述伪栅极层和伪栅介质层，并暴露出衬底表面；在形成栅极结构时，在所述开口内形成栅介质层；在栅介质层表面形成栅极层。
可选的，所述伪栅介质层的材料为高K介质层，在形成所述开口时，去除所述伪栅极层，并暴露出伪栅介质层表面；在形成栅极结构时，在所述开口内形成栅极层，所述伪栅介质层作为栅介质层。
相应的，本发明还提供一种采用上述任一项方法所形成的晶体管，包括：衬底，所述衬底包括有源区、以及位于所述有源区周围的隔离结构，所述隔离结构的材料包括氧离子；至少位于衬底有源区表面的栅极结构，所述栅极结构包括栅介质层和位于栅介质层表面的栅极层，所述栅介质层的材料为高K介质材料，所述栅极结构至少一端延伸至所述隔离结构表面，所述隔离结构与所述栅介质层之间的接触面积大于预设面积；位于栅极结构两侧的衬底内有源区内的源漏区。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的形成方法中，衬底包括有源区以及位于有源区周围的隔离结构，而位于有源区表面的栅极结构至少一端延伸至所述隔离结构表面，且所述隔离结构与所述栅极结构之间的接触面积大于预设面积。由于所述栅介质层的材料为高K介质材料，而所述高K介质材料中具有缺陷，所述缺陷大部分为氧空位，所述缺陷会形成大量载流子陷阱，能够捕获载流子，尤其是NMOS晶体管中的电子。而所述栅极结构至少一端形成于所述隔离结构表面，使得所述栅介质层与所述隔离结构相接触，而所述隔离结构的材料包括氧离子，所述隔离结构中的氧离子能够受到晶体管工艺制程中的热量驱动，向所述栅介质层内扩散，而且所述氧离子能够填补高K介质材料中的缺陷，从而消除栅介质层内的载流子陷阱。此外，由于所述隔离结构与后续形成的栅介质层之间接触面积大于预设面积，所述接触面积较大，在后续的热处理过程中，即使所述热处理时间有限，也能够使得较多的隔离结构中的氧离子能够进入栅介质层内，所述氧离子能够充分填补缺陷，消除载流子陷阱。因此，所述高K金属栅结构的NMOS晶体管的正偏温度不稳定效应和热载流子注入效应得到抑制，晶体管的可靠性被极大地提高。
进一步，所述栅介质层的材料包括HfO2或HfSiO，则所述栅介质层内具有较多缺陷，且所述缺陷能够形成捕获电子的陷阱，而隔离结构中的氧离子扩散入所述栅介质层内之后，能够进入所述缺陷填补陷阱，从而提高晶体管的可靠性。
进一步，所述隔离结构的材料为氧化硅或氮氧化硅，即所述隔离结构的材料中具有氧离子，所述氧离子能够受到热驱动而向相接触的栅介质层内扩散，并进一步向位于有源区表面的栅介质层内扩散，从而填补栅介质层内的载流子陷阱，提高晶体管的可靠性。
进一步，所述接触面积为0.01μm2～100μm2，而隔离结构与所述栅极结构之间的接触面积大于所述预设面积，因此所述隔离结构与栅介质层的接触面积较大，则较多隔离结构内的氧离子能够扩散到栅介质层内，使得栅介质层内的缺陷能够被充分填补，使得晶体管的可靠性提高。
本发明的晶体管中，衬底包括有源区以及位于有源区周围的隔离结构，所述栅极结构至少一端延伸至所述隔离结构表面，且所述隔离结构与所述栅极结构之间的接触面积大于预设面积。所述栅介质层的材料为高K介质材料，所述隔离结构的材料包括氧离子，所述隔离结构中的氧离子能够受到工艺制程中的热量驱动而向所述栅介质层内扩散，并能够填补高K介质材料中的缺陷，以消除栅介质层内的载流子陷阱。而且，所述隔离结构与所述栅极结构之间的接触面积大于预设面积，所述接触面积较大，则较多的隔离结构中的氧离子能够进入栅介质层内，使得所述氧离子能够充分填补缺陷。因此，所述高K金属栅结构的NMOS晶体管的正偏温度不稳定效应和热载流子注入效应得到抑制，晶体管的可靠性被极大地提高。
附图说明
图1是分别采用SiO2、HfO2和HfSiO作为栅介质层的NMOS晶体管因正偏压温度不稳定性而造成阈值电压偏移值的比较图；
图2至图3、图5至图7是本发明实施例的晶体管的结构示意图；
图4是图2中，在区域C的边长L2相同的情况下，边长L1分别为0.05μm和0.1μm时，测得的晶体管饱和电流退化比例与时间的关系图；
图8至图13是本发明实施例形成晶体管的过程的俯视结构示意图。
具体实施方式
如背景技术所述，高K金属栅结构的NMOS晶体管受到正偏压温度不稳定性的影响严重。
经过研究发现，请参考图1，图1是分别采用SiO2、HfO2和HfSiO作为栅介质层的NMOS晶体管因正偏压温度不稳定性而造成阈值电压偏移值的比较图。由图1可知，采用SiO2作为栅介质层的材料不容易导致阈值电压发生偏移，而采用HfO2和HfSiO等高K介质材料作为栅介质层材料更容易导致阈值电压发生偏移。因此，高K金属栅结构的NMOS晶体管更容易受到正偏压温度不稳定性的影响。此外，由于高K介质材料的栅介质层中的缺陷影响，还容易引起热载流子注入效应，导致晶体管的可靠性下降，寿命减少。
为了提高高K金属栅结构的NMOS晶体管的可靠性，抑制正偏温度不稳定性的不良影响，一种方法是改进高K金属栅结构的NMOS晶体管工艺制程，减少高K介质材料的栅介质层内的缺陷，减少载流子陷阱，以抑制正偏温度不稳定效应。然而，改进工艺制程的过程复杂，而且容易导致制造成本提高。
为了解决上述问题，本发明提出一种晶体管的结构。其中，栅极结构至少一端延伸至所述隔离结构表面，且所述隔离结构与所述栅极结构之间的接触面积大于预设面积。由于所述隔离结构的材料包括氧离子，而所述栅极结构包括栅介质层，所述栅介质层的材料为高K介质材料，所述隔离结构中的氧离子能够在向所述栅介质层内扩散，填补栅介质层内的缺陷，从而抑制栅介质层内产生载流子陷阱。因此，所述高K金属栅结构的NMOS晶体管的正偏温度不稳定效应和热载流子注入(Hot Carrier Injection，简称HCI)效应得到抑制，晶体管的可靠性被极大地提高。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图7是本发明实施例的晶体管的结构示意图。
请参考图2和图3，图2是图3的俯视图，图3是图2沿AA’方向的剖面结构示意图，本实施例的晶体管包括：
衬底100，所述衬底100包括有源区101、以及位于所述有源区101周围的隔离结构102，所述隔离结构102的材料包括氧离子；
至少位于衬底100有源区101表面的栅极结构103，所述栅极结构103包括栅介质层130和位于栅介质层130表面的栅极层131，所述栅介质层130的材料为高K介质材料，所述栅极结构103至少一端延伸至所述隔离结构102表面，所述隔离结构102与所述栅极结构103之间的接触面积大于预设面积；
位于栅极结构103两侧的衬底100内有源区101内的源漏区104。
以下将对上述晶体管结构进行详细说明。
所述衬底100为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅(SOI)衬底、绝缘体上锗(GOI)衬底、玻璃衬底或III-V族化合物衬底(例如氮化硅或砷化镓等)。本实施例中，所述衬底100为硅衬底。
所述衬底100内至少具有一个有源区101，所述有源区101表面用于形成有源器件，所述有源区101的衬底100内掺杂有P型离子或N型离子。在本实施例中，所述有源区101用于形成NMOS晶体管，所述有源区101内具有P型离子，作为NMOS晶体管的P型阱区。
所述隔离结构102位于衬底100内，即浅沟槽隔离结构(Shallow TrenchIsolation，简称STI)。所述隔离结构102位于有源区101周围，用于将有源区101与衬底100其他区域相互隔离，或者用于在相邻有源区101之间进行隔离。所述隔离结构102的材料为绝缘材料，包括氧化硅或氮氧化硅。
位于有源区101表面的栅极结构103用于构成NMOS晶体管。本实施例中，所述栅极结构103为高K金属栅结构，所述栅介质层130的材料为高K介质材料，所述栅极层131的材料为金属；本实施例中，所述高K介质材料包括Hf基介质材料，所述Hf基介质材料包括HfO2或HfSiO；所述金属包括铜、钨、铝、钛、氮化钛、钽、氮化钽中的一种或多种组合。
由于所述高K介质材料本身的特性影响，所述高K介质材料的栅介质层130内不可避免的具有大量的缺陷，且所述缺陷大部分为氧空位，所述缺陷会在栅介质层131内形成载流子陷阱，所述载流子陷阱能够俘获电子。在本实施例中，所述晶体管为NMOS晶体管，而NMOS晶体管的载流子为电子，所述栅介质层130内的载流子陷阱会俘获衬底100内或栅极层131内的电子，使得晶体管发生快速充放电现象，导致晶体管发生正偏压温度不稳定性退化现象、热载流子注入退化现象，导致晶体管的可靠性下降。
为了避免所述正偏压温度不稳定性退化和热载流子注入退化现象的发生，本实施例中的栅极结构103至少一端延伸至隔离结构102表面，使得栅极结构103中的栅介质层130部分位于隔离结构102表面，即所述栅介质层130直接与隔离结构102相接触。由于所述隔离结构102的材料中具有氧离子，而在晶体管的制造过程中，需要经过若干次热处理过程，则所述隔离结构102中的氧离子能够受到热驱动而扩散入所述栅介质层130中，所述氧离子能够填补到栅介质层130内，从而将载流子陷阱自栅介质层130内拉除，以消除载流子陷阱引起的不良影响。
而且，所述隔离结构102与栅极结构103之间的接触面积大于预设面积，其中，所述预设面积能够为常规晶体管栅极结构与隔离结构102之间的接触面积，而所述常规晶体管栅极结构与隔离结构102之间相接触，是为了给光刻或刻蚀等工艺的误差提供冗余量，因此常规栅极结构与隔离结构102之间的接触面积较小，所述预设面积小于0.01μm2。
本实施例中，所述接触面积为0.01μm2～100μm2，由于所述隔离结构102与栅极结构103之间的接触面积大于预设面积，即所述栅介质层130与隔离结构102之间的接触面积较大，当隔离结构102内的氧离子受到热驱动之后，即使制造工艺中的热预算有限、热处理时间和温度有限，也能够使足够多的氧离子自隔离结构102内扩散到栅介质层130内，以所述氧离子填补栅介质层130内的氧空位和其它缺陷，能够避免因接触面积过小，而无法使足量的氧离子进入栅介质层130内，而导致无法消除所有缺陷的问题。通过氧离子填补栅介质层130内的缺陷，能够消除栅介质层130内的载流子陷阱，提高NMOS晶体管的可靠性。由于所述隔离结构102与栅极结构103之间的接触面积大于预设面积，因此所述隔离结构102的面积也需要相应增大，容易引起晶体管的器件区域面积增大，会影响器件密度。因此，为了降低所述晶体管对器件密度的影响，本实施例的晶体管结构适用于为对器件区域面积大小的要求较低，而对器件可靠性要求较高的晶体管，例如OD晶体管(Overdrive Transistor)，所述OD晶体管位于芯片电路的输入输出区域，对器件密度的要求较低，而所述OD晶体管需要控制芯片电路的开关，对于可靠性要求较高。
在本实施例中，位于隔离结构102表面的栅极结构103具有区域C，所述区域C的图形呈矩形，且所述区域C的边长L1为0.01μm～10μm，所述区域C的边长L2为0.01μm～10μm，则所述隔离结构102与栅极结构103之间的接触面积能够大于预设尺寸，从而保证了栅介质层130与隔离结构102能够充分接触，以满足足够的氧离子进入栅介质层130内的要求。
在本实施例中，有源区101表面的栅极结构103投影于衬底100表面的图形为条形。在其他实施例中，有源区101表面的栅极结构103的图形还能够根据具体的芯片电路的需要而定。
本实施例中，位于栅极结构103两侧有源区内的源漏区104分别作为NMOS晶体管的源极和漏极，所述源漏区104内掺杂有N型离子，所述N型离子包括P离子、As离子或Sb离子。
所述源漏区104表面还具有导电插塞105a，所述栅极结构103顶部表面还具有导电插塞105b，所述导电插塞105a用于向源漏区104施加偏压，所述导电插塞105b用于对栅极层131施加偏压。而且，单个源漏区104表面能够设置若干导电插塞105a，以降低接触电阻，提高源极和漏极之间的工作电流。所述导电插塞105a和导电插塞105b的材料为金属，所述金属包括铜、钨、铝、钛、氮化钛、钽、氮化钽中的一种或多种组合。
请参考图4，图4是图2中，在区域C的边长L2相同的情况下，边长L1分别为0.05μm和0.1μm时，测得的晶体管饱和电流退化(Idsat Degradation)比例与时间的关系图。由图4可知，当L1为0.05μm时，晶体管饱和电流退化较高，而L1为0.1μm时，晶体管饱和电流退化较低；而L1为0.1μm时，栅极结构103与隔离结构102之间的接触面积较大，而L1为0.05μm时，栅极结构103与隔离结构102之前的接触面积较小。由此可知，所述栅极结构103与隔离结构102之间的接触面积越大，晶体管的保护电流退化率越低，则晶体管的正偏压温度不稳定性退化或热载流子注入退化得到改善。
所述栅极结构103的一端或两端延伸至隔离结构102表面。在本实施例中，所述栅极结构103的两端延伸至隔离结构102表面，且两端栅极结构103与隔离结构102的接触面积均大于预设面积，即所述栅极结构103的两端分别与隔离结构102相接触，则所述隔离结构102内的氧离子能够自栅介质层130的两端向栅介质层103内扩散，并能够扩散入位于有源区101表面的栅介质层130内，使得更多地氧离子能够进入栅介质层130内，使得栅介质层130内的缺陷能够得到充分填补。
在另一实施例中，请参考图5，所述栅极结构103的一端延伸至隔离结构102表面，且该端栅极结构103与隔离结构102的接触面积大于预设面积，即所述栅极结构103的一端与隔离结构102相接触，所述隔离结构102内的氧离子自栅介质层130的一端向栅介质层103内扩散。由于仅一端栅极结构位于隔离结构102表面，有利于减小器件尺寸，提高器件密度。
所述栅极结构103的数量大于或等于1。本实施例中，位于有源区101上的栅极结构103为1个。在另一实施例中，请参考图6，位于有源区101表面的栅极结构103的数量大于1，有源区101表面的栅极结构103平行于衬底100表面方向的图形为条形，且若干栅极结构103平行排列。
在一实施例中，请参考图7，所述衬底100内具有若干有源区101，所述隔离结构102位于相邻有源区101之间，所述栅极结构103横跨于若干相邻有源区101表面和隔离结构102表面，且位于相邻有源区101之间的栅极结构103与所述隔离结构102之间的接触面积大于预设面积，则与所述隔离结构102相接触的栅介质层130能够同时向相邻有源区101表面的栅介质层130内输送氧离子。
本实施例中，衬底包括有源区以及位于有源区周围的隔离结构，而位于有源区表面的栅极结构至少一端延伸至所述隔离结构表面，且所述隔离结构与所述栅极结构之间的接触面积大于预设面积。由于所述栅介质层的材料为高K介质材料，而所述高K介质材料中具有缺陷，且大部分缺陷为氧空位，所述缺陷会形成大量载流子陷阱，能够捕获载流子，尤其是NMOS晶体管中的电子。而所述隔离结构至少一端位于所述隔离结构表面，使得所述栅介质层与所述隔离结构相接触，而所述隔离结构的材料包括氧离子，使得所述隔离结构中的氧离子能够受到晶体管工艺制程中的热量驱动，并向所述栅介质层内扩散，而且所述氧离子能够填补高K介质材料中的缺陷，从而消除栅介质层内的载流子陷阱。此外，由于所述隔离结构与所述栅极结构之间的接触面积大于预设面积，即所述接触面积较大，从而使得较多的隔离结构中的氧离子能够进入栅介质层内，使得所述氧离子能够充分填补缺陷，消除载流子陷阱。因此，所述高K金属栅结构的NMOS晶体管的正偏温度不稳定效应和热载流子注入效应得到抑制，晶体管的可靠性被极大地提高。
相应的，本发明的实施例还提供一种形成上述晶体管的方法，图8至图13是本发明实施例形成晶体管的过程的俯视结构示意图。
请参考图8，提供衬底，所述衬底包括有源区101、以及位于所述有源区101周围的隔离结构102，所述隔离结构102的材料包括氧离子。
所述衬底为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅(SOI)衬底、绝缘体上锗(GOI)衬底、玻璃衬底或III-V族化合物衬底(例如氮化硅或砷化镓等)。本实施例中，所述衬底为硅衬底。
所述有源区101表面用于形成有源器件，本实施例中为NMOS晶体管。所述有源区通过离子注入工艺形成，使得所述有源区101内具有掺杂离子，本实施例中，所述掺杂离子为P型离子，使所述有源区101作为NMOS晶体管的P型阱区。在其它实施例中，所述有源区101内还能够掺杂N型离子。
所述隔离结构102位于衬底内，即浅沟槽隔离结构。所述隔离结构102位于有源区101周围，用于将有源区101与衬底其他区域相互隔离，或者用于在相邻有源区101之间进行隔离。所述隔离结构102的材料为绝缘材料，包括氧化硅或氮氧化硅。
请参考图9，在所述衬底的有源区101表面形成伪栅极结构110，至少所述伪栅极结构110的一端延伸至所述隔离结构102表面，所述隔离结构102与所述伪栅极结构110之间的接触面大于预设面积。
所述伪栅极结构110为后续形成的栅极结构占据空间。所述伪栅极结构110包括伪栅极层，所述伪栅极层的材料为多晶硅，后续通过去除所述伪栅极结构110，并在所述伪栅极结构110的位置形成栅极结构。
所述伪栅极结构110还能够包括位于衬底表面的伪栅介质层，所述伪栅极层位于所述伪栅介质层表面。在一实施例中，所述伪栅介质层的材料为氧化硅；在另一实施例中，所述伪栅介质层的材料为高K介质层。
所述伪栅极层和伪栅介质层的形成工艺包括：在衬底表面沉积伪栅介质膜；在伪栅介质膜表面沉积伪栅极膜；在伪栅极膜部分表面形成光刻胶层；以所述光刻胶层为掩膜刻蚀所述伪栅极膜和伪栅介质膜，直至暴露出衬底表面为止；在刻蚀工艺之后，去除光刻胶层。
在形成所述伪栅极层之后，还能够在所述伪栅极结构110的侧壁表面形成侧墙，所述侧墙的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种组合，所述侧墙定义了后续形成的源漏区的位置。
请参考图10，在所述伪栅极结构110两侧的衬底有源区101内形成源漏区104。
所述源漏区104内掺杂有P型离子或N型离子。本实施例中，所形成的晶体管为NMOS晶体管，所述源漏区104内具有N型离子。所述源漏区104的形成工艺包括：在衬底和伪栅极结构110的表面形成掩膜层，所述掩膜层伪栅极结构110两侧的部分衬底表面；以所述掩膜层为掩膜，采用离子注入工艺在衬底掺杂N型离子，形成源漏区104；在离子注入工艺之后，去除掩膜层。
在一实施例中，所述伪栅介质层的材料为高K介质层，且所述伪栅介质层即作为后续形成的栅极结构中的栅介质层，在形成源漏区104之后，进行热退火工艺，使源漏区104激活。在所述热退火过程中，所述隔离结构102中的氧离子受到热驱动，所述氧离子能够向与隔离结构102相接触的伪栅介质层内扩散，所述氧离子能够填补伪栅介质层内的缺陷，从而消除伪栅介质层内的载流子陷阱，以此抑制正偏压温度不稳定性退化现象、热载流子注入退化现象，提高了所形成的晶体管的可靠性。
请参考图11，在衬底表面形成覆盖伪栅极结构110侧壁的介质层120，所述介质层120的表面与伪栅极结构110表面齐平。
所述介质层120的材料为氧化硅、氮化硅、氮氧化硅、低K介质材料、超低K介质材料中的一种或多种。所述介质层120的形成工艺包括：在衬底和伪栅极结构110沉积介质膜；抛光所述介质膜直至暴露出伪栅极结构110的顶部表面为止，形成介质层120。所述介质层120保留了所述伪栅极结构的结构和位置，能够在后续去除伪栅极结构110之后形成栅极结构。
请参考图12，去除所述伪栅极结构110(如图10所示)，在介质层120内形成开口140。
去除所述伪栅极结构110的工艺为干法刻蚀工艺或湿法刻蚀工艺，所形成的开口140后续用于形成栅极结构。在一实施例中，所述伪栅介质层的材料为氧化硅，在形成所述开口140时，去除所述伪栅极层和伪栅介质层，并暴露出衬底表面。在另一实施例中，所述伪栅介质层的材料为高K介质层，在形成所述开口140时，去除所述伪栅极层，并暴露出伪栅介质层表面，所述伪栅介质层作为栅介质层。
请参考图13，在所述开口140(如图12所示)内形成栅极结构103，所述栅极结构103包括栅介质层130和位于栅介质层130(如图3所示)表面的栅极层131(如图3所示)，所述栅介质层130的材料为高K介质材料；在形成所述栅介质层131之后，至少进行一次热处理过程，使隔离结构102中的氧离子扩散入栅介质层131内。
所述热处理过程能够为形成栅介质层130之后，晶体管工艺制程中的任意热处理过程，所述热处理过程能够为一次或若干次。本实施例中，所述热处理过程为用于激活源漏区的退火工艺。由于伪栅极结构110(如图10所示)与隔离结构102之间的接触面积大于预设面积，使得所形成的栅介质层130与隔离结构102之间的接触面积大于预设面积。由于所述接触面积较大，即使在晶体管制造工艺过程中，热预算有限，也能够使足够的氧离子自隔离结构102内扩散到栅介质层130内，以所述氧离子填补栅介质层130内的氧空位和其它缺陷，以此消除栅介质层130内的载流子陷阱。
所述栅极层131的材料为金属，所述金属包括铜、钨、铝、钛、氮化钛、钽、氮化钽中的一种或多种组合，所述栅极层131的形成工艺包括：在介质层130的表面和开口内形成金属膜；抛光所述金属膜直至暴露出介质层130表面为止，形成栅极层131。
在一实施例中，所述伪栅介质层的材料为氧化硅，在形成所述开口140时，去除所述伪栅极层和伪栅介质层，并暴露出衬底表面。在形成栅极结构103时，在所述开口140内形成栅介质层130；在栅介质层130表面形成栅极层131。
在该实施例中，在形成所述栅极结构103之后进行热退火工艺，以激活源漏区。在所述热退火过程中，所述隔离结构102中的氧离子因此受到热驱动的影响，而向与隔离结构102相接触的栅介质层131内扩散，所述氧离子能够填补栅介质层131内的缺陷，从而消除栅介质131内的载流子陷阱，以此抑制正偏压温度不稳定性退化现象、热载流子注入退化现象，提高了所形成的晶体管的可靠性。
在另一实施例中，所述伪栅介质层的材料为高K介质层，在形成所述开口140时，去除所述伪栅极层，并暴露出伪栅介质层表面；在形成栅极结构103时，在所述开口140内形成栅极层，所述伪栅介质层作为栅介质层。
在形成所述栅极结构103之后，还能够在所述源漏区104表面或栅极层131表面形成导电插塞，所述导电插塞的材料为金属，所述金属包括铜、钨、铝、钛、氮化钛、钽、氮化钽中的一种或多种组合。
本实施例中，衬底包括有源区以及位于有源区周围的隔离结构，所形成的栅极结构至少一端延伸至所述隔离结构表面，且所述隔离结构与所述栅极结构之间的接触面积大于预设面积。所述栅介质层的材料为高K介质材料，所述隔离结构的材料包括氧离子，所述隔离结构中的氧离子能够受到工艺制程中的热量驱动而向所述栅介质层内扩散，并能够填补高K介质材料中的缺陷，以消除栅介质层内的载流子陷阱。而且，所述隔离结构与所述栅极结构之间的接触面积大于预设面积，所述接触面积较大，则较多的隔离结构中的氧离子能够进入栅介质层内，使得所述氧离子能够充分填补缺陷。因此，所形成的高K金属栅结构的NMOS晶体管的正偏温度不稳定效应和热载流子注入效应得到抑制，晶体管的可靠性被极大地提高。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种晶体管的形成方法，其特征在于，包括：
提供衬底，所述衬底包括有源区、以及位于所述有源区周围的隔离结构，所述隔离结构的材料包括氧离子；
至少在衬底有源区表面形成栅极结构，所述栅极结构包括栅介质层和位于栅介质层表面的栅极层，所述栅介质层的材料为高K介质材料，所述栅极结构至少一端延伸至所述隔离结构表面，所述隔离结构与所述栅介质层之间的接触面积大于预设面积；
在栅极结构两侧的有源区内形成源漏区；
在形成所述栅介质层之后，至少进行一次热处理过程，使隔离结构中的氧离子扩散入栅介质层内。
2.如权利要求1所述的晶体管的形成方法，其特征在于，所述栅介质层的材料包括Hf基材料，所述Hf基材料包括HfO2或HfSiO。
3.如权利要求1所述的晶体管的形成方法，其特征在于，所述源漏区内掺杂有N型离子，所述N型离子包括P离子、As离子或Sb离子。
4.如权利要求1所述的晶体管的形成方法，其特征在于，所述隔离结构的材料为氧化硅或氮氧化硅。
5.如权利要求1所述的晶体管的形成方法，其特征在于，所述预设面积小于0.01μm2。
6.如权利要求5所述的晶体管的形成方法，其特征在于，所述接触面积为0.01μm2～100μm2。
7.如权利要求6所述的晶体管的形成方法，其特征在于，所述接触面平行于栅极结构侧壁方向的尺寸为0.01μm～10μm，所述接触面垂直于栅极结构侧壁方向的尺寸为0.01μm～10μm。
8.如权利要求1所述的晶体管的形成方法，其特征在于，所述栅极结构的一端或两端延伸至隔离结构表面。
9.如权利要求1所述的晶体管的形成方法，其特征在于，所述栅极层的材料包括铜、钨、铝、钛、氮化钛、钽、氮化钽中的一种或多种组合。
10.如权利要求1所述的晶体管的形成方法，其特征在于，所述栅极结构投影于衬底表面的图形为条形。
11.如权利要求1所述的晶体管的形成方法，其特征在于，所述栅极结构的数量大于或等于1；当所述栅极结构的数量大于1时，若干栅极结构平行排列。
12.如权利要求1所述的晶体管的形成方法，其特征在于，所述衬底内具有若干有源区，所述隔离结构位于相邻有源区之间，所述栅极结构横跨于若干相邻有源区表面和隔离结构表面，且位于相邻有源区之间的栅极结构与所述隔离结构之间的接触面积大于预设面积。
13.如权利要求1所述的晶体管的形成方法，其特征在于，还包括：在源漏区表面形成导电插塞。
14.如权利要求1所述的晶体管的形成方法，其特征在于，还包括：在栅极结构顶部表面形成导电插塞。
15.如权利要求13或14所述的晶体管的形成方法，其特征在于，所述导电插塞的材料包括铜、钨、铝、钛、氮化钛、钽、氮化钽中的一种或多种组合。
16.如权利要求1所述的晶体管的形成方法，其特征在于，所述栅极结构的形成工艺包括：至少在所述衬底的有源区表面形成伪栅极结构，所述伪栅极结构包括伪栅极层，所述伪栅极层的材料为多晶硅，所述伪栅极结构至少一端延伸至所述隔离结构表面，所述隔离结构与所述伪栅极结构之间的接触面大于预设面积；在所述伪栅极结构两侧的衬底有源区内形成源漏区；在衬底表面形成覆盖伪栅极结构侧壁的介质层，所述介质层的表面与伪栅极结构表面齐平；去除所述伪栅极结构，在介质层内形成开口；在所述开口内形成栅极结构，所述栅极结构包括栅介质层和位于栅介质层表面的栅极层，所述栅介质层的材料为高K介质材料。
17.如权利要求16所述的晶体管的形成方法，其特征在于，所述伪栅极结构还包括位于衬底表面的伪栅介质层，所述伪栅极层位于所述伪栅介质层表面。
18.如权利要求17所述的晶体管的形成方法，其特征在于，所述伪栅介质层的材料为氧化硅，在形成所述开口时，去除所述伪栅极层和伪栅介质层，并暴露出衬底表面；在形成栅极结构时，在所述开口内形成栅介质层；在栅介质层表面形成栅极层。
19.如权利要求17所述的晶体管的形成方法，其特征在于，所述伪栅介质层的材料为高K介质层，在形成所述开口时，去除所述伪栅极层，并暴露出伪栅介质层表面；在形成栅极结构时，在所述开口内形成栅极层，所述伪栅介质层作为栅介质层。
20.一种采用如权利要求1至19任一项方法所形成的晶体管，其特征在于，包括：
衬底，所述衬底包括有源区、以及位于所述有源区周围的隔离结构，所述隔离结构的材料包括氧离子；
至少位于衬底有源区表面的栅极结构，所述栅极结构包括栅介质层和位于栅介质层表面的栅极层，所述栅介质层的材料为高K介质材料，所述栅极结构至少一端延伸至所述隔离结构表面，所述隔离结构与所述栅介质层之间的接触面积大于预设面积；
位于栅极结构两侧的衬底内有源区内的源漏区。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410308753.9A CN105206531B (zh) | 2014-06-30 | 2014-06-30 | 晶体管及其形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410308753.9A CN105206531B (zh) | 2014-06-30 | 2014-06-30 | 晶体管及其形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN105206531A CN105206531A (zh) | 2015-12-30 |
| CN105206531B true CN105206531B (zh) | 2018-08-10 |
Family
ID=54954126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410308753.9A Active CN105206531B (zh) | 2014-06-30 | 2014-06-30 | 晶体管及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN105206531B (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109935636B (zh) * | 2019-03-11 | 2022-08-26 | 长江存储科技有限责任公司 | 晶体管及其形成方法、存储器 |
| CN109786467B (zh) * | 2019-03-11 | 2023-03-10 | 长江存储科技有限责任公司 | 晶体管及其形成方法、存储器 |
| CN112331579B (zh) * | 2020-11-12 | 2023-11-24 | 上海华虹宏力半导体制造有限公司 | 测试结构及测试方法 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1387399B1 (en) * | 2002-07-31 | 2008-02-27 | Texas Instruments Incorporated | Gate dielectric and method |
| TW201005808A (en) * | 2008-03-26 | 2010-02-01 | Ibm | Structure and method to control oxidation in high-k gate structures |
| CN101740513A (zh) * | 2008-11-18 | 2010-06-16 | 中芯国际集成电路制造(上海)有限公司 | Mos晶体管及其制作方法 |
| JP4528727B2 (ja) * | 2006-01-23 | 2010-08-18 | 株式会社東芝 | 半導体装置の製造方法 |
| CN102646599A (zh) * | 2012-04-09 | 2012-08-22 | 北京大学 | 一种大规模集成电路中FinFET的制备方法 |
| US8318565B2 (en) * | 2010-03-11 | 2012-11-27 | International Business Machines Corporation | High-k dielectric gate structures resistant to oxide growth at the dielectric/silicon substrate interface and methods of manufacture thereof |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7989902B2 (en) * | 2009-06-18 | 2011-08-02 | International Business Machines Corporation | Scavenging metal stack for a high-k gate dielectric |
-
2014
- 2014-06-30 CN CN201410308753.9A patent/CN105206531B/zh active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1387399B1 (en) * | 2002-07-31 | 2008-02-27 | Texas Instruments Incorporated | Gate dielectric and method |
| JP4528727B2 (ja) * | 2006-01-23 | 2010-08-18 | 株式会社東芝 | 半導体装置の製造方法 |
| TW201005808A (en) * | 2008-03-26 | 2010-02-01 | Ibm | Structure and method to control oxidation in high-k gate structures |
| CN101740513A (zh) * | 2008-11-18 | 2010-06-16 | 中芯国际集成电路制造(上海)有限公司 | Mos晶体管及其制作方法 |
| US8318565B2 (en) * | 2010-03-11 | 2012-11-27 | International Business Machines Corporation | High-k dielectric gate structures resistant to oxide growth at the dielectric/silicon substrate interface and methods of manufacture thereof |
| CN102646599A (zh) * | 2012-04-09 | 2012-08-22 | 北京大学 | 一种大规模集成电路中FinFET的制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN105206531A (zh) | 2015-12-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI493628B (zh) | 半導體積體電路的製造方法 | |
| JP5199230B2 (ja) | 集積回路構造及びその製造方法 | |
| TWI499033B (zh) | 充電保護裝置 | |
| US8906767B2 (en) | Semiconductor device with self-aligned interconnects | |
| JP5285260B2 (ja) | 電界効果トランジスタ（ｆｅｔ）デバイスを形成する方法 | |
| US20190378766A1 (en) | Semiconductor device with high-k gate dielectric layer | |
| TW201347005A (zh) | 形成具有提升式源極和汲極區之半導體設備的方法及對應的半導體設備 | |
| CN105448730B (zh) | 半导体结构及其形成方法 | |
| CN105336779B (zh) | Ldmos器件及其形成方法 | |
| CN105206531B (zh) | 晶体管及其形成方法 | |
| CN104241390B (zh) | 薄膜晶体管和有源矩阵有机发光二极管组件及制造方法 | |
| CN104752215A (zh) | 晶体管的形成方法 | |
| JP5268385B2 (ja) | 半導体装置 | |
| KR100374554B1 (ko) | 에스오아이 소자의 반도체 몸체-기판 접촉 구조 및 그제조방법 | |
| US9460957B2 (en) | Method and structure for nitrogen-doped shallow-trench isolation dielectric | |
| US20100213547A1 (en) | Semiconductor switching device employing a quantum dot structure | |
| US20190378912A1 (en) | Semiconductor device and method for manufacturing same | |
| US20180261515A1 (en) | Semiconductor structures and fabrication methods thereof | |
| CN107591370B (zh) | 半导体器件及其形成方法 | |
| CN105826175A (zh) | 晶体管的形成方法 | |
| TW201624617A (zh) | 半導體裝置結構及其形成方法 | |
| US9166045B1 (en) | High-k dielectric device and process | |
| JP5158197B2 (ja) | 半導体装置及びその製造方法 | |
| CN106158639A (zh) | 半导体器件的形成方法 | |
| US11855099B2 (en) | Metal-insulator-semiconductor tunnel diode memory |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |