JP2020161786A - 半導体装置およびその制御方法 - Google Patents
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- 第1導電形の第1半導体層を含み、第1面と、前記第1面の反対側に位置する第2面と、を有する半導体部と、
前記第1面上に設けられた第1電極と、
前記第2面上に設けられた第2電極と、
前記第1電極と前記半導体部との間に設けられ、第1絶縁膜を介して前記半導体部から電気的に絶縁され、第2絶縁膜を介して前記第1電極から電気的に絶縁された第1制御電極と、
前記第1電極と前記半導体部との間に設けられ、第3絶縁膜を介して前記半導体部から電気的に絶縁され、第4絶縁膜を介して前記第1電極から電気的に絶縁され、前記第1制御電極とは独立にバイアスされる第2制御電極と、
前記第1電極と前記半導体部との間に設けられ、第5絶縁膜を介して前記半導体部から電気的に絶縁され、第6絶縁膜を介して前記第1電極から電気的に絶縁され、前記第1制御電極および前記第2制御電極とは独立にバイアスされる第3制御電極と、
を備え、
前記半導体部は、
前記第1半導体層と前記第1電極との間に選択的に設けられた第2導電形の第2半導体層と、
前記第2半導体層と前記第1電極との間に選択的に設けられた第1導電形の第3半導体層と、
前記第1半導体層と前記第2電極との間に設けられた第2導電形の第4半導体層と、
をさらに含み、
前記第2半導体層は、前記第1絶縁膜を介して前記第1制御電極に向き合い、前記第3絶縁膜を介して前記第2制御電極に向き合い、前記第5絶縁膜を介して前記第3制御電極に向き合う半導体装置。 - 前記第1制御電極、前記第2制御電極および前記第3制御電極は、前記半導体部の前記第1面側に設けられたトレンチの内部に配置される請求項1記載の半導体装置。
- 前記半導体部は、前記第1半導体層と前記第4半導体層との間に設けられ、前記第1半導体層の第1導電形不純物よりも高濃度の第1導電形不純物を含む第1導電形の第5半導体層をさらに含む請求項1または2に記載の半導体装置。
- 前記半導体部は、前記第1半導体層と前記第2半導体層との間に設けられ、前記第1半導体層の第1導電形不純物よりも高濃度の第1導電形不純物を含む第1導電形の第6半導体層をさらに含む請求項1〜3のいずれか1つに記載の半導体装置。
- 前記半導体部は、前記第2半導体層と前記第1電極との間に選択的に設けられる第2導電形の第7半導体層を複数含み、
前記第3半導体層と前記第7半導体層は、前記第2半導体層と前記第1電極との間に並べて配置され、
前記第3半導体層は、前記第1絶縁膜に接する位置に配置され、
前記第7半導体層は、それぞれ、前記第3絶縁膜および前記5絶縁膜に接する位置に配置され、
前記第1制御電極は、前記第1絶縁膜を介して前記第1半導体層、前記第2半導体層および前記第3半導体層に向き合うように配置され、
前記第2制御電極は、前記第3絶縁膜を介して前記第1半導体層、前記第2半導体層および前記第7半導体層に向き合うように配置され、
前記第3制御電極は、前記第5絶縁膜を介して前記第1半導体層、前記第2半導体層および前記第7半導体層に向き合うように配置される請求項1〜4のいずれか1つに記載の半導体装置。 - 前記第1制御電極に電気的に接続された第1配線と、
前記第1配線にて接続された第1ゲートパッドと、
前記第2制御電極に電気的に接続された第2配線と、
前記第2配線にて接続された第2ゲートパッドと、
前記第3制御電極に電気的に接続された第3配線と、
前記第3配線にて接続された第3ゲートパッドと、
をさらに備えた請求項1〜5のいずれか1つに記載の半導体装置。 - 前記請求項6に記載の半導体装置の制御方法であって、
前記第1ゲートパッドに前記第1制御電極のしきい値よりも高い第1制御電圧を与え、
前記第2ゲートパッドに前記第2制御電極のしきい値よりも高い第2制御電圧を与え、
前記第3ゲートパッドに前記第3制御電極のしきい値よりも高い第3制御電圧を与え、
前記第3制御電極に前記第3制御電圧を与えた後に、前記第3ゲートパッドに前記第3制御電極の前記しきい値よりも低い第4制御電圧を与え、
前記第3ゲートパッドに前記第4制御電圧を与えた後に、前記第2ゲートパッドに前記第2制御電極の前記しきい値よりも低い第5制御電圧を与え、
前記第2ゲートパッドに前記第5制御電圧を与えた後に、前記第1ゲートパッドに前記第1制御電極の前記しきい値よりも低い第6制御電圧を与える半導体装置の制御方法。 - 第1導電形の第1半導体層を含み、第1面と、前記第1面の反対側に位置する第2面と、を有する半導体部と、
前記第1面上に設けられた第1電極と、
前記第2面上に設けられた第2電極と、
前記第1電極と前記半導体部との間に設けられ、第1絶縁膜を介して前記半導体部から電気的に絶縁され、第2絶縁膜を介して前記第1電極から電気的に絶縁された第1制御電極と、
前記第1電極と前記半導体部との間に設けられ、第3絶縁膜を介して前記半導体部から電気的に絶縁され、第4絶縁膜を介して前記第1電極から電気的に絶縁された第2制御電極と、
前記第1電極と前記半導体部との間に設けられ、第5絶縁膜を介して前記半導体部から電気的に絶縁され、第6絶縁膜を介して前記第1電極から電気的に絶縁された第3制御電極と、
前記第1制御電極に電気的に接続された第1配線と、
前記第2制御電極に電気的に接続された第2配線と、
前記第1配線と前記第2配線との間に設けられた抵抗素子と、
前記第2配線に接続された第1コンタクトパッドと、
前記第3制御電極に電気的に接続された第3配線と、
前記第3配線に接続された第2コンタクトパッドと、
を備え、
前記半導体部は、
前記第1半導体層と前記第1電極との間に選択的に設けられた第2導電形の第2半導体層と、
前記第2半導体層と前記第1電極との間に選択的に設けられた第1導電形の第3半導体層と、
前記第1半導体層と前記第2電極との間に設けられた第2導電形の第4半導体層と、
を含み、
前記第2半導体層は、前記第1絶縁膜を介して前記第1制御電極に向き合い、前記第3絶縁膜を介して前記第2制御電極に向き合い、前記第5絶縁膜を介して前記第3制御電極に向き合う半導体装置。 - 前記請求項8に記載の半導体装置の制御方法であって、
前記第1ゲートパッドに前記第1制御電極のしきい値および前記第2制御電極のしきい値よりも高い第1制御電圧を与え、
前記第2ゲートパッドに前記第3制御電極のしきい値よりも高い第2制御電圧を与え、
前記第2ゲートパッドに前記第2制御電圧を与えた後に、前記第2ゲートパッドに前記第3制御電極の前記しきい値よりも低い第3制御電圧を与え、
前記第2ゲートパッドに前記第3制御電圧を与えた後に、前記第1ゲートパッドに前記第1制御電極の前記しきい値および前記第2制御電極の前記しきい値よりも低い第4制御電圧を与える半導体装置の制御方法。
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Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2018109794A1 (ja) * | 2016-12-12 | 2018-06-21 | 三菱電機株式会社 | 半導体装置の駆動方法および駆動回路 |
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2019
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WO2018109794A1 (ja) * | 2016-12-12 | 2018-06-21 | 三菱電機株式会社 | 半導体装置の駆動方法および駆動回路 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11984495B2 (en) | 2020-09-16 | 2024-05-14 | Kabushiki Kaisha Toshiba | Semiconductor device and semiconductor circuit |
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