CN111725308A - 半导体装置 - Google Patents
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Abstract
一种半导体装置，具备：半导体部，包含第一导电型的第一层，具有第一面及相反侧的第二面；第一面上的第一电极；设置在第一电极与半导体部间的第一控制电极；设置在第一电极与半导体部间、与第一控制电极独立地被施加偏压的第二控制电极；设置在第二面侧的第三控制电极；设置在第二面上的第二电极。半导体部包含：选择性地设置在第一层与第一电极间的第二导电型的第二层；选择性地设置在第二层与第一电极间的第一导电型的第三层；设置在第二电极及第三控制电极与第一层间的第一导电型的第四层；设置在第四层与第二电极间的第二导电型的第五层；至少一部分设置在第五层与第二电极间的第一导电型的第六层。第三控制电极与第五层的一部分相对。
Description
本申请主张享有以日本特许出愿2019－50052号(申请日：2019年3月18日)为基础申请的优先权。本申请通过参照上述基础申请而包含上述基础申请的全部内容。
技术领域
实施方式涉及半导体装置。
背景技术
作为在600V以上的高耐压下控制大电流的半导体装置，例如使用绝缘栅双极型晶体管(以下记为Insulated Gate Bipolar Transistor：IGBT)。IGBT例如用于进行电力转换，为了提高转换效率，期望稳定损失(导通电阻)低、开关损失低(开关速度快)这双方。
关于IGBT，为了降低导通电阻，近年来，具有从p型基底层深深地延伸至n型基底层中的沟道栅构造的IGBT增多。由此，能够实现沟道密度的提高，能够利用n型基底层中的相邻的沟道栅的形状而在n型基底层中高效地蓄积载流子，从而降低稳定状态下的导通电阻。然而，若增加载流子的蓄积量而实现低导通电阻，则在接通(turn on)时应当排出的载流子量变多。因此，截止(turn off)时间变长，截止损失增加。即、导通电阻的降低和截止损失的降低处于此消彼长的关系。
发明内容
实施方式提供一种能够降低导通电阻以及开关损失这双方的半导体装置。
实施方式所涉及的半导体装置具备：半导体部，包含第一导电型的第一半导体层，且具有第一面和位于上述第一面的相反侧的第二面；设置在上述第一面上的第一电极；第一控制电极，设置在上述第一电极与上述半导体部之间，隔着第一绝缘膜而相对于上述半导体部被电绝缘，且隔着第二绝缘膜而相对于上述第一电极被电绝缘；第二控制电极，设置在上述第一电极与上述半导体部之间，隔着第三绝缘膜而相对于上述半导体部被电绝缘，且隔着第四绝缘膜而相对于上述第一电极被电绝缘，且与上述第一控制电极相独立地被施加偏压；第三控制电极，设置在上述第二面侧，且隔着第五绝缘膜而相对于上述半导体部被电绝缘；以及第二电极，在上述第二面上未设置有上述第三控制电极的部分与上述半导体部电连接。上述半导体部包含：第二导电型的第二半导体层，选择性地设置在上述第一半导体层与上述第一电极之间；第一导电型的第三半导体层，选择性地设置在上述第二半导体层与上述第一电极之间；第一导电型的第四半导体层，设置在上述第一半导体层与上述第二电极之间以及上述第一半导体层与上述第三控制电极之间，且包含比上述第一半导体层的第一导电型杂质高浓度的第一导电型杂质；第二导电型的第五半导体层，设置在上述第四半导体层与上述第二电极之间；以及第一导电型的第六半导体层，至少一部分设置在上述第五半导体层与上述第二电极之间。上述第一控制电极配置成隔着上述第一绝缘膜而与上述第二半导体层的一部分相对，上述第二控制电极配置成隔着上述第三绝缘膜而与上述第二半导体层的另一部分相对，上述第三控制电极配置成隔着上述第五绝缘膜而与上述第五半导体层的一部分相对。
附图说明
图1是示出第一实施方式所涉及的半导体装置的示意剖视图。
图2的(a)～(c)是示出第一实施方式所涉及的半导体装置的动作的时序图。
图3的(a)、(b)是示出第一实施方式所涉及的半导体装置的动作的示意图。
图4是示出第一实施方式的变形例所涉及的半导体装置的示意剖视图。
图5是示出第一实施方式的另外的变形例所涉及的半导体装置的示意剖视图。
图6是示出第二实施方式的变形例所涉及的半导体装置的示意剖视图。
具体实施方式
以下，参照附图对实施方式进行说明。对于附图中的同一部分标注同一标号并适当地省略其详细说明，仅对不同的部分进行说明。另外，附图只是示意性或者概念性的图，各部分的厚度和宽度之间的关系、各部分间的大小的比率等未必与现实情况相同。并且，即便是在表示相同部分的情况下，有时也根据附图而使彼此的尺寸或比率不同而进行表示。
此外，使用各图中示出的X轴、Y轴以及Z轴对各部分的配置以及结构进行说明。X轴、Y轴、Z轴相互正交，分别表示X方向、Y方向、Z方向。并且，有时设Z方向为上方、设其相反方向为下方而进行说明。
(第一实施方式)
图1是示出第一实施方式所涉及的半导体装置1的示意剖视图。半导体装置1例如是IGBT。
如图1所示，半导体装置1具备半导体部10、发射极20(第一电极)、集电极30(第二电极)、第一栅极40、第二栅极50、第三栅极60。
半导体部10例如是硅。半导体部10具有第一面10T和第二面10B。第二面10B是第一面10T的背面。发射极20设置在第一面10T上。集电极30设置在第二面10B上。发射极20以及集电极30例如包含选自铝(Al)、钛(Ti)、镍(Ni)、钨(W)、金(Au)以及多晶硅的组的至少一个。
第一栅极40例如配置在设置于半导体部10的第一面10T侧的沟槽GT1的内部。第一栅极40在沟槽GT1的内部沿Y方向延伸。第一栅极40隔着栅极绝缘膜41而相对于半导体部10被电绝缘。并且，第一栅极40隔着绝缘膜43而相对于发射极20被电绝缘。第一栅极40例如包含导电性的多晶硅。栅极绝缘膜41以及绝缘膜43例如是硅氧化膜。
第二栅极50例如配置在设置于半导体部10的第一面10T侧的沟槽GT2的内部。第二栅极50在沟槽GT2的内部沿Y方向延伸。第二栅极50隔着栅极绝缘膜51而相对于半导体部10被电绝缘。并且，第二栅极50隔着绝缘膜53而相对于发射极20被电绝缘。第二栅极50例如包含导电性的多晶硅。栅极绝缘膜51以及绝缘膜53例如是硅氧化膜。
第一栅极40以及第二栅极50分别经由第一栅极配线45以及第二栅极配线55而与栅极焊盘(未图示)电连接。从不同的栅极焊盘对第一栅极40以及第二栅极50分别施加不同的栅极电压。即、第二栅极50与第一栅极40相独立地被施加偏压。
第三栅极60设置在半导体部10的第二面10B侧。第三栅极60经由栅极绝缘膜61而选择性地设置在第二面10B上，且借助栅极绝缘膜61而相对于半导体部10被电绝缘。第三栅极60例如具有平面栅极构造。第三栅极例如包含选自铝(Al)、钛(Ti)、镍(Ni)、钨(W)、金(Au)以及多晶硅的组的至少一个。栅极绝缘膜61例如是硅氧化膜。
集电极30例如选择性地设置在半导体部10的第二面10B上。集电极30在未设置第三栅极60的部分与半导体部10电连接。
半导体装置1还具备导电体(以下记为发射板70)。发射板70配置在设置于半导体部10的第一面10T侧的沟槽GT3的内部。发射板70例如包含导电性的多晶硅。发射板70例如与第一栅极40以及第二栅极50平行地配置，且沿Y方向延伸。发射板70借助绝缘膜71而相对于半导体部10被电绝缘。绝缘膜71例如是硅氧化膜。
半导体部10包含：n型基底层11(第一半导体层)；p型基底层13(第二半导体层)；n型发射层15(第三半导体层)；p型接触层17；n型缓冲层19(第四半导体层)；p型集电层21(第五半导体层)；以及n型集电层23(第六半导体层)。
n型基底层11例如包含1×1012～1×1015(atoms/cm3)的浓度范围的n型杂质。n型基底层11具有能够实现预定的耐压的n型载流子浓度。此处，n型载流子浓度例如是从n型杂质浓度减去p型杂质浓度而得的值。例如，在成为n型基底层11的n型硅晶片包含本底水平的p型杂质。n型基底层11层例如具有1～1000μm的范围的Z方向的厚度，且设定成能够实现预定的耐压的厚度。
p型基底层13选择性地设置在n型基底层11与发射极20之间。p型基底层13与发射极20电连接。p型基底层13例如设置成具有1×1012～1×1014cm－2的范围的p型杂质量，且具有0.1～数μm的Z方向的厚度。p型基底层13例如通过朝半导体部10的第一面10T侧离子注入p型杂质来形成。p型杂质的总量例如被设定为1×1012～1×1014cm－2的范围。
p型基底层13例如包含：位于第一栅极40与发射板70之间的第一部分13m；以及位于第二栅极50与发射板70之间的第二部分13n。
n型发射层15选择性地设置在p型基底层13与发射极20之间。n型发射层15包含比n型基底层11的n型杂质高浓度的n型杂质。发射极20例如与n型发射层15接触并电连接。
n型发射层15例如设置成具有1×1014～1×1016cm－2的范围的n型杂质量，且具有0.1～数μm的Z方向的厚度。n型发射层15例如通过朝半导体部10的第一面10T侧选择性地离子注入n型杂质来形成。n型杂质的总量例如被设定为1×1014～1×1016cm－2的范围。
p型接触层17选择性地设置在p型基底层13与发射极20之间。p型接触层17包含比p型基底层13的p型杂质高浓度的p型杂质。发射极20例如与p型接触层17接触并电连接。p型基底层13经由p型接触层17而与发射极20电连接。
p型接触层17例如设置成具有1×1014～1×1016cm－2的范围的p型杂质量，且具有0.1～数μm的范围的Z方向的厚度。p型接触层17例如通过朝半导体部10的第一面10T侧选择性地离子注入p型杂质来形成。p型杂质的总量例如被设定为1×1014～1×1016cm－2的范围。
n型发射层15和p型接触层17例如在沟槽GT1～GT3的长边方向(例如Y方向)交替配置。并且，在半导体部10的第一面10T露出的n型发射层15的表面与p型接触层17的表面的面积比能够根据所期望的设计而自由变更。
沟槽GT1～GT3具有从半导体部10的第一面10T贯穿n型发射层15(或者p型接触层17)、p型基底层13而到达n型基底层11的深度。沟槽GT1～GT3在沿着半导体部10的第一面10T的方向(例如X方向)周期性地设置。沟槽GT1～GT3各自的深度例如被设定为1～10μm的范围。在X方向上相邻的沟槽GT1与沟槽GT3的间隔、以及沟槽GT2与沟槽GT3的间隔例如被设定为0.1～数μm的范围。
在沟槽GT1以及沟槽GT2的侧面，例如露出有n型基底层11、p型基底层13以及n型发射层15。第一栅极40在沟槽GT1的内部隔着栅极绝缘膜41而与位于n型基底层11与n型发射层15之间的p型基底层13的第一部分13m相对。第二栅极50隔着栅极绝缘膜51而与位于n型基底层11与n型发射层15之间的p型基底层13的第二部分13n相对。
此外，在沟槽GT3的侧面例如露出有n型基底层11、p型基底层13以及p型接触层17。发射板70隔着绝缘膜71而与位于n型基底层11与p型接触层17之间的p型基底层13的第一部分13m以及第二部分13n相对。
上述的沟道栅构造例如沿着半导体部10的第一面10T分别设置有多个，且周期性地配置。各沟道栅构造间的间隔例如被设定为0.1～数μm的范围。
n型缓冲层19设置在n型基底层11与集电极30之间。并且，n型缓冲层19包含位于n型基底层11与第三栅极60之间的部分。n型缓冲层19包含比n型基底层11的n型杂质高浓度的n型杂质。n型缓冲层19例如设置成具有1×1011～1×1013cm－2的范围的n型杂质量，且具有0.1～数十μm的范围的Z方向的厚度。n型缓冲层19例如通过朝半导体部10的第二面10B侧离子注入n型杂质来形成。n型杂质的总量例如被设定为1×1011～1×1013cm－2的范围。
p型集电层21设置在n型缓冲层19与集电极30之间。p型集电层21例如设置成具有1×1013～1×1015cm－2的范围的p型杂质量，且具有0.1～10μm的范围的Z方向的厚度。并且，p型集电层21包含位于n型缓冲层19与第三栅极60之间的部分。
p型集电层21例如通过朝半导体部10的第二面10B侧选择性地离子注入p型杂质来形成。p型杂质的总量例如被设定为1×1013～1×1015cm－2的范围。形成p型集电层21时的注入能量例如设定为比形成n型缓冲层19时的注入能量低。因此，p型杂质的注入深度比n型缓冲层19的n型杂质的注入深度浅。
n型集电层23选择性地设置于在半导体部10的第二面10B露出的p型集电层21的表面侧。n型集电层23例如包含位于p型集电层21与集电极30之间的部分。并且，n型集电层23包含位于p型集电层21与第三栅极60之间的部分。
n型集电层23包含比n型基底层11的n型杂质高浓度的n型杂质。并且，n型集电层23包含比n型缓冲层19的n型杂质高浓度的n型杂质。n型集电层23例如设置成包含1×1014～1×1016cm－2的范围的n型杂质量，且具有0.1～数μm的Z方向的厚度。
n型集电层23例如通过朝半导体部10的第二面10B侧选择性地离子注入n型杂质来形成。n型杂质的总量例如被设定为1×1014～1×1016cm－2的范围。形成n型集电层23时的注入能量例如被设定为比形成p型集电层21时的注入能量低。因此，n型杂质的注入深度比p型集电层21的p型杂质的注入深度浅。
集电极30与在半导体部10的第二面10B露出的p型集电层21的表面的一部分接触并电连接。并且，集电极30与在半导体部10的第二面10B露出的n型集电层23的表面的一部分接触并电连接。
第三栅极60设置成隔着栅极绝缘膜61而与位于n型缓冲层19和n型集电层23之间的p型集电层21相对。第三栅极60隔着栅极绝缘膜61而相对于n型缓冲层19以及n型集电层23被电绝缘。
其次，参照图1、图2的(a)～(c)、图3的(a)以及(b)，对实施方式所涉及的半导体装置1的动作进行说明。图2的(a)～(c)是示出第一实施方式所涉及的半导体装置1的动作的时序图。图2的(a)～(c)示出使半导体装置1截止的过程。图3的(a)以及(b)是示出半导体装置1的动作的示意图。在图3的(a)以及(b)中示出n型基底层11中的载流子密度分布。
图2的(a)是示出施加于第一栅极40的栅极电压VMG、施加于第二栅极50的栅极电压VCG、以及施加于第三栅极60的栅极电压VBG的时间变化的时序图。此处，栅极电压VMG是发射极20(或者p型基底层13)与第一栅极40之间的电位差，栅极电压VCG是发射极20(或者p型基底层13)与第二栅极50之间的电位差。栅极电压VBG是集电极30(或者p型集电层21)与第三栅极60之间的电位差。
例如，当使半导体装置1接通时，对第一栅极40以及第二栅极50赋予超过其阈值的栅极电压VMG以及VCG。第三栅极60被保持在不超过其阈值的栅极电压VBG。以下，将对各栅极赋予超过其阈值的栅极电压这一情况表现为导通，将使各栅极的栅极电压下降至阈值以下的电压这一情况表现为断开。
通过分别施加比第一栅极40的閾值电压以及第二栅极50的閾值电压高的栅极电压VMG以及栅极电压VCG，在p型基底层13与栅极绝缘膜41之间的界面以及p型基底层13与栅极绝缘膜51之间的界面形成有n型沟道。由此，n型基底层11与n型发射层15电导通。
此外，在第一栅极40以及第二栅极50的位于n型基底层11中的部分，在n型基底层11与栅极绝缘膜41的界面、以及n型基底层11与栅极绝缘膜51的界面，形成有n型蓄积层。因该n型蓄积层的影响，在位于各栅极与发射板70之间的n型基底层11的区域，载流子的蓄积被促进，能够进一步降低接通状态下的导通电阻。另外，发射板70配置在第一栅极40与第二栅极50之间以便促进这些区域中的载流子的蓄积，但也可以形成为不设置发射板70的构造。
其次，如图2的(a)所示，通过将第一栅极40以及第二栅极50断开，使半导体装置1截止。例如，第二栅极50在时间t1断开。第一栅极在相比时间t1靠后的时间t2断开。
若在时间t1使栅极电压VCG降低至阈值以下，则n型基底层11与栅极绝缘膜51之间的界面的n型蓄积层消失。并且，在p型基底层13与栅极绝缘膜51的界面感应出的n型沟道也消失，因此n型发射层15与n型基底层11之间的电导通也被切断，第二栅极50侧的电子的供给停止。与此对应，从p型集电层21经由n型缓冲层19朝n型基底层11注入的空穴的量也减少。此外，从第二栅极50侧壁开始产生耗尽化，形成耗尽层。
图3的(a)是示出该过程中的载流子密度分布的变化的示意图。此处，载流子密度是包含电子以及空穴这双方的载流子的密度。图中所示的D1表示接通状态下的载流子密度分布，D2表示使第二栅极50断开后、且使第一栅极40断开前的密度分布。
其次，通过在时间t2使第一栅极40断开，由此从n型发射层15朝n型基底层11的电子的注入全部停止，半导体装置1进行截止动作。在使第一栅极40断开后，n型基底层11中的载流子伴随着耗尽层的扩展、以及发射极、集电极间电压(以下记为集电极电压VCE)的上升而减少。因而，为了使截止时间缩短，期望在使第一栅极40断开前预先使n型基底层11中的载流子密度降低。
在该例子中，在使第一栅极40断开之前使第二栅极50断开，因此蓄积于n型基底层11的载流子中的发射极侧的载流子密度降低(D2)。即、能够从与第一栅极40以及第二栅极50均接通的稳定状态相比而载流子密度降低的状态起使第一栅极40断开。由此，能够通过更少的载流子的排出完成半导体装置1的截止过程。
此外，若使第二栅极50的电位降低至负电位，则在n型基底层11与栅极绝缘膜51之间的界面感应出p型反转层。由此，能够促进经由p型基底层13进行的朝发射极20的空穴的排出。
例如，图3的(a)中所示的载流子密度分布D3表示使第一栅极40断开并且对第二栅极50施加负电位的情况下的n型基底层11中的载流子密度分布。如载流子密度分布D3所示，n型基底层11中的发射极侧的载流子密度进一步降低(D2→D3)。结果，能够进一步缩短截止时间，进一步降低截止损失。
图2的(b)是示出截止时的集电极电压VCE以及集电极电流IC的时间变化的时序图。若在时间t1使第二栅极50断开，则第二栅极50侧的电子的注入停止。结果，如图3的(a)所示的载流子密度分布D2那样，发射极侧的载流子密度降低，但因构成电路的电感的影响，持续流过有相同值的电流，因此电压VCE微增。
接着，若在时间t2使第一栅极40断开，则朝n型基底层11的电子的注入停止。n型基底层11中的载流子逐渐降低，在n型基底层11中耗尽层扩展。与此对应，集电极电流IC减小，并且集电极电压VCE上升。然后，集电极电压VCE成为大致与电源电压相同的值的恒定值。在该时刻n型基底层11中残留的载流子因复合而消灭。
图2的(b)中用虚线示出的集电极电压VCE的变化是未设置第二栅极50的情况下的例子。在该情况下，接通状态下的n型基底层11中的载流子密度不会预先降低，因此n型基底层11的耗尽化变慢。即、n型集电极电压VCE的升高变慢，例如在比时间t3迟的时间t4，集电极电压VCE变为恒定。
这样，在半导体装置1中，通过对第二栅极50进行控制，能够使截止的过程中的n型基底层11中的载流子密度降低。由此，能够缩短截止时间，降低开关损失。并且，通过使集电极电压VCE的升高变早，也能够增大dV/dt。
此外，在本实施方式中，在时间t2使第三栅极60接通(参照图2的(a))。若使第三栅极60接通，则在p型集电层21与栅极绝缘膜61之间的界面形成有n型沟道。由此，n型缓冲层19与n型集电层23电导通。因而，n型基底层11经由n型缓冲层19、n型沟道以及n型集电层23而与集电极30电短路。由此，从p型集电层21朝n型基底层11的空穴的供给被部分地、或者全面地抑制。
图3的(b)是示出该过程中的载流子密度分布的变化的示意图。图中所示的D4表示使第三栅极60接通后的载流子密度分布。若使第三栅极60接通，则集电区侧的电子被朝集电极30排出而减少。由此，n型基底层11中的集电极侧的载流子密度也减小。
这样，在使第一栅极40断开的定时，若使第三栅极60接通而进行截止动作，则从集电区侧也延伸出耗尽层，能够使n型基底层11中的载流子在更早的时间消失。由此，能够进一步降低截止损失。
此外，通过使第三栅极60接通，能够抑制来自p型集电层21的空穴注入。由此，能够抑制图2的(b)中用虚线示出的集电极电流IC的尾部成分ICT。
图2的(c)是示出集电极电压VCE与集电极电流IC的积(即、半导体装置1中的耗电)的时间变化的时序图。如该图所示，当在时间t2使第一栅极60断开后，在集电极电压VCE上升的期间，持续流过有集电极电流IC，因此半导体装置1的耗电增大。然后，在集电极电流IC减少的同时，耗电也减少。这期间的电力的积分值相当于开关损失。
在本实施方式所涉及的半导体装置1中，通过对第二栅极50进行控制，能够缩短在使第一栅极40断开后直至集电极电压VCE成为断开电压为止的时间。由此，能够降低开关损失。此外，通过使第三栅极60接通，能够抑制集电极电流IC的尾部成分ICT，能够进一步降低开关损失(参照图2的(c))。
这样，本实施方式提供一种能够维持导通电阻并且降低开关损失的半导体装置1。另外，使第三栅极60接通的定时并不限定于上述的例子。例如，可以在使第二栅极50断开前使第三栅极接通，可以在使第一栅极40断开前使第三栅极接通，可以在使第一栅极40断开后使第三栅极60接通。此外，第三栅极60可以在半导体装置1截止后、或者集电极电压VCE上升至预定的值前恢复断开状态。
图4是示出第一实施方式的变形例所涉及的半导体装置2的示意剖视图。
在图4所示的半导体装置2中，半导体部10包含：位于第一栅极40与发射板70之间的p型基底层13的第一部分13m；以及位于第二栅极50与发射板70之间的p型基底层13的第二部分13n。
半导体部10在p型基底层13的一部分与发射极20之间包含p型接触层18(第七半导体层)。p型接触层18包含比p型基底层13的p型杂质高浓度的p型杂质。发射极20与p型接触层18接触并电连接。p型基底层13的第二部分13n经由p型接触层18而与发射极20电连接。在该例子中，在p型基底层13的第二部分13n与发射极20之间并未设置n型发射层15。
例如，在半导体装置2的接通状态下，第一栅极40接通，第二栅极50以及第三栅极60断开。
在使半导体装置2截止的过程中，例如，在使第一栅极40断开前，使第二栅极50成为负电位。由此，在n型基底层11与栅极绝缘膜51的界面感应出p型反转层。此外，在p型基底层13的一部分与栅极绝缘膜51的界面形成有p型蓄积层。由此，形成从n型基底层11经由p型反转层、p型蓄积层以及p型接触层18而到达发射极20的空穴排出路径。结果，来自n型基底层11的空穴的排出被促进，能够降低n型基底层11中的载流子密度。
接着，通过使第一栅极40断开(参照图2的(a))，来自发射极20的电子的注入完全停止，半导体装置2进行截止动作。通过对第二栅极50赋予负电位，n型基底层11中的载流子密度降低，因此能够通过更少的载流子的排出而完成截止动作。因而，与不设置第二栅极50的情况相比，能够缩短截止时间、降低截止损失。
此外，通过使第三栅极60动作，抑制来自p型集电层21的空穴注入，使截止损失进一步降低。使第三栅极60接通的定时可以与图2的(a)所示的例子相同，也可以朝使第一栅极40截止的时间t3的前后偏移。
图5是示出第一实施方式的另外的变形例所涉及的半导体装置3的示意剖视图。
在图5所示的半导体装置3中，半导体部10还包含位于n型基底层11与p型基底层13之间的n型阻挡层25(第八半导体层)。
n型阻挡层25包含比n型基底层11的n型杂质高浓度的n型杂质。并且，n型阻挡层25包含比n型发射层15的n型杂质低浓度的n型杂质。n型阻挡层25例如设置成具有1×1012～1×1014cm－2的范围的n型杂质量，且具有0.1～数μm的范围的Z方向的厚度。n型阻挡层25例如通过朝半导体部10的第一面10T侧离子注入n型杂质来形成。n型杂质的总量例如被设定为1×1012～1×1014cm－2的范围。
在半导体装置3中，通过适当控制第二栅极50以及第三栅极60，能够维持导通电阻并使开关损失降低。此外，通过附加n型阻挡层25，能够促进n型基底层11中的发射极侧的载流子蓄积。即、因在使第一栅极40断开前使第二栅极50断开而带来的载流子密度的降低效果变得更显著。
(第二实施方式)
图6是示出第二实施方式所涉及的半导体装置4的示意剖视图。
在图6所示的半导体装置4中，设置有具有沟道栅构造的第三栅极80。第三栅极80配置在设置于半导体部10的第二面10B侧的沟槽GT4的内部。第三栅极80隔着栅极绝缘膜81而相对于半导体部10被电绝缘。
如图6所示，第三栅极80配置在半导体部10与集电极30之间。第三栅极隔着绝缘膜83而相对于集电极30被电绝缘。并且，第三栅极80配置成隔着栅极绝缘膜而与n型缓冲层19、p型集电层21以及n型集电层23相对。
p型集电层21设置在n型缓冲层19与集电极30之间。n型集电层23选择性地设置在p型集电层21与集电极30之间。
在本实施方式所涉及的半导体装置4中，通过适当控制第二栅极50以及第三栅极80，也能够维持导通电阻并使开关损失降低。另外，上述的实施方式所记载的构成要素中的并不相同的构成要素并非是各半导体装置所固有的要素，只要在技术上能够实现，则能够相互应用或者替换。
以上对本发明的几个实施方式进行了说明，但上述实施方式只不过是作为例子加以提示，并非意图限定发明的范围。上述新的实施方式能够以其他各种各样的方式加以实施，能够在不脱离发明的主旨的范围进行各种省略、置换、变更。上述实施方式及其变形包含于发明的范围或主旨中，并且包含于技术方案中记载的发明及其等同的范围中。
Claims (8)
1.一种半导体装置，具备：
半导体部，包含第一导电型的第一半导体层，且具有第一面和位于上述第一面的相反侧的第二面；
第一电极，设置在上述第一面上；
第一控制电极，设置在上述第一电极与上述半导体部之间，隔着第一绝缘膜而相对于上述半导体部被电绝缘，且隔着第二绝缘膜而相对于上述第一电极被电绝缘；
第二控制电极，设置在上述第一电极与上述半导体部之间，隔着第三绝缘膜而相对于上述半导体部被电绝缘，且隔着第四绝缘膜而相对于上述第一电极被电绝缘，且与上述第一控制电极相独立地被施加偏压；
第三控制电极，设置在上述第二面侧，且隔着第五绝缘膜而相对于上述半导体部被电绝缘；以及
第二电极，在上述第二面上的未设置有上述第三控制电极的部分与上述半导体部电连接，
上述半导体部包含：
第二导电型的第二半导体层，选择性地设置在上述第一半导体层与上述第一电极之间；
第一导电型的第三半导体层，选择性地设置在上述第二半导体层与上述第一电极之间；
第一导电型的第四半导体层，设置在上述第一半导体层与上述第二电极之间以及上述第一半导体层与上述第三控制电极之间，且包含比上述第一半导体层的第一导电型杂质高浓度的第一导电型杂质；
第二导电型的第五半导体层，设置在上述第四半导体层与上述第二电极之间；以及
第一导电型的第六半导体层，至少一部分设置在上述第五半导体层与上述第二电极之间，
上述第一控制电极配置成隔着上述第一绝缘膜而与上述第二半导体层的一部分相对，
上述第二控制电极配置成隔着上述第三绝缘膜而与上述第二半导体层的另一部分相对，
上述第三控制电极配置成隔着上述第五绝缘膜而与上述第五半导体层的一部分相对。
2.根据权利要求1所述的半导体装置，其中，
上述第一控制电极以及上述第二控制电极分别配置在设置于上述半导体部的上述第一面侧的沟槽的内部。
3.根据权利要求2所述的半导体装置，其中，
还具备导电体，该导电体配置在设置于上述第一控制电极与上述第二控制电极之间的另外的沟槽的内部，隔着第六绝缘膜而相对于上述半导体部被电绝缘，且与上述第一电极电连接，
上述导电体配置成隔着上述第六绝缘膜而与上述第一半导体层以及上述第二半导体层的上述一部分和上述另一部分相对。
4.根据权利要求1～3中任一项所述的半导体装置，其中，
上述半导体部还具备不同于上述第三半导体层的另外的第三半导体层，
上述第二控制电极配置成隔着上述第三绝缘膜而与位于上述第一半导体层与上述另外的第三半导体层之间的上述第二半导体层的上述另一部分相对。
5.根据权利要求1～3中任一项所述的半导体装置，其中，
上述半导体部还具备第二导电型的第七半导体层，该第七半导体层设置在上述第二半导体层的位于上述第二控制电极和上述导电体之间的部分与上述第一电极之间，且包含比上述第二半导体层的第二导电型杂质高浓度的第二导电型杂质。
6.根据权利要求1～3中任一项所述的半导体装置，其中，
上述半导体部还具备第一导电型的第八半导体层，该第八半导体层设置在上述第一半导体层与上述第二半导体层之间，且包含比上述第一半导体层的上述第一导电型杂质高浓度的第一导电型杂质。
7.根据权利要求1～3中任一项所述的半导体装置，其中，
上述第四半导体层位于上述第一半导体层与上述第三控制电极之间，上述第四半导体层和上述第五半导体层包含与上述第二面接触的部分。
8.根据权利要求1～3中任一项所述的半导体装置，其中，
上述第三控制电极配置在设置于上述半导体部的上述第二面侧的沟槽的内部。
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Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11101375B2 (en) * | 2019-03-19 | 2021-08-24 | Kabushiki Kaisha Toshiba | Semiconductor device and method of controlling same |
| US11374563B2 (en) * | 2020-03-03 | 2022-06-28 | Kabushiki Kaisha Toshiba | Method for controlling semiconductor device |
| JP7297709B2 (ja) | 2020-03-19 | 2023-06-26 | 株式会社東芝 | 半導体装置及び半導体回路 |
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| JP7387562B2 (ja) * | 2020-09-10 | 2023-11-28 | 株式会社東芝 | 半導体素子および半導体装置 |
| JP7330154B2 (ja) | 2020-09-16 | 2023-08-21 | 株式会社東芝 | 半導体装置及び半導体回路 |
| JP7330155B2 (ja) | 2020-09-16 | 2023-08-21 | 株式会社東芝 | 半導体装置及び半導体回路 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000101076A (ja) * | 1998-09-25 | 2000-04-07 | Toshiba Corp | 絶縁ゲート型半導体素子とその駆動方法 |
| JP2001320049A (ja) * | 2000-05-09 | 2001-11-16 | Fuji Electric Co Ltd | 半導体装置およびその製造方法 |
| US20070267663A1 (en) * | 2006-05-19 | 2007-11-22 | Mitsubishi Electric Corporation | Semiconductor device having improved insulated gate bipolar transistor and method for manufacturing the same |
| CN104916672A (zh) * | 2014-03-14 | 2015-09-16 | 株式会社东芝 | 半导体装置及其制造方法 |
| CN107210322A (zh) * | 2015-07-07 | 2017-09-26 | 富士电机株式会社 | 半导体装置 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4821083A (en) | 1986-09-30 | 1989-04-11 | Kabushiki Kaisha Toshiba | Thyristor drive system |
| JPH0821713B2 (ja) * | 1987-02-26 | 1996-03-04 | 株式会社東芝 | 導電変調型ｍｏｓｆｅｔ |
| JPH01270352A (ja) | 1988-04-22 | 1989-10-27 | Toshiba Corp | ゲートターンオフサイリスタおよびその駆動方法 |
| JP4090747B2 (ja) * | 2002-01-31 | 2008-05-28 | 三菱電機株式会社 | 絶縁ゲート型半導体装置 |
| JP5251102B2 (ja) | 2007-12-10 | 2013-07-31 | 株式会社デンソー | 半導体装置 |
| US8362548B2 (en) * | 2008-11-14 | 2013-01-29 | Semiconductor Components Industries, Llc | Contact structure for semiconductor device having trench shield electrode and method |
| JP5333342B2 (ja) | 2009-06-29 | 2013-11-06 | 株式会社デンソー | 半導体装置 |
| JP5742672B2 (ja) | 2011-11-02 | 2015-07-01 | 株式会社デンソー | 半導体装置 |
| US10439054B2 (en) | 2017-06-29 | 2019-10-08 | Kabushiki Kaisha Toshiba | Insulated gate bipolar transistor |
| JP6896673B2 (ja) | 2018-03-23 | 2021-06-30 | 株式会社東芝 | 半導体装置 |
| JP6952667B2 (ja) | 2018-09-19 | 2021-10-20 | 株式会社東芝 | 半導体装置 |
| JP7068981B2 (ja) * | 2018-09-25 | 2022-05-17 | 三菱電機株式会社 | 半導体装置 |
| JP7272004B2 (ja) * | 2019-02-25 | 2023-05-12 | 富士電機株式会社 | 絶縁ゲート型半導体装置及びその製造方法 |
-
2019
- 2019-03-18 JP JP2019050052A patent/JP7210342B2/ja active Active
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000101076A (ja) * | 1998-09-25 | 2000-04-07 | Toshiba Corp | 絶縁ゲート型半導体素子とその駆動方法 |
| JP2001320049A (ja) * | 2000-05-09 | 2001-11-16 | Fuji Electric Co Ltd | 半導体装置およびその製造方法 |
| US20070267663A1 (en) * | 2006-05-19 | 2007-11-22 | Mitsubishi Electric Corporation | Semiconductor device having improved insulated gate bipolar transistor and method for manufacturing the same |
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