JPH01270352A - ゲートターンオフサイリスタおよびその駆動方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ｃ発明の目的］ （産業上の利用分野） 本発明は、第１ベース層および第２ベース層の双方にゲ
ート電極を設けたダブルゲート型のゲートターンオフサ
イリスタ（以下、ダブルゲートＧＴＯ）とその駆動方法
に関する。

（従来の技術） ダブルゲートＧＴＯは、アノード側およびカソード側双
方のベース層にゲート電極を設けてＧＴＯの特性を改善
しようとするものである。これまでその素子構造はいく
つか提案されているが。

未だ開発途上のものであって９具体的な特性や問題点は
これまで明らかになっていない。ダブルゲートＧＴＯと
して従来特許提案されているものに。

特開昭５４−７５７号公報、特開昭５９−５２８７６号
公報、特開昭５９−２１７３６５号公報等が挙げられる
。本発明者等はこれら従来のダブルゲートＧＴＯを試作
して、特性の評価を行い問題点を明らかにした。

第１０図および第１１図は試作したダブルゲートＧＴＯ
であり、第１０図は特開昭５９−５２８７６号公報の一
つのエレメントを示し、第１１図は特開昭５９−２１７
３６５号公報の一つのエレメントを示す。これらの図で
異なる点は、ｐ型の第１エミッタ層（ｐエミッタ層）が
ｎ型の第２エミッタ層（ｎエミッタ層）に対して一つで
あるか。

二つに分割されているかのみである。従って対応する部
分には同一符号を付しである。１がｐエミッタ層、２が
ｎ型で高抵抗の第１ベース層（ｎベース層）、３がｐ型
の第２ベース層（ｎベース層）、４がｎ型の第２エミッ
タ層（ｎエミッタ層）である。ｐエミッタ層１には第１
の主電極（アノード電極）５が、ｎエミッタ層６には第
２の主電極（カソード電極）６がそれぞれ形成されてい
る。

ｎベース層２には第１のゲー電極７が、またｎベース層
３には第２のゲート電極８がそれぞれ形成されている。

第１２図は、ダブルゲートＧＴＯの応用回路例である。

ここでは、第１０図の素子構造の場合を示している。１
０は第１のゲート電極７例のゲート駆動回路のうちター
ンオフ用回路部分を簡略化して示しており、駆動電源Ｅ
ｌとスイッチＳ、からなる。１１は第２のゲート電極８
側の駆動回路のうちターンオフ用の部分を簡略化して示
しており、駆動電源Ｅ２とスイッチＳ２からなる。

１２は主電源、１３は負荷である。ダブルゲートＧＴＯ
には並列にコンデンサ１４．抵抗１５およびダイオード
１６からなるスナバ回路が設けられている。

第１３図は、第１２図の応用回路でのダブルゲートＧＴ
Ｏの動作波形である。これを用いてダブルゲートＧＴＯ
の動作を説明すると１時刻ｔ１においてオンゲートパル
スを与・えてｎエミッタ［６から電子、ｐエミッタ層５
から正孔がそれぞれ注入されると、ダブルゲートＧＴＯ
はターンオンする。時刻ｔ２においてスイッチＳｌ、Ｓ
２を同時に投入し、オフゲートパルスが第１および第２
のオン時と逆方向に流れてアノード電流Ｉ＾、アノード
電圧Ｖ＾が図示のように変化してターンオフ動作が行わ
れる。時刻ｔ４以後は所謂テイル期間であるが１図の実
線がダブルゲートＧＴＯとして動作させた場合であり、
破線はスイッチＳ１はオーブンのままでシングルゲート
のみ動作させた場合の波形を示している。アノード電流
■８の波形および内部電力損失Ｐの波形から明らかなよ
うに。

ダブルゲートを用いてターンオフさせても、テイル期間
以外はシングルゲートの場合と何等変わらず、ティルミ
流の低減も１０％程度９テイル期間の電力損失の低減も
１０％程度である。この原因は、一般にｎベース層２の
幅がｐベース層３のそれに比べて１０倍程度以上あり、
その結果として素子がオン時のキャリア総量がｎベース
層２内でｐベース層３内の１０倍以上になり、従ってタ
ーンオフ時にアノード側の第２のゲート電極８によるキ
ャリア吸出しの効果が相対的に非常に小さいためである
。

また、一般にＧＴＯを使用する場合の問題点として、ス
ナバ回路に関するものがある。スナバ回路中のコンデン
サは、素子の直径が３０ｎφのときで１〜４μＦ、７５
ｎφのときで４〜６μＦと大きく、このためスナバ回路
での電力損失が非常に大きいことである。これにより、
電力変換効率の低減や高周波動作に限界が生じる。この
問題に対し従来のダブルゲートＧＴＯは、シングルゲー
トＧＴＯに対して改善できていない。この理由は。

第１３図に示したように時刻ｔ４のスパイク電圧発生時
においても、ｎベース層中のキャリア総量がシングルゲ
ートＧＴＯと比較してほとんど減少しないためである。

（発明が解決しようとする課題） 以上のように従来のダブルゲートＧＴＯは。

本来ターンオフ時のキャリア排出に有効と思われたアノ
ード側のゲート電極の効果が十分でなく。

スナバ回路のコンデンサの容量低減やスイッチングの高
速化にほとんど効果がない、という問題があった。

本発明は、この問題を解決して、ダブルゲート電極の効
果を十分に発揮できるようにしてスナバ回路のコンデン
サ容量の低減を可能とし、また高速動作を可能としたダ
ブルゲートＧＴＯを提供することを目的とする。

本発明はまた。その様なダブルゲート型ＧＴＯを高速ス
イッチング動作させるためのターンオフ駆動の方法を提
供することを目的とする。

［発明の構成］ （課題を解決するための手段） 本発明にかかるダブルゲートＧＴＯは、第１エミッタ層
側の高抵抗の第１ベース層とこれより低抵抗の第２エミ
ッタ層側の第２ベース層にそれぞれ第１のゲート電極と
第２のゲート電極が形成された構造において、第１ベー
ス層の第１エミッタ層側表面部には第２導電型の低抵抗
バッファ層を設け、且つそれぞれ複数個に分割配置され
た第１エミッタ層の幅と第２エミッタ層の幅を、前者が
後者より小さくなるように設定したことを特徴とする特 本発明はまた。その様なダブルゲートＧＴＯをターンオ
フ駆動するに際して、先ず第１のゲート電極にオフゲー
トパルスを印加し、その後所定時間経過してから第２の
ゲート電極にオフゲートパルスを印加するようにしたこ
とを特徴とする。

（作用） 上記のような構成とすれば、低抵抗バッファ層の働きと
第１エミッタ層の幅を小さくしたことの結果として、第
１ベース層の横方向抵抗を従来構造に比べて小さくする
ことができ、この結果ターンオフ時の第１のゲート電極
による第１ベース層からのキャリア排出を効果的に行な
うことができる。そして本発明によれば、スナバ回路の
コンデンサ容量を低減することができ、ターンオフのス
イッチング速度向上を図ったダブルゲートＧＴＯを得る
ことができる。

また本発明の駆動方法によれば、第２のゲート電極への
オフゲートパルスの印加に先行して第１のゲート電極に
オフゲートパルスを印加して。

ＧＴＯをトランジスタ・モードで動作させる状態を得る
ことにより、テイル期間の短い安全なターンオフ動作が
可能になる。

（実施例） 以下１本発明の詳細な説明する。

第１図は２第１の実施例のダブルゲートＧＴＯの１工レ
メント部の断面図である。即ち図のエレメントが複数個
並んだ形で一つのＧＴＯが構成される。第１０図、第１
１図に示した従来例と対応する部分には同じ符号を付し
た。図に示すように、一つのｎエミッタ層１の幅ＷＰＥ
は一つのｎエミッタ層４の幅ＷＮＥより小さく設定され
ている。またｎベース層２側にはこれより低抵抗のｎ型
バッファ層９が形成されている。

第２図は、このダブルゲートＧＴＯの不純物濃度分布で
ある。実線はｎエミッタ層４およびｎエミッタ層１のあ
る部分であり、これらエミッタ層のない部分即ちゲート
電極が形成された部分は破線で示している。

第３図は本発明の第２の実施例のダブルゲートＧＴＯの
１工レメント部分の断面図である。この実施例では、先
の実施例と同様にｎエミッタ層１の幅をｎエミッタ層４
の幅より小さく設定した状態で、且つ一つのｎエミッタ
層４に対向して二つのｎエミッタ層１を配置してエレメ
ントを構成している。つまりこの実施例では、ｎエミッ
タ層の分割個数がｎエミッタ層のそれより多い。この場
合、ｎエミッタ層５の幅は２個の合計でも１個のｎエミ
ッタ層４の幅と等しいかまたはそれより小さく設定する
。これは、ｎベース層の横方向抵抗を下げる上で好まし
く、またアノード側ゲート部のＰＥＰを容易にする。し
かし、ｎエミッタ層１の幅の合計がｎエミッタ層４の幅
より大きくてもよい。これは、ｎエミッタ層からの正孔
注入を多くしてオン電圧を下げる上で好ましい。またｎ
エミッタ層の幅の合計が大きいことは、アノード電極ポ
ストとの接触面積が広くなり、熱抵抗が下がるという点
でも好ましい。

以上の二つの実施例の素子の動作をまとめて。

以下に説明する。

第４図は、従来例で説明した第１２図と同様の応用回路
に実施例のダブルゲートＧＴＯを適用した場合の動作波
形である。時刻ｔＡでターンオンすることは従来と同じ
である。ターンオフ動作時は１時刻ｔ８で先ず第１のゲ
ート電極７にオフゲートパルス（第１ゲートパルス）Ｉ
ｃ＋を印加する。このとき第２のゲート電極８にオフゲ
ートパルス（第２ゲートパルス）Ｉａ２を投入する前に
。

ゲート電流の最大値ＩＧ１ｍａｘとターンオフ時のアノ
ード電流ＩＡｏ［’ｆとの間に。

１　（、Ｈｗａｘ≧Ｉ　Ａ　ｏｆＴ　　　　　　−（１
）の関係がある時１図に示すようにアノード電流ＩＡは
時刻ｔｃに急激に減少し、その後電流の変化がやや緩や
かになる。そして時刻ｔｏで第２ゲートパルス１０２を
投入すると、アノード電流ＩＡは再び急激に減少すると
いう変化を示す。

この様なターンオフ時の電流変化の現象を。

第５図（ａ）〜（ｅ）を参照して詳細に説明する。

第５図（ａ）〜（ｅ）は、オン状態からターンオフ時の
各時点の素子内部の電流の変化の様子を。

第２図の素子構造の場合を例にとって模式的に示したも
のである。先ず第５図（ａ）は、ｔ≦ｔＢにおける電流
即ち定常オン状態の電流であり１図示のようにｎエミッ
タ層１からｎエミッタ層４へと流れる。第５図（ｂ）は
ｔＢ≦ｔ≦ｔｃの期間の電流であり、この期間は第１の
ゲート電極７およびｎエミッタ層１からｎエミッタ層４
へと電流が流れる。第５図（Ｃ）はｒ　　ｔＣ≦ｔ≦ｔ
Ｄの期間であり、この期間はｎエミッタ層１からの電流
はな（なり、第１のゲート電極７からｎエミッタ層４へ
と電流が流れる。第５図（ｄ）は。

ｔｏ≦ｔ≦ｔＥの期間であり、この期間は第２ゲートパ
ルスが入ることから、電流は第１のゲート電極７からｎ
エミッタ層４および第２のゲート電極８へと流れる。時
刻１．になるとアノード電流はリーク電流となり、ター
ンオフ期間が終了する。

以上の動作電流の流れ方において１本発明のダブルゲー
トＧＴＯおよびその駆動法の特徴は、第５図（Ｃ）から
（ｄ）の期間即ちｔＣＳｔ≦ｔＤの期間、アノード電流
がアノード電極５を通らず。

第１のゲート電極７からｎベース層２．ｎベース層３を
通り、ｎエミッタＷＩ４またはこれと同時に第２のゲー
ト電極８へと流れることである。換言すればこの期間、
電流の流れはｎｐｎトランジスタの流れと同じになる。

ところで一般に知られているように、トランジスタ回路
でのスナバ回路のコンデンサはＧＴＯの場合に比べて小
さくて済む。

これから容易に理解されるように、ダブルゲートＧＴＯ
を上述のようなトランジスタ・モードでターンオフさせ
るとスナバ回路のコンデンサ容量が小さくても安全にタ
ーンオフ動作ができることになる。

上述したトランジスタ・モードのターンオフ動作に移行
するためには、先の（１）式の条件の他に、ｎベース層
中の横方向抵抗が十分に小さいことが必要である。通常
のシングルゲートＧＴＯにおいてｎベース層の横方向抵
抗が小さいことがタ−ンオフ期間にとって必要であるこ
とは知られているが１本発明においては先の（１）式の
ように最大ゲート電流がアノード電流よりも大きいとい
う条件を満たす必要があるために、ｎベース層の横方向
抵抗の低いことがより重要になるのである。

そして上記実施例のダブルゲートＧＴＯ構造では。

ｐエミッタ層の幅をｎエミッタ層のそれより小さくシ、
且つｎバッファ層を設けることによって。

この要請を満たすことができる。

以上のようにトランジスタ・モードにしてターンオフさ
せるのが本発明のダブルゲートＧＴＯの動作上の特徴で
あるが、アノード電流を増加して行くとやがてトランジ
スタ・モードでなくなり。

従来のシングルゲートＧＴＯと同じターンオフ動作とな
る。このトランジスタ・モードを逸脱しない範囲のアノ
ード電流の最大値１．が高くとれるＧＴＯはど、既に述
べた理由から損失の小さい優れた素子であるといえる。

このトランジスタ・モードの最大アノード電流１．に関
して、従来のダブルゲートＧＴＯと本発明のダブルゲー
トＧＴＯを試作して比較評価した結果を第６図に示す。

素子１は第１０図の従来構造、素子２は第１１図の従来
構造であり、素子３は第１図の実施例、素子４は第２図
の実施例の構造である。以上の結果から１本発明のダブ
ルゲートＧＴＯのトランジスタ・モードを確保できる最
大アノード電流ＩＭは従来構造に比べて著しく高い値に
なっている。結局、単にダブルゲート構造にしただけで
はＩＭが小さく、ダブルゲートの長所を十分に活かすこ
とができず、ｎベース層の抵抗を十分低くすることによ
り、ダブルゲートの長所であるトランジスタ・モードに
よる大電流の高速ターンオフができるのである。そして
そのためには実施例のように。

ｐエミッタ層の幅をｎエミッタ層の幅より小さく設定す
ると同時に、ｎベース層のｐエミッタ層側に低抵抗のｎ
バッファ層を設けることが重要である。

また、一つのｎエミッタ層に対向して二つのｐエミッタ
層を設けた第３図の実施例によれば、ｎバッファ層の横
方向抵抗がｗＰＥ／Ｗ、　Ｅの比でｎベース層のそれよ
り小さくなるだけでなく、一つのｐエミッタ層に流れる
電流が１／２になるので、第１図の実施例に比べて更に
ＩＭを増大させることができる。設計上好ましくは１例
えば一つのｎエミッタ層の幅を３００μｍとすれば、そ
れに対して１５０μｍ幅のｎエミッタ層を二つ、または
１００μｍ幅のｎエミッタ層を三つ設ける。

というようにエレメント本数を２倍または３倍とすれば
よい。この場合、ｎエミッタ層が細分化されるので、ｎ
エミッタ層の位置とｎエミッタ層の位置に特定の関係１
例えば中心を一致させる等の関係を必要としないので、
マスクあわせが容易になる。というメリットもある。な
お既に述べたように、複数のｎエミッタ層の幅の合計は
、一つのｎエミッタ層の幅より大きくてもよいし、小さ
くてもよい。

ところで、ｎバッファ層のシート抵抗は十分低いことが
好ましいが、それにも限界がある。この点を以下に説明
する。

第７図は、第１図および第３図の実施例の素子において
、ｎバッファ層とｐベース層のシート抵抗を変化させた
時のオン電圧１丁の変化を示す。

この図から、ｎバッファ層のシート抵抗が約４０Ω／口
以下、またｐベース層のシート抵抗が約６０Ω／ロ以下
になると、オン電圧が急激に増大してしまう。従って、
ｎバッファ層のシート抵抗をｐベース層のそれより小さ
く設定することが望ましい。最適値としては、ｎバッフ
ァ層のシート抵抗は３０〜５０Ω／口、ｐベース層のそ
れは４０〜２００Ω／口である。ｐベース層のシート抵
抗がｎバッファ層のそれより高くてよいのは。

前述のようにトランジスタ・モードで電流が低減した後
にカソード側のゲートを投入するからである。またトラ
ンジスタではオフにする際の逆バイアスによるベース電
流を小さくする程、安全動作領域Ｓ　ＯＡ　（Ｓａｆ’
ｅ　　Ｏｐｅｒａｔｉｎｇ　　Ａｒｅａ　）が増大する
ため、第２ゲート電極に流す電流は小さくてよく、従っ
てシングルゲートＧＴＯに比べてダブルゲートＧＴＯで
はｐベース層のシート抵抗が高くてよいのである。

なおシート抵抗ρＳは、拡散層の平均比抵抗をρ［Ω・
ｃＩＩ］、厚みをＷ［ｃ１１］　としたとき。

ρＳ−ρ／Ｗで表わされる。ＧＴＯのｐベース層のシー
ト抵抗は、ｎエミッタ層をカソード表面から除去した時
に露出するｐ型層表面を公知の４探針法により測定すれ
ば、容易に求まる。同様にｎバッファ層のシート抵抗は
、ｎエミッタ層をアノードの表面から除去して露出した
ｎ型層表面で４探針法により容易に求まる。また、ｐベ
ース層あるいはｎバッファ層の不純物濃度分布を深さ方
向の位置関数ＸでＮ　（ｘ）と表わし、正孔或いは電子
の移動度をμ（Ｘ）、単位電荷をｑとすれば。

シート抵抗ρ５は。

ρｓ　＝１／　［ｑｆｕ　（ｘ）　Ｎ　（ｘ）　ｄＸ］
で表わされる。ここで、Ａ、Ｂはｐベース層或いはｎバ
ッファ層の厚み方向の範囲を表わす。

第８図および第９図は、それぞれ第１図および第３図の
素子構造を変形した第３および第４の実施例の素子構造
を示す。この変形は、エミッタをブレーナ構造からメサ
構造として、アノードおよびカソード電極を公知の圧接
電極とするためのものである。従って電極構造が異なる
のみで、ターンオフ特性に関しては先の実施例と同様こ
れらの実施例によっても効果が得られる。

以上のように本発明によれば、ターンオフ駆動に際して
は、第１のゲート電極と第２のゲート電極へのオフゲー
トパルス印加に時間差を与えてトランジスタ・モードで
動作させることにより、カソード側の第２のゲート電極
での逆バイアス電流は僅かなものでよい。具体的には従
来のシングルゲートＧＴＯのおよそ１／１０或いはそれ
以下で十分である。

そして、ターンオフ時のオフゲート電流を低電流として
ターンオフ機能を損わない本発明によれば、カソード側
の第２のゲート面積を従来のものと比較して小さくする
ことができる。その結果として、ｎエミッタ層の面積を
従来より増加することができ、これによりオン電圧の低
下、熱抵抗の低下が図られる。従来のＧＴＯでは、高い
オフゲート電流が必要であったためにゲート面積を大き
く必要とし、ｎエミッタ層の幅を狭いものとすることが
不可欠であった。具体的に従来のシングルゲートＧＴＯ
やダブルゲートＧＴｏでは、素子の総面積に対してｎエ
ミッタ層の総面積は３０％前後とするのが通常であった
。そうしないと、ターンオフ能力が著しく低くなり、Ｇ
ＴＯとして使えない。これに対し本発明のＧＴＯでは、
試作実験の結果によれば、ｎエミッタ層の総面禎の素子
面積に占める比率を４５％或いはそれ以上とすることが
でき、これでも低損失でターンオフすることができる。

なお以上では専ら通常のｐｎｐｎ構造を持っＧＴＯを説
明したが１本発明はカソード側のゲート構造については
、ＭＯＳサイリスタ。

ＭＯ３ＧＴＯ，ＳＩサイリスタ等のサイリスク構造を採
用した場合に適用しても有効である。

〔発明の効果〕

以上述べたように本発明のダブルゲー）ＧＴＯによれば
１高抵抗の第１ベース層側に低抵抗バッファ層を設ける
と共に、第１エミッタ層の幅を第２エミッタ層のそれよ
り小さく設定することにより、高速のターンオフ動作が
可能でターンオフ時の電力損失が少なくなり、またスナ
バ回路のコンデンサ容量の低減も可能になる。

またその様なダブルゲートＧＴＯをターンオフ駆動する
際に、第１ゲート電極に対するオフゲートパルス印加を
先行させる本発明の駆動方法によれば、トランジスタ・
モードを経て極めて低電力で高速のターンオフ動作が可
能になる。

【図面の簡単な説明】

第１図は本発明の第１の実施例のダブルゲートＧＴＯの
一つのエレメントを示す断面図、第２図はその不純物濃
度分布を示す図、第３図は第２の実施例のダブルゲート
ＧＴＯの一つのエレメントを示す図、第４図は上記実施
例のダブルゲートＧＴＯの動作を説明するための波形図
、第５図（ａ）〜（ｅ）は同じくターンオフ時の素子電
流の変化の様子を示す図、第６図は上記実施例の素子に
ついてトランジスタ・モードを逸脱しない最大アノード
電流を従来の素子と比較して示す図。 第７図は同じくｐベース層およびｎバッファ層のシート
抵抗とオン電圧の関係を示す図、第８図および第９図は
それぞれ第１図および第３図の素子を変形した第３およ
び第４の実施例のダブルゲー）ＧＴＯを示す図、第１０
図および第１１図は従来のダブルゲートＧＴＯを示す図
、第１２図はダブルゲートＧＴＯの応用回路例を示す図
、第１３図はその動作を説明するための波形図である。 １・・・ｐエミッタ層（第１エミッタ層）、２・・・ｎ
ベース層（第１ベース層）、３・・・ｐベース層（第２
ベース層）、４・・・ｎエミッタ層（第２エミッタ層）
、５・・・アノード電極（第１の主電極）。 ６・・・カソード電極（第２の生電極）、７・・・第１
のゲート電極、８・・・第２のゲート電極、９・・・ｎ
バッファ層。 出願人代理人　　弁理士　鈴江武彦 第１！！１ 第２図 寸（ｒ）Ｎ■− ぐの　　へ（７）１− ％ｓＦ１　　　　へ　　Φ− （ｅ） 第５図 第６図 ヒー 〉≧ ｎ　　Ｎ　　０ 第１１図 第１３図

Claims (6)

【特許請求の範囲】
1. （１）第１導電型の第１エミッタ層、第２導電型で高抵
   抗の第１ベース層、第１導電型の第２ベース層および第
   ２導電型の第２エミッタ層がこの順に積層され、前記第
   １エミッタ層および第２エミッタ層がそれぞれ複数個に
   分割配置され、これら第１および第２エミッタ層にそれ
   ぞれ第１の主電極および第２の主電極が形成され、前記
   第１ベース層および第２ベース層にそれぞれ第１のゲー
   ト電極および第２のゲート電極が形成されたゲートター
   ンオフサイリスタにおいて、前記第１ベース層の第１の
   ゲート電極が配設される面に第２導電型の低抵抗バッフ
   ァ層が設けられ、且つ前記第１エミッタ層の個々のエミ
   ッタ幅が前記第２エミッタ層の個々のエミッタ幅より小
   さく設定され、ていることを特徴とするゲートターンオ
   フサイリスタ。
2. （２）第１導電型の第１エミッタ層、第２導電型で高抵
   抗の第１ベース層、第１導電型の第２ベース層および第
   ２導電型の第２エミッタ層がこの順に積層され、前記第
   １エミッタ層および第２エミッタ層がそれぞれ複数個に
   分割配置され、これら第１および第２エミッタ層にそれ
   ぞれ第１の主電極および第２の主電極が形成され、前記
   第１ベース層および第２ベース層にそれぞれ第１のゲー
   ト電極および第２のゲート電極が形成されたゲートター
   ンオフサイリスタにおいて、前記第１ベース層の第１の
   ゲート電極が配設される面に第２導電型の低抵抗バッフ
   ァ層が設けられ、１エレメント内で一つの第２エミッタ
   層に対して複数の第１エミッタ層が配置され、この１エ
   レメント内で第２エミッタ層の幅より複数の第１エミッ
   タ層の幅の合計が小さく設定されていることを特徴とす
   るゲートターンオフサイリスタ。
3. （３）第１導電型の第１エミッタ層、第２導電型で高抵
   抗の第１ベース層、第１導電型の第２べース層および第
   ２導電型の第２エミッタ層がこの順に積層され、前記第
   １エミッタ層および第２エミッタ層がそれぞれ複数個に
   分割配置され、これら第１および第２エミッタ層にそれ
   ぞれ第１の主電極および第２の主電極が形成され、前記
   第１ベース層および第２ベース層にそれぞれ第１のゲー
   ト電極および第２のゲート電極が形成されたゲートター
   ンオフサイリスタにおいて、前記第１ベース層の第１の
   ゲート電極が配設される面に第２導電型の低抵抗バッフ
   ァ層が設けられ、１エレメント内で一つの第２エミッタ
   層に対して複数の第１エミッタ層が配置され、この１エ
   レメント内で第２エミッタ層の幅に対して、複数の第１
   エミッタ層の個々のエミッタ幅は小さく且つその合計幅
   は大きく設定されていることを特徴とするゲートターン
   オフサイリスタ。
4. （４）複数個の第２エミッタ層の総面積が第２エミッタ
   層領域と第２ベース層領域の総面積の４５％以上に設定
   されている請求項１記載のゲートターンオフサイリスタ
   。
5. （５）低抵抗バッファ層のシート抵抗が第２ベース層の
   それより小さく設定されている請求項１記載のゲートタ
   ーンオフサイリスタ。
6. （６）第１導電型の第１エミッタ層、第２導電型で高抵
   抗の第１ベース層、第１導電型の第２ベース層および第
   ２導電型の第２エミッタ層がこの順に積層され、前記第
   １エミッタ層および第２エミッタ層がそれぞれ複数個に
   分割配置され、これら第１および第２エミッタ層にそれ
   ぞれ第１の主電極および第２の主電極が形成され、前記
   第１ベース層および第２ベース層にそれぞれ第１のゲー
   ト電極および第２のゲート電極が形成されたゲートター
   ンオフサイリスタであって且つ、前記第１ベース層の第
   １のゲート電極が配設される面に第２導電型の低抵抗バ
   ッファ層が設けられ、前記第１エミッタ層の個々のエミ
   ッタ幅が前記第２エミッタ層の個々のエミッタ幅より小
   さく設定されているゲートターンオフサイリスタをター
   ンオフ駆動するに際し、前記第１のゲート電極にオフゲ
   ートパルスを印加し、所定時間後に前記第２のゲート電
   極にオフゲートパルスを印加することを特徴とするゲー
   トターンオフサイリスタの駆動方法。