CN113066861A - 沟槽栅功率半导体器件及其制作方法 - Google Patents

沟槽栅功率半导体器件及其制作方法 Download PDF

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Abstract

本发明提出了一种沟槽栅功率半导体器件及制作方法，该方法包括，在衬底表面形成第一导电类型区域和第二导电类型区域；在衬底表面刻蚀方形沟槽栅极和方形沟槽陪栅，陪栅位于栅极围成的区域内；在衬底表面和沟槽内部形成栅氧；在衬底表面及沟槽内部淀积多晶硅；在栅极围成的区域内表面形成第一导电类型源区；在栅氧表面及沟槽栅围成的区域表面沉积绝缘介质层；刻蚀沟槽栅极与沟槽陪栅之间的部分区域、沟槽陪栅之间的所有区域、沟槽陪栅及其上方的绝缘介质层，在刻蚀的窗口区域形成第二导电类型源区；在刻蚀的窗口内部及衬底表面形成发射极，并将多晶硅通过金属引出形成栅极；在衬底背面形成第一导电类型缓冲层、第二导电类型发射区及集电极。

Description

沟槽栅功率半导体器件及其制作方法
技术领域
本发明涉及半导体器件技术领域，更具体地说，涉及一种沟槽栅功率半导体器件及其制备方法。
背景技术
如图1所示，目前的沟槽栅功率半导体器件的方形沟槽元胞的精细化程度(由台面宽度来表征，台面宽度越小，精细化程度越高)较低。这是由于精细化程度越来越高时，方形沟槽内金属接触孔的尺寸也将越来越小，金属接触窗口的制作以及金属填孔的工艺难度将越来越大，对工艺平台的要求也将越来越高。另外，不同精细化程度的各个代次产品之间的延续性较弱，增加产品开发的周期与成本。
发明内容
为了解决上述技术问题，本发明提供了一种新型的沟槽栅功率半导体器件及其制作方法，通过降低方形元胞沟槽栅功率半导体器件的台面宽度，实现精细化结构，改善导通压降与关断损耗之间的折衷关系。
本发明的第一方面提供了一种沟槽栅功率半导体器件制备方法，包括，
在衬底表面依次形成第一导电类型区域和第二导电类型区域；
在衬底表面同时完成方形沟槽栅极和方形沟槽陪栅的刻蚀，所述方形沟槽陪栅位于所述方形沟槽栅极围成的区域内；
在衬底表面和沟槽内部形成栅氧；
在衬底表面及沟槽内部淀积多晶硅，并刻蚀方形沟槽栅围成的区域内的多晶硅，且保留方形元胞之间的多晶硅；
在方形沟槽栅极围成的区域内的最表面形成第一导电类型掺杂的源区；
在栅氧表面及方形沟槽栅围成的区域表面沉积绝缘介质层；
刻蚀方形沟槽栅极与方形沟槽陪栅之间的部分区域、方形沟槽陪栅之间的所有区域、方形沟槽陪栅及其上方的绝缘介质层，以绝缘介质层作为掩膜，在刻蚀的窗口区域形成与第一导电类型相反的第二导电类型掺杂的源区；
在刻蚀的窗口内部及衬底表面淀积金属形成发射极，并将多晶硅通过金属引出形成栅极；
在衬底背面形成第一导电类型缓冲层、第二导电类型发射区，并淀积金属形成集电极。
进一步地，刻蚀方形沟槽栅围成的区域内的多晶硅，使得方形沟槽栅极围成区域内的多晶硅表面低于衬底表面。
进一步地，所述衬底为硅衬底。
进一步地，第一导电类型区域的深度为1.5μm～6μm，第二导电类型区域的深度为1μm～4μm。
进一步地，在所述刻蚀方形沟槽栅极与方形沟槽陪栅之间的部分区域、方形沟槽陪栅之间的所有区域、方形沟槽陪栅及其上方的绝缘介质层中，刻蚀到衬底表面下的深度需超过第一导电类型源区，且不超过第二导电类型区域。
进一步地，所述绝缘介质层刻蚀到衬底表面下的深度为0.2μm～1μm。
进一步地，第一导电类型源区的深度为0.2μm～0.8μm，第二导电类型源区深度为0.1μm～0.5μm。
进一步地，所述沟槽栅功率半导体器件为N型器件，第一导电类型为N型，第二导电类型为P型；或者，所述沟槽栅功率器件为P型器件，第一导电类型为P型，第二导电类型为N型。
本发明的第二方面提供了一种沟槽栅功率半导体器件，包括衬底，所述衬底表面依次形成第一导电类型区域和第二导电类型区域，所述衬底表面形成有方形沟槽栅极，所述方形沟槽栅极围成的区域内形成有方形沟槽陪栅，沟槽的深度超过第一导电类型区域所述衬底表面及沟槽内形成有栅氧及多晶硅，所述多晶硅通过金属引出形成栅极，所述方形沟槽栅极围成的区域内的形成有第一导电类型掺杂源区，以及第二导电类型掺杂源区，其中第二导电类型掺杂源区的深度超过第一导电类型掺杂源区，且不超过第二导电类型区域，相邻方形沟槽栅极之间及方形沟槽栅极与方形沟槽陪栅之间的部分区域甚至有绝缘介质层，所述绝缘介质层表面及所述衬底表面行成有发射极，所述衬底背面依次形成有第一导电类型缓冲层、第二导电类型发射区，及集电极。
进一步地，第一导电类型区域的深度为1.5μm～6μm，第二导电类型区域的深度为1μm～4μm。
进一步地，第一导电类型源区的深度为0.2μm～0.8μm，第二导电类型源区深度为0.1μm～0.5μm。
进一步地，所述沟槽栅功率半导体器件为N型器件，第一导电类型为N型，第二导电类型为P型；或者，所述沟槽栅功率器件为P型器件，第一导电类型为P型，第二导电类型为N型。
与现有技术相比，本发明的沟槽栅功率半导体器件及其制备方法具有以下优点：
本发明的沟槽栅功率半导体器件在方形沟槽栅极围成的区域内部，插入一个额外的方形沟槽陪栅，该方形沟槽陪栅可使方形沟槽栅功率半导体器件的台面宽度减小，从而提高精细化程度，且不增加金属接触窗口的制作以及金属填孔的工艺难度。另外，仅需调整方形沟槽陪栅与方形沟槽栅极之间的间距，就可实现不同的精细化程度，而器件的其他尺寸均无需再调整，不同代次产品间的延续性强，可缩短开发周期与成本。
上述技术特征可以各种技术上可行的方式组合以产生新的实施方案，只要能够实现本发明的目的。
附图说明
在下文中将基于仅为非限定性的实施例并参考附图来对本发明进行更详细的描述。其中：
图1显示了现有技术中沟槽栅功率半导体器件的方形沟槽元胞排布示意图，其中(a)为方形沟槽元胞排布示意图，(b)为沿A-A’横切所得方形沟槽元胞截面图；
图2显示了本发明中的沟槽栅功率半导体器件的方形沟槽元胞排布示意图；
图3～图8显示了的沟槽栅功率半导体器件制备流程示意图；
图9显示了方形沟槽陪栅与方形沟槽栅极之间的不同间距的示意图。
在图中，相同的构件由相同的附图标记标示。附图并未按照实际的比例绘制。
其中，附图标记为：
1、衬底；2、N阱；3、P阱；4、方形沟槽栅极；5、方形沟槽陪栅；6、栅氧；7、陪栅；8、栅极；9、绝缘介质层；10、发射极；11、N+源区；12、P+源区；13、集电极；14、P+发射区；15、N型缓冲层。
具体实施方式
以下将结合说明书附图和具体实施例对本发明做进一步详细说明。需要说明的是，只要不构成冲突，本发明中的各个实施例以及各实施例中的各个特征可以相互结合，所形成的技术方案均在本发明的保护范围之内。
本发明中未述及的部分采用或借鉴已有技术即可实现。
本发明的第一方面提供了一种沟槽栅功率半导体器件制备方法，其中所述沟槽栅功率半导体器件为N型器件，第一导电类型为N型，第二导电类型为P型；或者，所述沟槽栅功率器件为P型器件，第一导电类型为P型，第二导电类型为N型包括，下面，以N型器件为例，说明本发明的沟槽栅功率半导体器件制备方法，如图3-图8所示，包括以下步骤，
步骤1.通过注入、扩散的方式在衬底1表面依次形成N阱2和P阱3。其中，N阱2的深度为1.5μm～6μm，优选为0.35μm；P阱3的深度为1μm～4μm，优选为2.5μm。
步骤2.在衬底1的表面同时完成方形沟槽栅极4和方形沟槽陪栅5的刻蚀，所述方形沟槽陪栅5位于所述方形沟槽栅极4围成的区域内。其中，沟槽的深度在3μm—7μm之间，优选为5μm。
步骤3.在衬底1的表面和沟槽内部形成栅氧6，并在衬底1表面及沟槽内部淀积多晶硅，并通过光刻，刻蚀方形沟槽栅围成的区域内的多晶硅，使多晶硅表面略低于衬底表面，同时保留方形元胞之间的多晶硅以实现栅极8互联；其中，栅氧6的厚度在50nm-150nm之间，优选为100nm；
步骤4.在方形沟槽栅极4围成的区域内的最表面通过注入和扩散的方式形成N+源区10，深度为0.2μm～0.8μm，优选为0.3μm。
步骤5.在栅氧6表面及方形沟槽栅围成的区域表面沉积绝缘介质层9，刻蚀方形沟槽栅极4与方形沟槽陪栅5之间的部分区域、方形沟槽陪栅5之间的所有区域、方形沟槽陪栅5及其上方的绝缘介质层9，并以绝缘介质层9作为掩膜，在刻蚀的窗口区域通过注入和扩散形成P+源区12，其深度为0.1μm～0.5μm，优选为0.3μm。
其中，刻蚀到衬底1表面下的深度需超过N+源区11，且不超过P阱3，深度优选为在0.2μm—1μm之间，更优选为0.35μm。
步骤6.在刻蚀的窗口内部及衬底1表面淀积金属形成发射极10，并将多晶硅通过金属引出形成栅极8；
步骤7.在衬底1的背面形成N型缓冲层15、P+发射区14，并淀积金属形成集电极13，从而完成整个器件的制备。
在一个实施例中，衬底1为硅衬底，如圆晶。
P型器件的制备方法与上述N性器件的制备方法类似，在此不再赘述。
本发明的第二方面提供了一种沟槽栅功率半导体器件，使用本发明第一方面说明的方法制备，下面仍以N型器件进行说明：
如图8所示，该N型沟槽栅功率半导体器件包括衬底1，衬底1表面依次形成N阱2和P阱3，衬底1表面形成有方形沟槽栅极4，方形沟槽栅极4围成的区域内形成有方形沟槽陪栅5，衬底1表面及沟槽内形成有栅氧6及多晶硅，多晶硅通过金属引出形成栅极8，在方形沟槽栅极4围成的区域内的形成有N+源区11，以及P+源区12，其中P+源区12的深度超过N+源区11，且不超过P阱3，相邻方形沟槽栅极4之间及方形沟槽栅极4与方形沟槽陪栅5之间的部分区域甚至有绝缘介质层9，绝缘介质层9表面及衬底1表面行成有发射极10，衬底1的背面依次形成有N型缓冲层15、P+发射区14以及集电极13。
本发明的沟槽栅功率半导体器件在方形沟槽栅极围成的区域内部，插入一个额外的方形沟槽陪栅，该方形沟槽陪栅可使方形沟槽栅功率半导体器件的台面宽度减小，从而提高精细化程度，且不增加金属接触窗口的制作以及金属填孔的工艺难度。
优选地，N阱2的深度为1.5μm～6μm，优选为0.35μm；P阱3的深度为1μm～4μm，优选为2.5μm。
优选地，N+源区11的深度为0.2μm～0.8μm，更优选为0.3μm；P+源区12的深度为0.1μm～0.5μm，更优选为0.3μm。
如图9所示，图9中(a)和(b)分别表示了方形沟槽陪栅与方形沟槽栅极之间的两种不同的间距，通过调整方形沟槽陪栅与方形沟槽栅极之间的间距，可实现不同的精细化程度，而器件的其他尺寸均无需再调整。增强了不同代次产品间的延续性，缩短了开发周期与成本。
至此，本领域技术人员应该认识到，虽然已经参考优选实施例对本发明进行了描述，但在不脱离本发明的范围的情况下，可以对其进行各种改进并且可以用等效物替换其中的部件。尤其是，只要不存在结构冲突，各个实施例中所提到的各项技术特征均可以任意方式组合起来。本发明并不局限于文中公开的特定实施例，而是包括落入权利要求的范围内的所有技术方案。

Claims (10)

1.一种沟槽栅功率半导体器件制备方法，其特征在于，包括，
在衬底表面依次形成第一导电类型区域和第二导电类型区域；
在衬底表面同时完成方形沟槽栅极和方形沟槽陪栅的刻蚀，所述方形沟槽陪栅位于所述方形沟槽栅极围成的区域内；
在衬底表面和沟槽内部形成栅氧；
在衬底表面及沟槽内部淀积多晶硅，并刻蚀方形沟槽栅围成的区域内的多晶硅，且保留方形元胞之间的多晶硅；
在方形沟槽栅极围成的区域内的最表面形成第一导电类型掺杂的源区；
在栅氧表面及方形沟槽栅围成的区域表面沉积绝缘介质层；
刻蚀方形沟槽栅极与方形沟槽陪栅之间的部分区域、方形沟槽陪栅之间的所有区域、方形沟槽陪栅及其上方的绝缘介质层，以绝缘介质层作为掩膜，在刻蚀的窗口区域形成与第一导电类型相反的第二导电类型掺杂的源区；
在刻蚀的窗口内部及衬底表面淀积金属形成发射极，并将多晶硅通过金属引出形成栅极；
在衬底背面形成第一导电类型缓冲层、第二导电类型发射区，并淀积金属形成集电极。
2.根据权利要求1所述的沟槽栅功率半导体器件制备方法，其特征在于，刻蚀方形沟槽栅围成的区域内的多晶硅，使得方形沟槽栅极围成区域内的多晶硅表面低于衬底表面。
3.根据权利要求1所述的沟槽栅功率半导体器件制备方法，其特征在于，第一导电类型区域的深度为1.5μm～6μm，第二导电类型区域的深度为1μm～4μm。
4.根据权利要求1-3任一项所述的沟槽栅功率半导体器件制备方法，其特征在于，在所述刻蚀方形沟槽栅极与方形沟槽陪栅之间的部分区域、方形沟槽陪栅之间的所有区域、方形沟槽陪栅及其上方的绝缘介质层中，刻蚀到衬底表面下的深度需超过第一导电类型源区，且不超过第二导电类型区域。
5.根据权利要求4所述的沟槽栅功率半导体器件制备方法，其特征在于，所述绝缘介质层刻蚀到衬底表面下的深度为0.2μm～1μm。
6.根据权利要求1-3任一项所述的沟槽栅功率半导体器件制备方法，其特征在于，第一导电类型源区的深度为0.2μm～0.8μm，第二导电类型源区深度为0.1μm～0.5μm。
7.根据权利要求1-3任一项所述的沟槽栅功率半导体器件制备方法，其特征在于，所述沟槽栅功率半导体器件为N型器件，第一导电类型为N型，第二导电类型为P型；或者，所述沟槽栅功率器件为P型器件，第一导电类型为P型，第二导电类型为N型。
8.一种沟槽栅功率半导体器件，其特征在于，所述器件包括衬底，所述衬底表面依次形成第一导电类型区域和第二导电类型区域，所述衬底表面形成有方形沟槽栅极，所述方形沟槽栅极围成的区域内形成有方形沟槽陪栅，所述衬底表面及沟槽内形成有栅氧及多晶硅，所述多晶硅通过金属引出形成栅极，所述方形沟槽栅极围成的区域内的形成有第一导电类型掺杂源区，以及第二导电类型掺杂源区，其中第二导电类型掺杂源区的深度超过第一导电类型掺杂源区，且不超过第二导电类型区域，相邻方形沟槽栅极之间及方形沟槽栅极与方形沟槽陪栅之间的部分区域甚至有绝缘介质层，所述绝缘介质层表面及所述衬底表面行成有发射极，所述衬底背面依次形成有第一导电类型缓冲层、第二导电类型发射区，及集电极。
9.根据权利要求8所述的沟槽栅功率半导体器件制备方法，其特征在于，第一导电类型区域的深度为1.5μm～6μm，第二导电类型区域的深度为1μm～4μm。
10.根据权利要求9所述的沟槽栅功率半导体器件，其特征在于，所述沟槽栅功率半导体器件为N型器件，第一导电类型为N型，第二导电类型为P型；或者，所述沟槽栅功率器件为P型器件，第一导电类型为P型，第二导电类型为N型。
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