CN114388610A - 反向导通型半导体装置及反向导通型半导体装置的制造方法 - Google Patents

反向导通型半导体装置及反向导通型半导体装置的制造方法 Download PDF

Info

Publication number
CN114388610A
CN114388610A CN202111202796.5A CN202111202796A CN114388610A CN 114388610 A CN114388610 A CN 114388610A CN 202111202796 A CN202111202796 A CN 202111202796A CN 114388610 A CN114388610 A CN 114388610A
Authority
CN
China
Prior art keywords
layer
region
contact layer
anode
type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202111202796.5A
Other languages
English (en)
Inventor
西康一
曾根田真也
中谷贵洋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of CN114388610A publication Critical patent/CN114388610A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
    • H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
    • H01L27/0727—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0804—Emitter regions of bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H01L29/66136—PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7398—Vertical transistors, e.g. vertical IGBT with both emitter and collector contacts in the same substrate side
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8613—Mesa PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

涉及反向导通型半导体装置及反向导通型半导体装置的制造方法。提供避免制造成本的大幅增加，并且具有高闩锁耐量、低恢复损耗的反向导通型半导体装置。半导体基板(50)具有第1主面(F1)及第2主面(F2)。基极接触层(14)配置于基极层(15)和第1主面(F1)之间，构成第1主面(F1)的一部分。阳极接触区域(24)配置于阳极层(25)和第1主面(F1)之间，构成第1主面(F1)的一部分，阳极接触区域具有比阳极层(25)高的第2导电型杂质浓度峰值。阳极接触区域(24)包含第1阳极接触层(24b)，该第1阳极接触层具有比基极接触层(14)低的净浓度和比基极接触层(14)高的第1导电型杂质浓度。

Description

反向导通型半导体装置及反向导通型半导体装置的制造方法
技术领域
本发明涉及反向导通型半导体装置及反向导通型半导体装置的制造方法。
背景技术
对于在通用逆变器、AC伺服等领域中进行三相电动机的可变速控制的功率模块等，从节能的观点出发，使用绝缘栅双极晶体管(IGBT：Insulated Gate BipolarTransistor)及续流二极管。在该情况下，与使用作为IGBT的半导体装置、作为续流二极管(用于反向导通的二极管)的半导体装置这两者相比，通过使用具有IGBT区域及二极管区域的反向导通型半导体装置即反向导通型IGBT(RC－IGBT：Reverse Conducting IGBT)，能够使功率模块中IGBT及二极管所占的面积减小。因此，能够将功率模块小型化。
例如，根据国际公开第2014/097454号(专利文献1)，公开了IGBT区域和二极管区域形成于同一半导体基板的半导体装置。IGBT区域具有集电极层、IGBT漂移层、栅极电极、发射极层、主体层、杂质浓度高的主体接触层。二极管区域具有沟槽电极、二极管漂移层、阴极层、阳极层、杂质浓度高的阳极接触层。二极管区域由栅极电极或沟槽电极划分为单位二极管区域。在与IGBT区域相邻的单位二极管区域，在俯视观察半导体基板的表面时，阳极层和阳极接触层混杂地配置，至少在隔着栅极电极而与发射极层相对的部位配置有阳极接触层。就该半导体装置而言，在与IGBT区域相邻的单位二极管区域，阳极接触层不是整面地形成的，而是局部地形成的。通过设为这样的结构，二极管动作时的从阳极接触层向二极管漂移层的空穴的注入量减少。由此，能够降低二极管区域处的恢复损耗。
专利文献1：国际公开第2014/097454号
从半导体装置的制造效率的观点出发，优选通过共通的离子注入工序集中地形成上述阳极接触层及主体接触层。在该情况下，阳极接触层及主体接触层的杂质浓度实质上相同。如果提高该杂质浓度，则从阳极接触层向二极管漂移层的空穴的注入量增大，因此二极管区域处的恢复损耗增大。相反，如果进一步降低该杂质浓度，则IGBT区域处的闩锁耐量容易不足。为了改善该权衡关系，优选使阳极接触层的杂质浓度比主体接触层的杂质浓度低。另一方面，为了设置这样的浓度差，通常，需要杂质添加工序的大幅复杂化，其结果，制造成本大幅增加。
发明内容
本发明就是为了解决上述那样的课题而提出的，其目的在于提供避免制造成本的大幅增加，并且具有高闩锁耐量、低恢复损耗的反向导通型半导体装置。
本发明涉及的反向导通型半导体装置具有绝缘栅双极晶体管区域及二极管区域，反向导通型半导体装置具有半导体基板、绝缘栅极构造、集电极电极、发射极电极。半导体基板被包含于绝缘栅双极晶体管区域及二极管区域，半导体基板具有第1主面、与第1主面相反的第2主面。半导体基板包含呈第1导电型的漂移层、呈与第1导电型不同的第2导电型的基极层、呈第1导电型的发射极层、呈第2导电型的基极接触层、呈第2导电型的集电极层、呈第2导电型的阳极层、呈第2导电型的阳极接触区域、呈第1导电型的阴极层。漂移层横跨绝缘栅双极晶体管区域及二极管区域。基极层在绝缘栅双极晶体管区域配置于漂移层和第1主面之间。发射极层在绝缘栅双极晶体管区域配置于基极层和第1主面之间。基极接触层在绝缘栅双极晶体管区域配置于基极层和第1主面之间，构成第1主面的一部分。集电极层在绝缘栅双极晶体管区域配置于漂移层和第2主面之间。阳极层在二极管区域配置于漂移层和第1主面之间。阳极接触区域在二极管区域配置于阳极层和第1主面之间，构成第1主面的一部分，阳极接触区域具有比阳极层高的第2导电型杂质浓度峰值。阴极层在二极管区域配置于漂移层和第2主面之间。绝缘栅极构造用于通过基极层形成用于对发射极层和漂移层之间的电气路径进行控制的沟道。集电极电极与集电极层、阴极层电连接。发射极电极与基极接触层、阳极接触区域接触。阳极接触区域包含第1阳极接触层，该第1阳极接触层具有比基极接触层低的净浓度和比基极接触层高的第1导电型杂质浓度。
用于对上述反向导通型半导体装置进行制造的反向导通型半导体装置的制造方法具有如下工序：通过向半导体基板的第1主面之上的离子注入，进行发射极层的第1导电型杂质的添加；以及通过向半导体基板的第1主面之上的离子注入，进行第1阳极接触层的第1导电型杂质的添加。进行发射极层的第1导电型杂质的添加的工序和进行第1阳极接触层的第1导电型杂质的添加的工序被作为共通的第1导电型杂质添加工序而同时进行。
发明的效果
根据本发明涉及的反向导通型半导体装置，能够避免制造成本的大幅增加，并且实现高闩锁耐量、低恢复损耗。
附图说明
图1是概略地表示实施方式1中的反向导通型半导体装置的结构的俯视图。
图2是概略地表示图1的区域II中的沿半导体基板的第1主面观察的反向导通型半导体装置的结构的局部俯视图。
图3是沿图2的线III-III的局部剖视图。
图4是沿图2的线IV-IV的局部剖视图。
图5是沿图2的线V-V的局部剖视图。
图6是沿图1的线VI-VI的局部剖视图。
图7是沿图1的线VII-VII的局部剖视图。
图8是概略地表示图1的反向导通型半导体装置的制造方法的流程图。
图9是与图2中的线III-III、线IV-IV及线V-V所共通的剖面对应地，概略地表示图8的制造方法中的一个工序的局部剖视图。
图10是与图2中的线III-III、线IV-IV及线V-V所共通的剖面对应地，概略地表示图8的制造方法中的一个工序的局部剖视图。
图11是与图2中的线III-III的剖面对应地，概略地表示图8的制造方法中的一个工序的局部剖视图。
图12是与图2中的线IV-IV及线V-V所共通的剖面对应地，概略地表示图11的工序的局部剖视图。
图13是与图2中的线III-III的剖面对应地，概略地表示图8的制造方法中的一个工序的局部剖视图。
图14是与图2中的线IV-IV的剖面对应地，概略地表示图13的工序的局部剖视图。
图15是与图2中的线V-V的剖面对应地，概略地表示图13的工序的局部剖视图。
图16是表示图1的变形例的俯视图。
图17是以与图2相同的视野，概略地表示实施方式2的沿半导体基板的第1主面观察的反向导通型半导体装置的结构的局部俯视图。
图18是以与图2相同的视野，概略地表示实施方式3的沿半导体基板的第1主面观察的反向导通型半导体装置的结构的局部俯视图。
图19是以与图2相同的视野，概略地表示实施方式4的沿半导体基板的第1主面观察的反向导通型半导体装置的结构的局部俯视图。
图20是以与图2相同的视野，概略地表示实施方式5的沿半导体基板的第1主面观察的反向导通型半导体装置的结构的局部俯视图。
图21是以与图2相同的视野，概略地表示实施方式6的沿半导体基板的第1主面观察的反向导通型半导体装置的结构的局部俯视图。
图22是以与图2相同的视野，概略地表示实施方式7的沿半导体基板的第1主面观察的反向导通型半导体装置的结构的局部俯视图。
图23是以与图2相同的视野，概略地表示实施方式8的沿半导体基板的第1主面观察的反向导通型半导体装置的结构的局部俯视图。
图24是以与图2相同的视野，概略地表示实施方式9的沿半导体基板的第1主面观察的反向导通型半导体装置的结构的局部俯视图。
图25是在图3的单点划线DD的深度范围中，示出实施方式10的反向导通型半导体装置所具有的半导体基板的浓度分布的例子的曲线图。
图26是表示实施方式10的反向导通型半导体装置的阳极层的净峰浓度与可控制Vcc之间的关系的测量结果的例子的曲线图。
图27是表示实施方式10的反向导通型半导体装置的第1阳极接触层的净峰浓度和二极管的接通电压之间的关系的测量结果的例子的曲线图。
图28是在图2的单点划线的深度范围中，示出实施方式11的反向导通型半导体装置所具有的半导体基板的浓度分布的例子的曲线图。
图29是在图2的单点划线的深度范围中，示出实施方式12的反向导通型半导体装置所具有的半导体基板的浓度分布的例子的曲线图。
图30是在图2的单点划线的深度范围中，示出实施方式13的反向导通型半导体装置所具有的半导体基板的浓度分布的例子的曲线图。
具体实施方式
下面，基于附图对实施方式进行说明。此外，在下面的附图中，对相同或相当的部分标注相同的参照标号，不重复其说明。在一些附图中，为了方便观察附图，示出了XYZ正交坐标轴。在附图中，关于杂质浓度，n-表示净浓度比n+低，n++表示净浓度比n+高，p+表示净浓度比p高，p++表示净浓度比p+高。
在下述各实施方式中，对第1导电型为n型且第2导电型为p型的情况，换言之，第1导电型杂质为施主且第2导电型杂质为受主的情况进行说明。导电型的这样的选择是用于得到IGBT的良好特性的典型选择。但是，作为变形例，可以是第1导电型为p型且第2导电型为n型，在该变形例中，应该理解为将本说明书中的施主及受主彼此调换。
另外，在本说明书中，净浓度是指施主浓度和受主浓度的差异的绝对值，净峰浓度(net peak concentration)是指所提及的区域处的净浓度的峰值。另外，浓度的数值由每单位体积的原子数表示。
<实施方式1>
(结构的概要)
图1是概略地表示本实施方式1的RC-IGBT 100(反向导通型半导体装置)的结构的俯视图。作为平面布局(XY面布局)，RC-IGBT100具有IGBT区域10、二极管区域20、末端区域30、焊盘区域40。此外，在图1中，为了方便观察附图，对二极管区域20标注了点图案。将IGBT区域10及二极管区域20总称为单元区域。与单元区域相邻地配置有焊盘区域40。在焊盘区域40设置有用于对RC-IGBT100进行控制的控制焊盘41。在包含单元区域及焊盘区域40的区域的周围配置有用于RC-IGBT 100的耐压保持的末端区域30。
图2是概略地表示图1的区域II中的沿半导体基板50的第1主面观察的RC-IGBT100的结构的局部俯视图。图3～图5分别是沿图2的线III-III、线IV-IV及线V-V的局部剖视图。此外，在图2中，为了方便观察附图，没有对第1主面更上方的结构进行图示。
RC-IGBT 100具有半导体基板50、有源沟槽栅极11(绝缘栅极构造)、集电极(collector)电极(electrode)7、发射极电极5。半导体基板50包含于IGBT区域10及二极管区域20，该半导体基板50具有上表面F1(第1主面)、下表面F2(与第1主面相反的第2主面)。上表面F1及下表面F2各自横跨IGBT区域10及二极管区域20。换言之，上表面F1及下表面F2各自在IGBT区域10和二极管区域20之间连续地延伸。优选上表面F1在二极管区域20不呈n型。
半导体基板50包含呈n型的n-漂移层1、p型基极层15、n型发射极层13、呈p型的p++基极接触层14、p型集电极层16、p型阳极层25、p型阳极接触区域24、呈n型的阴极层26。n-漂移层1横跨IGBT区域10及二极管区域20。换言之，n-漂移层1在IGBT区域10和二极管区域20之间连续地延伸。
p型基极层15在IGBT区域10配置于n-漂移层1和上表面F1之间。n型发射极层13在IGBT区域10配置于p型基极层15和上表面F1之间。p++基极接触层14在IGBT区域10配置于p型基极层15和上表面F1之间，构成上表面F1的一部分。p型集电极层16在IGBT区域10配置于n-漂移层1和下表面F2之间。
p型阳极层25在二极管区域20配置于n-漂移层1和上表面F1之间。优选p型阳极层25的净峰浓度大于或等于1×1016/cm3。在本实施方式中，如图5所示那样，p型阳极层25构成上表面F1的一部分。阴极层26在二极管区域20配置于n-漂移层1和下表面F2之间。阳极接触区域24在二极管区域20配置于p型阳极层25和上表面F1之间，构成上表面F1的一部分。阳极接触区域24具有比p型阳极层25高的受主浓度峰值。
p型阳极接触区域24包含p+阳极接触层24b(第1阳极接触层)、p++阳极接触层24a(第2阳极接触层)。p+阳极接触层24b与p++基极接触层14相比，具有低净浓度、高施主浓度。另外，p+阳极接触层24b与p++阳极接触层24a相比，具有低净浓度。另外，p+阳极接触层24b与p++阳极接触层24a相比，具有高施主浓度。p+阳极接触层24b的净峰浓度大于或等于1×1018/cm3。
有源沟槽栅极11用于通过p型基极层13形成用于对n型发射极层13和n-漂移层1之间的电气路径进行控制的沟道。通过向栅极焊盘41c施加电位而对有源沟槽栅极11的电位进行控制。
集电极电极7与p型集电极层16、阴极层26电连接。集电极电极7横跨IGBT区域10及二极管区域20。换言之，集电极电极7在IGBT区域10和二极管区域20之间连续地延伸。发射极电极5与p++基极接触层14、阳极接触区域24接触。发射极电极5横跨IGBT区域10及二极管区域20。换言之，发射极电极5在IGBT区域10和二极管区域20之间连续地延伸。
(制造方法的概要)
在本实施方式的RC-IGBT 100的制造方法中，进行n型发射极层13的施主添加的工序和进行p+阳极接触层24b的施主添加的工序被作为共通的施主添加工序(后面会参照图11及图12进行叙述)而同时进行。另外，进行p++基极接触层14的受主添加的工序和进行p+阳极接触层24b的受主添加的工序被作为共通的受主添加工序(后面会参照图13～图15进行叙述)而同时进行。共通的施主添加工序中的每单位面积的施主离子(第1导电型杂质离子)的注入量比共通的受主添加工序中的每单位面积的受主离子(第2导电型杂质离子)的注入量低。通过上述施主添加工序，在形成n型发射极层13的同时，进行使p+阳极接触层24b的净浓度比p++基极接触层14的净浓度低的反掺杂。
(结构的详情)
下面，虽然与上述概要说明有一部分重复，但对本实施方式1的详情进行说明。
参照图1，IGBT区域10及二极管区域20各自从RC-IGBT 100的一端侧延伸至另一端侧，IGBT区域10及二极管区域20在与其延伸方向正交的方向上交替地配置为条带状。在图1，示出3个IGBT区域10、2个二极管区域，全部二极管区域20都被IGBT区域10夹着。此外，IGBT区域10及二极管区域20的数量并不限于此，其是任意的。另外，可以调换图1的IGBT区域10和二极管区域20的配置，在该情况下，全部IGBT区域10都被二极管区域20夹着。或者，IGBT区域10的数量和二极管区域20的数量可以相同，它们可以交替地配置。
在图1中，与纸面下侧的IGBT区域10相邻地设置有焊盘区域40。控制焊盘41例如可以是电流感测焊盘41a、开尔文发射极焊盘41b、栅极焊盘41c、及温度感测二极管焊盘41d、41e。电流感测焊盘41a用于检测在RC-IGBT 100的单元区域流过的电流。为此，电流感测焊盘41a以流过在RC-IGBT 100的单元区域整体流动的电流的几分之一至几万分之一的电流的方式，与单元区域的一部分IGBT单元或二极管单元电连接。向栅极焊盘41c施加用于对RC-IGBT 100进行通断控制的栅极驱动电压。开尔文发射极焊盘41b与IGBT单元的p型基极层电连接，栅极焊盘41c与IGBT单元的栅极沟槽电极电连接。开尔文发射极焊盘41b也可以经由p型接触层与p型基极层电连接。温度感测二极管焊盘41d、41e与在RC-IGBT 100设置的温度感测二极管的阳极及阴极电连接。通过对在单元区域内设置的未图示的温度感测二极管的阳极和阴极之间的电压进行测定，从而对RC-IGBT 100的温度进行测定。
作为末端区域30所具有的耐压保持构造，例如，以在RC-IGBT100的上表面F1侧将单元区域包围的方式，设置FLR(Field Limmiting Ring：场限环)或VLD(Variation ofLateral Doping)。FLR由环状的p型末端阱层构成，VLD由具有浓度梯度的p型阱层构成。FLR处的p型末端阱层的数量及VLD处的浓度分布可以根据RC-IGBT 100的耐压设计而适当选择。此外，RC-IGBT的耐压等级并不特别限定。另外，可以遍及焊盘区域40的大致整个区域而设置p型末端阱层，或者也可以在焊盘区域40设置IGBT单元及二极管单元中的至少任意一者。
参照图2，在IGBT区域10配置有由有源栅极电极11a及栅极绝缘膜11b构成的有源沟槽栅极11、由哑栅极电极12a及哑沟槽绝缘膜12b构成的哑沟槽栅极12、n型发射极层13、p++基极接触层14。此外，也可以省略哑沟槽栅极12。有源沟槽栅极11的有源栅极电极11a通过与栅极焊盘41c电连接而被施加栅极电位。哑沟槽栅极12的哑栅极电极12a通过未图示的配线与发射极电极5电连接，由此被施加发射极电位。哑栅极电极12a隔着哑沟槽绝缘膜12b与n-型漂移层1相对。在哑沟槽栅极12的侧壁没有形成n型发射极层13而是形成有p++基极接触层14。
在二极管区域20配置有由二极管沟槽电极21a及二极管沟槽绝缘膜21b构成的二极管沟槽栅极21、p型阳极层25、p++阳极接触层24a、p+阳极接触层24b。在本实施方式1中，p++阳极接触层24a配置为条带状，并且与二极管沟槽栅极21正交。另外，以通过p++阳极接触层24a与p型阳极层25分离的方式将p+阳极接触层24b配置为条带状。在图2中，示出具有1个有源沟槽栅极11、在其旁边配置的3个哑沟槽栅极12的结构，虽然在图2中未图示，但该结构在Y方向上重复。此外，在上述结构的每一者中，有源沟槽栅极11的数量为大于或等于1的任意数量，哑沟槽栅极12的数量为大于或等于0的任意数量。因此，也可以省略哑沟槽栅极12。
参照图3(沿图2的线III-III的剖面)，IGBT区域10具有：n型载流子积蓄层2，其配置于n-漂移层1和上表面F1之间；p型基极层15，其配置于载流子积蓄层2和上表面F1之间；以及n型发射极层13及p++基极接触层14，它们各自配置于p型基极层15和上表面F1之间。
n型载流子积蓄层2设置于n-漂移层1的上表面(面向上表面F1的面)，具有比n-漂移层1高的施主浓度。通过n型载流子积蓄层2，能够降低在IGBT区域10流过电流时的通电损耗。此外，由于n型载流子积蓄层2及n-漂移层1为彼此接触的n型区域，因此也可以将这两者视为漂移层。此外，也可以省略n-漂移层1。
p型基极层15配置于n型载流子积蓄层2(在省略了n型载流子积蓄层2的情况下为n-漂移层1)和上表面F1之间。p型基极层15与有源沟槽栅极11的栅极绝缘膜11b接触。
n型发射极层13及p++基极接触层14各自配置于p型基极层15之上，局部地构成上表面F1。n型发射极层13与有源沟槽栅极11的栅极绝缘膜11b接触。p++基极接触层14具有比p型基极层15高的受主浓度。
在本实施方式中，发射极电极5具有电极层5a、及电极层5a与半导体基板50的上表面F1之间的阻挡金属层5b。阻挡金属层5b的材料优选以得到与半导体基板50的良好的欧姆接触的方式进行选择，例如可以是包含钛(Ti)的导体，例如，可以是氮化钛，可以是使钛和硅(Si)合金化后的TiSi。电极层5a例如是铝硅合金(Al-Si类合金)层等铝合金层。在该铝合金层之上也可以形成有由化学镀法或电解镀法形成的至少1个镀膜。镀膜例如由镍(Ni)构成。在存在相邻的层间绝缘膜4间等微小的依靠电极层5a得不到良好填埋的区域的情况下，为了良好地填埋该区域，可以在形成了由填埋性良好的材料即钨构成的部分后形成由上述材料构成的部分。
另外，IGBT区域10具有从上表面F1将n型发射极层13、p型基极层15及载流子积蓄层2贯穿而各自到达n-漂移层1的有源沟槽栅极11及哑沟槽栅极12。有源沟槽栅极11及哑沟槽栅极12设置于在半导体基板50形成的沟槽内。具体而言，有源沟槽栅极11具有在沟槽的内壁形成的栅极绝缘膜11b、隔着栅极绝缘膜11b在沟槽内形成的有源栅极电极11a。如果将栅极驱动电压施加于有源栅极电极11a，则在与栅极绝缘膜11b接触的p型基极层15形成沟道。哑沟槽栅极12具有在沟槽的内壁形成的哑沟槽绝缘膜12b、隔着哑沟槽绝缘膜12b在沟槽内形成的哑栅极电极12a。在有源沟槽栅极11之上设置有层间绝缘膜4。层间绝缘膜4通过配置于有源沟槽栅极11、发射极电极5的阻挡金属层5b之间而将它们彼此绝缘。可以省略哑沟槽栅极12之上的层间绝缘膜4，在该情况下，哑栅极电极12a和发射极电极5彼此接触。
IGBT区域10具有在n-漂移层1和下表面F2之间配置的n型缓冲层3。n型缓冲层3具有比n-漂移层1高的施主浓度。n型缓冲层3是为了抑制在RC-IGBT 100为断开状态时从p型基极层15朝向下表面F2延伸的耗尽层穿通而设置的。此外，也可以省略缓冲层3。此外，由于n型缓冲层3及n-漂移层1为彼此接触的n型区域，因此也可以将这两者视为漂移层。
另外，IGBT区域10在n型缓冲层3(省略了n型缓冲层3的情况下为n-漂移层1)和下表面F2之间具有p型集电极层16。p型集电极层16局部地构成下表面F2，通过与集电极电极7接触而与集电极电极7进行欧姆连接。集电极电极7可以由Al、AlSi、Ni、Ti及Au中的至少任意一者构成。与发射极电极5相同地，也可以由铝合金或铝合金和镀膜的层叠体构成。集电极电极7的结构也可以与发射极电极5的结构不同。
n型发射极层13设置为在Y方向(有源沟槽栅极11的宽度方向)的两侧与栅极绝缘膜11b接触。n型发射极层13是在图2中的X方向(有源沟槽栅极11的延伸方向)上，与p++基极接触层14交替地配置的。在相邻的2个哑沟槽栅极12之间也设置有p++基极接触层14。
有源栅极电极11a例如可以由添加了磷等的多晶硅、或金属构成。发射极电极5的电极层5a可以由Al及AlSi中的至少任意一者构成。发射极电极5的阻挡金属层5b也可以由Ti、TiN、TiSi、或CoSi等构成，包含由W等构成的插塞。
另外，也可以通过省略阻挡金属层5b，替代阻挡金属层5b而使电极层5a与半导体基板50接触。或者，也可以仅在上表面F1中的n型的部分，例如n型发射极层13之上设置阻挡金属层5b。
参照图3(沿图2中的线III-III的剖面)，二极管区域20具有：p型阳极层25，其配置于n-漂移层1和上表面F1之间；以及p+阳极接触层24b，其配置于p型阳极层25和上表面F1之间。另外，二极管区域20具有从上表面F1将p型阳极层25及p+阳极接触层24b贯穿而分别到达n-漂移层1的二极管沟槽栅极21。二极管沟槽栅极21设置于在半导体基板50形成的沟槽内。具体而言，二极管沟槽栅极21具有在沟槽的内壁形成的二极管沟槽绝缘膜21b、隔着二极管沟槽绝缘膜21b在沟槽内形成的二极管沟槽电极21a。通过在二极管沟槽栅极21之上直接配置发射极电极5，从而对二极管沟槽电极21a施加发射极电位。作为变形例，可以在二极管沟槽栅极21之上设置层间绝缘膜4，在该情况下，二极管沟槽栅极21的二极管沟槽电极21a通过未图示的配线与发射极电极5电连接。二极管沟槽电极21a隔着二极管沟槽绝缘膜21b与n-型漂移层1相对。
另外，二极管区域20具有配置于n-漂移层1和下表面F2之间的n型缓冲层3、配置于n型缓冲层3和下表面F2之间的n型阴极层26。n型阴极层26局部地构成下表面F2，与集电极电极7接触。此外，p型阳极层25也可以由与IGBT区域10的p型基极层15及载流子积蓄层2的层叠构造相同的构造构成。另外，如上所述，也可以通过省略阻挡金属层5b，替代阻挡金属层5b而使电极层5a与半导体基板50接触。
p+阳极接触层24b的施主浓度大于或等于n-漂移层1的施主浓度。p+阳极接触层24b的受主浓度大于或等于p+阳极接触层24b的施主浓度。而且，p+阳极接触层24b的受主浓度的峰值比p型阳极层25的受主浓度的峰值高，由此，p+阳极接触层24b的净掺杂浓度比p型阳极层25的净掺杂浓度高。
参照图4(沿图2中的线IV-IV的剖面)，与图3不同，在该剖面中，在二极管区域20配置有p++阳极接触层24a而没有配置p+阳极接触层24b。p++阳极接触层24a的净掺杂浓度比p+阳极接触层24b的净掺杂浓度高。
参照图5(沿图2中的线V-V的剖面)，与图3及图4不同，在该剖面中，在二极管区域20没有配置p++阳极接触层24a及p+阳极接触层24b，因此p型阳极层25与发射极电极5的阻挡金属层5b接触。
参照图2，在相邻的2个二极管沟槽栅极21之间，阳极接触区域24和p型阳极层25在X方向(二极管沟槽栅极21的延伸方向)上交替地配置。另外，在本实施方式1中，在X方向上，在p型阳极层25和p+阳极接触层24b之间配置有p++阳极接触层24a。
IGBT区域10和二极管区域20在本实施方式中彼此接触，但也可以在它们之间存在其它区域。无论在哪种情况下，IGBT区域10和二极管区域20均共享1个半导体基板50。在前者的情况下，p型集电极层16的端部可以位于IGBT区域10和二极管区域20的边界处，或者，也可以向二极管区域20内伸出距离U1(图3～图5)。在U1>0的情况下，由于能够增大n型阴极层26和有源沟槽栅极11的距离，因此即使在RC-IGBT 100的续流二极管动作时栅极驱动电压被施加于有源栅极电极11a的情况下，也能够抑制从与IGBT区域10的有源沟槽栅极11相邻地形成的沟道向n型阴极层26的电流。为此，距离U1例如优选为100μm左右。但是，根据RC-IGBT的用途，距离U1有时优选大于或等于0且小于100μm。另外，作为变形例，通过向下表面F2的受主的注入，在图3～图5中也可以使配置有n型阴极层26的区域的一部分为p型区域。
n-漂移层1的施主可以为砷或磷，n-漂移层1的施主浓度例如大于或等于1×1012/cm3且小于或等于1×1015/cm3。n型发射极层13的施主可以为砷或磷，n型发射极层13的施主浓度例如大于或等于1×1017/cm3而小于或等于1×1020/cm3。n型载流子积蓄层2的施主可以为砷或磷，n型载流子积蓄层2的施主浓度例如大于或等于1×1013/cm3且小于或等于1×1017/cm3。n型缓冲层3的施主可以是磷(P)及质子(H+)中的至少任意一者，n型缓冲层3的施主浓度例如大于或等于1×1012/cm3且小于或等于1×1018/cm3。n型阴极层26的施主可以为砷或磷，n型阴极层26的施主浓度例如大于或等于1×1016/cm3且小于或等于1×1021/cm3。
p型阳极接触区域24的受主可以是硼或铝，p型阳极接触区域24的受主浓度例如大于或等于1×1015/cm3且小于或等于1×1020/cm3。p++基极接触层14的受主可以是硼或铝，p++基极接触层14的受主浓度例如大于或等于1×1015/cm3且小于或等于1×1020/cm3。p型基极层15的施主可以是硼或铝，p型基极层15的施主浓度例如大于或等于1×1012/cm3且小于或等于1×1019/cm3。p型集电极层16的受主可以是硼或铝，p型集电极层16的受主浓度例如大于或等于1×1016/cm3且小于或等于1×1020/cm3。p型阳极层25的受主可以是硼或铝，p型阳极层25的受主浓度例如大于或等于1×1012/cm3且小于或等于1×1019/cm3。
接着，下面对末端区域30的结构进行说明。图6及图7分别是沿图1的线VI-VI及线VII-VII的局部剖视图。
上表面F1及下表面F2各自不仅如上所述地横跨IGBT区域10及二极管区域20，还横跨末端区域30。换言之，在IGBT区域10、二极管区域20及末端区域30之间连续地延伸。另外，n-漂移层1不仅如上所述地横跨IGBT区域10及二极管区域20，还横跨末端区域30。换言之，n-漂移层1在IGBT区域10、二极管区域20及末端区域30之间连续地延伸。
在末端区域30，在n-漂移层1的面向上表面F1的面设置有n+型沟道截断层32、多个p型末端阱层31。p型末端阱层31的受主可以是硼或铝，p型末端阱层31的受主浓度例如大于或等于1×1014/cm3且小于或等于1×1019/cm3。p型末端阱层31将包含IGBT区域10及二极管区域20的单元区域包围。p型末端阱层31被设置为多个环状图案，其数量是根据RC-IGBT100的耐压设计而适当选择的。n+型沟道截断层32将p型末端阱层31包围。
在n-漂移层1和半导体基板50的下表面F2之间设置有p型末端集电极层16a。p型末端集电极层16a与在单元区域设置的p型集电极层16连续地形成为一体。因此，将p型末端集电极层16a及p型集电极层16总称为集电极层。p型末端集电极层16a可以向二极管区域20内伸出距离U2。在如图1所示那样二极管区域20与末端区域30相邻的情况下，通过满足U2>0，二极管区域20的n型阴极层26与p型末端阱层31的距离变大。由此，能够抑制p型末端阱层31作为二极管的阳极进行动作。距离U2例如为100μm左右。
集电极电极7不仅如上所述地横跨IGBT区域10及二极管区域20，还横跨末端区域30。换言之，集电极电极7在IGBT区域10、二极管区域20及末端区域30之间连续地延伸。
发射极电极5不仅如上所述地横跨IGBT区域10及二极管区域20，还横跨末端区域30的一部分。换言之，发射极电极5在IGBT区域10、二极管区域20、及末端区域30的一部分之间连续地延伸。在半导体基板50的上表面F1之上，末端区域30具有与发射极电极5分离的末端电极6。与发射极电极5具有电极层5a及阻挡金属层5b相同地，末端电极6可以具有电极层6a及阻挡金属层6b。末端电极6、p型末端阱层31及n+型沟道截断层32各自经由在上表面F1之上的层间绝缘膜4形成的接触孔而电连接。发射极电极5和末端电极6经由半绝缘性膜33而电连接。半绝缘性膜33例如可以是sinSiN(semi-insulating Silicon Nitride：半绝缘性硅氮化膜)。
在末端区域30设置有将发射极电极5、末端电极6及半绝缘性膜33覆盖的末端保护膜34。末端保护膜34例如由聚酰亚胺构成。
(制造方法的详情)
图8是概略地表示上述RC-IGBT 100的制造方法的流程图。图9～图15是概略地表示图8的制造方法中的一个工序的局部剖视图。此外，图9的剖面与图2中的线III-III、线IV-IV及线V-V所共通的剖面对应。图10的剖面也与图2中的线III-III、线IV-IV及线V-V所共通的剖面对应。图11及图12示出相同的一个工序，图11的剖面与图2中的线III-III的剖面对应，另外，图12的剖面与图2中的线IV-IV及线V-V所共通的剖面对应。图13～图15示出相同的一个工序，图11～图15各自的剖面与图2中的线III-III、线IV-IV及线V-V的剖面对应。
参照图9，在步骤ST10(图8)中，准备半导体基板50。所准备的半导体基板50例如是通过FZ(Floating Zone)法制作的晶片即FZ晶片、通过MCZ(Magnetic appliedCZochralki)法制作的晶片即MCZ晶片或外延晶片。所准备的半导体基板50包含在已完成的RC-IGBT 100中直接成为n-漂移层1的部分，其整体呈n型。其施主浓度是根据RC-IGBT 100的耐压而适当选择的，例如，在耐压为1200V的情况下，调整为使得n-漂移层1的电阻率为40～120Ω·cm左右。通过对这样准备的半导体基板50进行离子注入，之后进行热处理，从而在半导体基板50中形成所期望的层(区域)。在热处理中，使注入的离子扩散，此外，进行激活。在下面省略了关于热处理的记载，但热处理可以在恰当的定时实施。可以调换离子注入工序的顺序。另外，在不产生防碍的范围内，也可以调换其它工序。
在步骤ST20中，末端区域30(图6及图7)由公知的制造方法形成。例如，作为末端区域30的耐压保持构造，为了形成具有p型末端阱层51的FLR，通过离子注入来添加受主离子。此外，就用于形成末端区域30的离子注入的一部分或全部而言，如下所述，也可以在对IGBT区域10及二极管区域20进行离子注入时同时进行。
在步骤ST30及ST40(图8)中，通过从半导体基板50的上表面F1侧注入硼(B)等受主，从而形成p型基极层15及p型阳极层25。由于施主及受主是在向半导体基板50的上表面F1之上实施了掩模处理后通过离子注入而添加的，因此是在半导体基板50的上表面F1选择性地形成的。此外，掩模处理是指在半导体基板50之上凃敷抗蚀剂，使用照相制版技术在抗蚀剂的规定区域形成开口，由此形成掩模的处理。通过使用该掩模，能够对半导体基板50的特定区域进行离子注入或蚀刻等处理。p型阳极层25及p型基极层15通过同时或单独地进行受主的离子注入而形成。在单独地形成它们的情况下，能够独立地对各自的结构进行调整。通过用于形成p型阳极层25的受主的离子注入，可以同时形成p型末端阱层51(图6及图7)。在单独地形成它们的情况下，能够独立地对各自的结构进行调整。另外，也可以同时形成p型末端阱层51、p型基极层15、及p型阳极层25。
在步骤ST50(图8)中，通过从半导体基板50的上表面F1侧注入磷(P)等施主，从而形成n型载流子积蓄层2。
参照图10，在步骤ST60(图8)中，形成有源沟槽栅极11、哑沟槽栅极12及二极管沟槽栅极21。具体而言，首先，通过蚀刻形成它们所用的沟槽。蚀刻例如可以使用具有开口的由氧化膜(例如SiO2膜)构成的掩模来进行。此外，在图10中沟槽的间距是均等的，但沟槽的间距也可以是不均等的。接着，通过在包含氧的环境中对半导体基板50进行加热，从而将上述沟槽的内壁氧化。由此，同时形成栅极绝缘膜11b、哑沟槽绝缘膜12b及二极管沟槽绝缘膜21b。在之后的工序中去除半导体基板50的表面中的通过该氧化而被不必要地氧化的部分。接着，在沟槽内，通过CVD(chemical vapor deposition：化学气相生长)等来沉积被进行了掺杂的多晶硅，从而形成有源栅极电极11a、哑栅极电极12a及二极管沟槽电极21a。
参照图11(与图2的线III-线III的剖面对应)及图12(与图2的线IV-线IV及线V-线V的剖面对应)，在步骤ST70(图8)中，形成n型发射极层13及p+阳极接触层24b(第1阳极接触层)用的注入掩模61。注入掩模61具有使形成n型发射极层13及p+阳极接触层24b(参照图3)的区域露出的开口。在步骤ST80(图8)中，将通过使用注入掩模61的向半导体基板50的上表面F1之上的离子注入而进行n型发射极层13的施主添加的工序和进行p+阳极接触层24b(参照图3)的施主添加的工序，被作为共通的施主添加工序而同时进行。在图11中，成为p+阳极接触层24b(参照图3)的区域是呈n型而不是p型的临时区域24bD。通过与n型发射极层13相同地添加施主，临时区域24bD呈n型。之后，去除注入掩模61。
参照图13(与图2的线III-线III的剖面对应)、图14(与图2的线IV-线IV及线V-线V的剖面对应)、图15(与图2的线V-线V的剖面对应)，在步骤ST90(图8)中，形成p++基极接触层14、p+阳极接触层24b(第1阳极接触层)、p++阳极接触层24a(第2阳极接触层)用的注入掩模62。注入掩模62具有使形成p++基极接触层14、p+阳极接触层24b和p++阳极接触层24a的区域露出的开口。在步骤ST100(图8)中，将通过使用注入掩模62的向半导体基板50的上表面F1之上的离子注入而进行p++基极接触层14的受主添加的工序、进行p+阳极接触层24b(图3)的受主添加的工序、进行p++阳极接触层24a的受主添加的工序，被作为共通的受主添加工序而进行。通过进行该p+阳极接触层24b(图3)的受主添加的工序，呈n型的临时区域24bD(图11)变为呈p型的p+阳极接触层24b。为了能够这样使导电型反转，共通的施主添加工序(图13～图15)中的每单位面积的施主离子的注入量比共通的受主添加工序(图11及图12)中的每单位面积的受主离子的注入量低。之后，去除注入掩模62。
此外，如上所述，可以调换离子注入工序的顺序。因此，也可以调换施主添加工序(图13～图15)及受主添加工序(图11及图12)的顺序。在该情况下，在这两个添加工序之间的时间点，在成为p+阳极接触层24b的区域，替代呈n型的临时区域24bD(图11)，形成与p++基极接触层14相同地具有高净浓度的p型区域。
在步骤ST110(图8)中，例如形成由SiO2构成的层间绝缘膜4(参照图3～图5)。而且，在层间绝缘膜4形成接触孔。该接触孔形成于n型发射极层13、p++基极接触层14、p+阳极接触层24b、p++阳极接触层24a、哑栅极电极12a及二极管沟槽电极21a的每一者之上。
在步骤ST120(图8)中，作为发射极电极5(参照图3～图5)，形成阻挡金属层5b及电极层5a。阻挡金属层5b是通过PVD(Physical Vapor Deposition：物理气相生长)或CVD对氮化钛进行成膜而形成的。作为电极层5a，例如，通过溅射或蒸镀等PVD，形成铝硅合金(Al-Si类合金)层等铝合金层。在该铝合金层之上也可以形成有由化学镀法或电解镀法形成的至少1个镀膜。镀膜例如由镍(Ni)或其合金构成。通过利用镀敷法形成电极层5a中的至少一部分，能够容易地确保电极层5a的厚度。通过增厚电极层5a，从而热容量变大，由此电极层5a的耐热性提高。
在步骤ST130(图8)中，形成背面构造。背面构造例如以如下方式形成。
首先，通过对半导体基板50的下表面F2进行研磨，半导体基板50的厚度被减薄为既定的设计厚度。设计厚度例如为80μm～200μm。
接着，通过向半导体基板50的下表面F2注入施主而形成n型缓冲层3。n型缓冲层3可以形成于IGBT区域10、二极管区域20及末端区域30。或者，n型缓冲层3可以仅形成于IGBT区域10或二极管区域20。施主的注入例如可以通过磷(P)离子的注入及质子(H+)的注入中的至少任意一者而进行。质子能够以比较低的加速能量从半导体基板50的下表面F2注入至深的位置。另外，通过改变加速能量，能够比较容易地对质子的注入深度进行变更。因此，如果在通过质子形成n型缓冲层3时，在变更加速能量的同时进行多次离子注入，则与通过磷形成的情况相比，容易充分地确保半导体基板50的厚度方向(Z方向)上的n型缓冲层3的尺寸。另一方面，磷与质子相比，具有作为施主的高激活率。因此，通过用磷形成n型缓冲层3，即使是薄的半导体基板50，也会得到更可靠地对耗尽层的穿通进行抑制的效果。为了进一步提高该效果，优选通过注入质子及磷这两者而形成n型缓冲层3，在该情况下，质子与磷相比，从下表面F2注入至更深的位置。
另外，通过向半导体基板50的下表面F2注入受主，从而形成p型集电极层16。受主的注入例如是通过硼(B)的注入而进行的。在形成p型集电极层16时，也可以在末端区域30还同时形成p型末端集电极层16a(参照图6及图7)。
接着，在二极管区域20例如通过磷(P)的注入而形成n型阴极层26(参照图3～图5)。用于形成n型阴极层26的施主的注入量比用于形成p型集电极层16的受主的注入量多。此外，在图3～图5中，示出的是从下表面F2起的p型集电极层16及n型阴极层26的深度相同，但优选n型阴极层26的深度大于或等于p型集电极层16的深度。由于在形成n型阴极层26的区域也注入受主，因此注入比抵消该受主的量多的施主。
向半导体基板50的下表面F2侧注入的离子可以通过将激光照射至下表面F2的激光退火而激活。通过激光退火，不仅p型集电极层16，位于距离下表面F2比较浅处的n型缓冲层3也能够同时被激活。在n型缓冲层3使用质子的情况下，适于其激活的热处理温度比较低，为380℃～450℃左右。因此，需要留心不使注入了质子的区域成为比380℃～450℃左右高的温度。由于激光退火能够使半导体基板50的下表面F2附近成为高温，因此即使在向离开了下表面F2的n型缓冲层3注入了质子之后，通过适当对激光照射条件进行调整，也能够以不超过上述温度范围的方式将下表面F2附近加热到高温。
接着，在半导体基板50的下表面F2之上形成集电极电极7(图3～图5)。集电极电极7是横跨下表面F2的IGBT区域10、二极管区域20及末端区域30而形成的。集电极电极7也可以形成于下表面F2的整个面。作为集电极电极7，例如，通过溅射或蒸镀等PVD，形成铝硅合金(Al-Si类合金)层等铝合金层或钛(Ti)层。例如，也可以通过这些层、镍(Ni)层或金(Au)层而设置层叠构造。另外，也可以在通过PVD形成的金属膜之上，形成有由化学镀法或电解镀法形成的至少1个镀膜。
此外，步骤ST130也可以在与步骤ST120相关联的上述说明中的铝合金层的形成、至少1个镀膜的形成之间的定时进行。
由此，对RC-IGBT 100进行制作。此外，在量产时，在晶片级的工序完成的时刻，在1个晶片形成配置为矩阵状的多个RC-IGBT100。通过激光切割或刀片切割将它们切分为各个RC-IGBT 100。
(效果)
根据本实施方式1，第一，二极管区域20的p+阳极接触层24b与IGBT区域10的p++基极接触层14相比，具有低净浓度。通过该净浓度差，能够实现IGBT区域10的高闩锁耐量、二极管区域20的低恢复损耗。第二，p+阳极接触层24b与p++基极接触层14相比，具有高施主浓度。通过利用该高施主浓度，能够简化对受主浓度进行调整的工艺，以在得到上述净浓度差时避免制造成本的大幅增加。由此，能够避免制造成本的大幅增加，并且实现高闩锁耐量、低恢复损耗。
具体而言，进行n型发射极层13的施主添加的工序和进行p+阳极接触层24b的施主添加的工序被作为共通的施主添加工序(图11及图12)而同时进行。由此，与进行n型发射极层13的施主添加的工序和进行p+阳极接触层24b的施主添加的工序单独地进行的情况相比，制造方法得到简化。因此，能够降低制造成本。
另外，进行p++基极接触层14的受主添加的工序和进行p+阳极接触层24b的受主添加的工序被作为共通的受主添加工序(图13～图15)而同时进行。由此，与进行p++基极接触层14的受主添加的工序和进行p+阳极接触层24b的受主添加的工序单独进行的情况相比，制造方法得到简化。因此，能够降低制造成本。
上述共通的施主添加工序中的每单位面积的施主离子的注入量比上述共通的受主添加工序中的每单位面积的受主离子的注入量低。由此，通过共通的施主添加工序和共通的受主添加工序的组，能够向p+阳极接触层24b赋予p型。
p+阳极接触层24b具有比p++阳极接触层24a低的净浓度。由此，通过二极管区域20的p++阳极接触层24a及p+阳极接触层24b的配置的调整，能够进一步降低二极管区域20的恢复损耗。
p+阳极接触层24b具有比p++阳极接触层24a高的施主浓度。由此，能够通过施主浓度的差异，对p+阳极接触层24b的净浓度相对于p++阳极接触层24a的净浓度的差异进行调整。
上表面F1在二极管区域20不呈n型。由此，能够抑制由于构成寄生npn晶体管引起的RRSOA(Reverse Recovery Safe Operating Area：反向恢复安全动作区域)的降低。
p型阳极层25构成上表面F1的一部分。由此，降低空穴注入效率。因此，能够降低二极管区域20的恢复损耗。
p型阳极层25的净峰浓度大于或等于1×1016/cm3。由此，能够抑制RRSOA的降低。
p+阳极接触层24b的净峰浓度大于或等于1×1018/cm3。由此，能够将二极管区域20的接通电压抑制得低。
(变形例)
图16是表示图1的变形例的俯视图。在本变形例中，二极管区域20以在纵向及横向各自排列多个的方式配置。二极管区域20的周围被IGBT区域10包围。即，在IGBT区域10内，多个二极管区域20设置为岛状。在图16中，二极管区域20设置为在纸面左右方向上具有4列，在纸面上下方向上具有2行的矩阵状。但是，二极管区域20的个数及配置并不限于此，能够应用在IGBT区域10内1个或多个二极管区域20的周围被IGBT区域10包围的结构。
<实施方式2>
图17是以与图2相同的视野，概略地表示实施方式2的沿半导体基板50的上表面(第1主面)观察的RC-IGBT 102(反向导通型半导体装置)的结构的局部俯视图。在本实施方式2中，与实施方式1(图2)不同，p+阳极接触层24b以被p++阳极接触层24a包围的方式配置于p++阳极接触层24a的内侧。此外，由于除此之外的结构与上述实施方式1的结构大致相同，因此对相同或对应的要素标注相同标号，不重复其说明。
与实施方式1及2共通地，在p+阳极接触层24b，通过对添加有施主的区域进一步添加受主的反掺杂，从而赋予p型。因此，由于用于添加杂质的注入掩模的形成波动的原因，在上表面F1应该成为p型的p+阳极接触层24b的区域的一部分有可能呈n型。在该n型区域构成寄生npn晶体管的情况下，RRSOA降低。
根据本实施方式2(图17)，与实施方式1(图2)相比，p+阳极接触层24b的每一者的大小更小，由注入掩模的形成波动引起的p+阳极接触层24b的尺寸波动也变小。因此，能够对由制造波动引起的RRSOA的降低进行抑制。
<实施方式3>
图18是以与图17相同的视野，概略地表示实施方式3的沿半导体基板50的上表面(第1主面)观察的RC-IGBT 103(反向导通型半导体装置)的结构的局部俯视图。在本实施方式中，与实施方式2(图17)不同，被p++阳极接触层24a包围的p+阳极接触层24b分散地配置为锯齿状。此外，由于除此之外的结构与上述实施方式2的结构大致相同，因此对相同或对应的要素标注相同标号，不重复其说明。
根据本实施方式3(图18)，与实施方式2(图17)相比，二极管区域20处的空穴电流密度变得更均等。由此，能够提高二极管区域20的散热性。
<实施方式4>
图19是以与图2相同的视野，概略地表示实施方式4的沿半导体基板50的上表面(第1主面)观察的RC-IGBT 104(反向导通型半导体装置)的结构的局部俯视图。在本实施方式中，与实施方式2(图2)不同，以通过p+阳极接触层24b与p型阳极层25分离的方式配置有p++阳极接触层24a。此外，由于除此之外的结构与上述实施方式1的结构大致相同，因此对相同或对应的要素标注相同标号，不重复其说明。
根据本实施方式4(图19)，与实施方式1(图2)相比，注入至p型阳极层25的空穴的密度降低。由此，能够降低恢复损耗。
<实施方式5>
图20是以与图17相同的视野，概略地表示实施方式5的沿半导体基板50的上表面(第1主面)观察的RC-IGBT 105(反向导通型半导体装置)的结构的局部俯视图。在本实施方式5中，与实施方式2(图17)不同，p++阳极接触层24a以被p+阳极接触层24b包围的方式配置于p+阳极接触层24b的内侧。换言之，调换了p++阳极接触层24a及p+阳极接触层24b的配置。此外，由于除此之外的结构与上述实施方式2的结构大致相同，因此对相同或对应的要素标注相同标号，不重复其说明。
根据本实施方式，注入至p型阳极层25的空穴的密度降低。由此，能够降低恢复损耗。
<实施方式6>
图21是以与图2相同的视野，概略地表示实施方式6的沿半导体基板50的上表面(第1主面)观察的RC-IGBT 106(反向导通型半导体装置)的结构的局部俯视图。在本实施方式中，与实施方式5(图20)不同，被p+阳极接触层24b包围的p++阳极接触层24a分散地配置为锯齿状。此外，由于除此之外的结构与上述实施方式5的结构大致相同，因此对相同或对应的要素标注相同标号，不重复其说明。
根据本实施方式6(图21)，与实施方式5(图20)相比，二极管区域20处的空穴电流密度变得更均等。由此，能够提高二极管区域20的散热性。
<实施方式7>
图22是以与图2相同的视野，概略地表示实施方式7的沿半导体基板50的上表面(第1主面)观察的RC-IGBT 107(反向导通型半导体装置)的结构的局部俯视图。在本实施方式7中，与实施方式1(图2)不同，在由二极管沟槽栅极21划分出的半导体基板50的多个台面区域中的一部分台面区域的上表面仅配置有p型阳极层25而没有配置p++阳极接触层24a及p+阳极接触层24b，在另一部分台面区域的上表面仅配置有p++阳极接触层24a及p+阳极接触层24b而没有配置p型阳极层25。此外，由于除此之外的结构与上述实施方式1的结构大致相同，因此对相同或对应的要素标注相同标号，不重复其说明。
根据本实施方式，能够降低p++阳极接触层24a及p+阳极接触层24b的X方向(与沟槽的延伸方向平行的方向)上的尺寸波动的影响。
<实施方式8>
图23是以与图2相同的视野，概略地表示实施方式8的沿半导体基板50的上表面(第1主面)观察的RC-IGBT 108(反向导通型半导体装置)的结构的局部俯视图。在本实施方式8中，与实施方式1(图2)不同，省略了p++阳极接触层24a。由此，在由二极管沟槽栅极21划分出的半导体基板50的多个台面区域的每一者处，在X方向(与沟槽的延伸方向平行的方向)上p+阳极接触层24b和p型阳极层25交替地且彼此接触地配置。此外，由于除此之外的结构与上述实施方式1的结构大致相同，因此对相同或对应的要素标注相同标号，不重复其说明。
根据本实施方式8(图23)，注入至p型阳极层25的空穴的密度降低。由此，能够降低恢复损耗。
<实施方式9>
图24是以与图2相同的视野，概略地表示实施方式9的沿半导体基板50的上表面(第1主面)观察的RC-IGBT 109(反向导通型半导体装置)的结构的局部俯视图。在本实施方式9中，也与实施方式8(图23)相同地，省略了p++阳极接触层24a(参照图2)。而且，在本实施方式9中，与实施方式8不同，在由二极管沟槽栅极21划分出的半导体基板50的多个台面区域中的一部分台面区域的上表面仅配置有p型阳极层25而没有配置p+阳极接触层24b，在另一部分台面区域的上表面仅配置有p+阳极接触层24b而没有配置p型阳极层25。此外，由于除此之外的结构与上述实施方式1的结构大致相同，因此对相同或对应的要素标注相同标号，不重复其说明。
根据本实施方式，能够降低p+阳极接触层24b的X方向(与沟槽的延伸方向平行的方向)上的尺寸波动的影响。
<实施方式10>
在本实施方式10中，更详细地对在实施方式1中说明过的RC-IGBT 100所具有的半导体基板50的杂质浓度分布进行说明。
图25是在单点划线DD(图3)的深度范围中，示出本实施方式10中的RC-IGBT 100所具有的半导体基板50的浓度分布的例子的曲线图。在该曲线图中，浓度Na1表示用于形成p型阳极层25的受主注入分布。浓度Na1+浓度Na2表示用于形成p+阳极接触层24b的受主注入分布。浓度Nd2表示用于形成p+阳极接触层24b的施主注入分布。净浓度Nn表示根据浓度Na1+浓度Na2的受主浓度、浓度Nd2的施主浓度得到的净浓度。
p型阳极层25(深度位置大于或等于2μm左右的区域)的净浓度Nn的峰值浓度大于或等于1×1016/cm3。p+阳极接触层24b(深度位置小于或等于2μm左右的区域)的净浓度Nn的峰值浓度大于或等于1×1018/cm3。
图26是表示本实施方式10的RC-IGBT 100的p型阳极层25的净峰浓度与在RRSOA试验中测定出的可控制Vcc之间的关系的曲线图。此外，Vcc为施加于集电极-发射极之间的直流电源电压，可控制Vcc是在RRSOA试验中没有产生装置破损的最大Vcc。被绘制出的净峰浓度的值(/cm3)为2.5×1015、5.0×1015、1.2×1016、2.0×1016、2.5×1016、及5.0×1016。根据该结果，可知通过将p型阳极层25的净峰浓度设为大于或等于1.2×1016/cm3，能够对RRSOA的降低进行抑制。另外，根据绘制出的图的整体倾向，可以认为通过将p型阳极层25的净峰浓度设为大致大于或等于1×1016/cm3，能够对RRSOA的降低进行抑制。
图27是表示本实施方式10的RC-IGBT 100的p+阳极接触层24b(第1阳极接触层)的净峰浓度与由二极管区域20构成的二极管的接通电压之间的关系的测量结果的例子的曲线图。被绘制出的净峰浓度的值(/cm3)为1.0×1017、3.5×1018、5.0×1018、1.0×1019、及2.0×1019。根据该结果，可知通过将p+阳极接触层24b的净峰浓度设为大于或等于3.5×1018，能够显著地降低二极管的接通电压。另外，根据绘制出的图的整体倾向，可以认为通过将p+阳极接触层24b的净峰浓度设为大致大于或等于1×1018/cm3，能够对二极管的接通电压进行抑制。可以认为该接通电压的降低是由发射极电极5和p+阳极接触层24b的接触电阻的降低引起的。
<实施方式11>
图28是图25(实施方式10)的变形例，示出本实施方式11中的半导体基板50的杂质浓度分布。在本实施方式11中，在二极管区域20，半导体基板50在p+阳极接触层24b(图中，左侧的区域)和p型阳极层25(图中，右侧的区域)之间的深度位置处具有厚度方向上的净浓度Nn的分布的极小值。由此，二极管区域20处的空穴注入效率降低。因此，能够降低二极管区域20的恢复损耗。
<实施方式12>
图29是图25(实施方式10)的变形例，示出本实施方式12的半导体基板50的杂质浓度分布。在本实施方式12中，p+阳极接触层24b(图中，左侧的区域)在离开了上表面(零深度位置)的深度位置处具有厚度方向上的净浓度Nn的分布的峰值。由此，二极管区域20处的空穴注入效率降低。因此，能够降低二极管区域20的恢复损耗。
<实施方式13>
图30是图25(实施方式10)的变形例，示出本实施方式13的半导体基板50的杂质浓度分布。在本实施方式13中，半导体基板50在二极管区域20的厚度方向上在p+阳极接触层24b和p型阳极层25之间包含呈n型的中间层29。由此，二极管区域20的空穴注入效率降低。因此，能够降低二极管区域20的恢复损耗。
此外，可以将各实施方式自由地组合，对各实施方式适当进行变形、省略。另外，也能够将某个实施方式部分地应用于其它实施方式。
标号的说明
1n-漂移层，2n型载流子积蓄层，3n型缓冲层，4层间绝缘膜，5发射极电极，5a电极层，5b阻挡金属层，7集电极电极，10 IGBT区域，11有源沟槽栅极，11a有源栅极电极，11b栅极绝缘膜，13n型发射极层，14基极接触层，15 p型基极层，16 p型集电极层，20二极管区域，24 p型阳极接触区域，24a p++阳极接触层(第2阳极接触层)，24b p+阳极接触层(第1阳极接触层)，24bD临时区域，25 p型阳极层，26 n型阴极层，29中间层，50半导体基板，61、62注入掩模，100～109 RC-IGBT(反向导通型半导体装置)。

Claims (13)

1.一种反向导通型半导体装置，其具有绝缘栅双极晶体管区域及二极管区域，
在该反向导通型半导体装置中，
具有半导体基板，该半导体基板被包含于所述绝缘栅双极晶体管区域及所述二极管区域，该半导体基板具有第1主面和与所述第1主面相反的第2主面，
所述半导体基板包含：
漂移层，其横跨所述绝缘栅双极晶体管区域及所述二极管区域，呈第1导电型；
基极层，其在所述绝缘栅双极晶体管区域配置于所述漂移层和所述第1主面之间，呈与所述第1导电型不同的第2导电型；
发射极层，其在所述绝缘栅双极晶体管区域配置于所述基极层和所述第1主面之间，呈所述第1导电型；
基极接触层，其在所述绝缘栅双极晶体管区域配置于所述基极层和所述第1主面之间，构成所述第1主面的一部分，该基极接触层呈所述第2导电型；
集电极层，其在所述绝缘栅双极晶体管区域配置于所述漂移层和所述第2主面之间，呈所述第2导电型；
阳极层，其在所述二极管区域配置于所述漂移层和所述第1主面之间，呈所述第2导电型；
阳极接触区域，其在所述二极管区域配置于所述阳极层和所述第1主面之间，构成所述第1主面的一部分，该阳极接触区域具有比所述阳极层高的第2导电型杂质浓度峰值，呈所述第2导电型；以及
阴极层，其在所述二极管区域配置于所述漂移层和所述第2主面之间，呈所述第1导电型，
所述反向导通型半导体装置还具有：
绝缘栅极构造，其用于通过所述基极层而形成用于对所述发射极层和所述漂移层之间的电气路径进行控制的沟道；
集电极电极，其与所述集电极层和所述阴极层电连接；以及
发射极电极，其与所述基极接触层、所述阳极接触区域接触，
所述阳极接触区域包含第1阳极接触层，该第1阳极接触层具有比所述基极接触层低的净浓度和比所述基极接触层高的第1导电型杂质浓度。
2.根据权利要求1所述的反向导通型半导体装置，其中，
所述阳极接触区域包含第2阳极接触层，所述第1阳极接触层具有比所述第2阳极接触层低的净浓度。
3.根据权利要求2所述的反向导通型半导体装置，其中，
所述第1阳极接触层具有比所述第2阳极接触层高的第1导电型杂质浓度。
4.根据权利要求1至3中任一项所述的反向导通型半导体装置，其中，
所述第1主面在所述二极管区域不呈所述第1导电型。
5.根据权利要求1至4中任一项所述的反向导通型半导体装置，其中，
所述阳极层构成所述第1主面的一部分。
6.根据权利要求1至5中任一项所述的反向导通型半导体装置，其中，
所述阳极层的净峰浓度大于或等于1×1016/cm3。
7.根据权利要求1至6中任一项所述的反向导通型半导体装置，其中，
所述第1阳极接触层的净峰浓度大于或等于1×1018/cm3。
8.根据权利要求1至7中任一项所述的反向导通型半导体装置，其中，
在所述二极管区域，所述半导体基板在所述第1阳极接触层和所述阳极层之间的深度位置处具有厚度方向上的净浓度分布的极小值。
9.根据权利要求1至8中任一项所述的反向导通型半导体装置，其中，
所述第1阳极接触层在离开了所述第1主面的深度位置处具有厚度方向上的净浓度分布的峰值。
10.根据权利要求1至9中任一项所述的反向导通型半导体装置，其中，
所述半导体基板在所述二极管区域的厚度方向上在所述第1阳极接触层和所述阳极层之间包含呈第1导电型的中间层。
11.一种反向导通型半导体装置的制造方法，其用于制造权利要求1至10中任一项所述的反向导通型半导体装置，
该反向导通型半导体装置的制造方法具有如下工序：
通过向所述半导体基板的所述第1主面之上的离子注入，进行所述发射极层的第1导电型杂质的添加；以及
通过向所述半导体基板的所述第1主面之上的离子注入，进行所述第1阳极接触层的第1导电型杂质的添加，
进行所述发射极层的所述第1导电型杂质的添加的工序和进行所述第1阳极接触层的所述第1导电型杂质的添加的工序被作为共通的第1导电型杂质添加工序而同时进行。
12.根据权利要求11所述的反向导通型半导体装置的制造方法，其中，还具有如下工序：
通过向所述半导体基板的所述第1主面之上的离子注入，进行所述基极接触层的第2导电型杂质的添加；以及
通过向所述半导体基板的所述第1主面之上的离子注入，进行所述第1阳极接触层的第2导电型杂质的添加，
进行所述基极接触层的所述第2导电型杂质的添加的工序和进行所述第1阳极接触层的所述第2导电型杂质的添加的工序被作为共通的第2导电型杂质添加工序而同时进行。
13.根据权利要求12所述的反向导通型半导体装置的制造方法，其中，
所述共通的第1导电型杂质添加工序中的每单位面积的第1导电型杂质离子的注入量比所述共通的第2导电型杂质添加工序中的每单位面积的第2导电型杂质离子的注入量低。
CN202111202796.5A 2020-10-21 2021-10-15 反向导通型半导体装置及反向导通型半导体装置的制造方法 Pending CN114388610A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2020176470A JP7370309B2 (ja) 2020-10-21 2020-10-21 逆導通型半導体装置および逆導通型半導体装置の製造方法
JP2020-176470 2020-10-21

Publications (1)

Publication Number Publication Date
CN114388610A true CN114388610A (zh) 2022-04-22

Family

ID=80929518

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111202796.5A Pending CN114388610A (zh) 2020-10-21 2021-10-15 反向导通型半导体装置及反向导通型半导体装置的制造方法

Country Status (3)

Country Link
JP (1) JP7370309B2 (zh)
CN (1) CN114388610A (zh)
DE (1) DE102021125993A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115274840A (zh) * 2022-09-29 2022-11-01 深圳芯能半导体技术有限公司 一种rc-igbt器件结构及其制备方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03238871A (ja) * 1990-02-15 1991-10-24 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP3238871B2 (ja) 1996-11-06 2001-12-17 ワイケイケイ株式会社 扉体の離脱構造
JP2009182271A (ja) 2008-01-31 2009-08-13 Toshiba Corp 炭化珪素半導体装置
JP5924420B2 (ja) 2012-12-20 2016-05-25 トヨタ自動車株式会社 半導体装置
JP2014179528A (ja) 2013-03-15 2014-09-25 Mitsubishi Electric Corp 半導体素子の製造方法
JP2015231037A (ja) 2014-06-06 2015-12-21 トヨタ自動車株式会社 半導体装置、及び、半導体装置の製造方法
DE102016111127A1 (de) 2016-06-17 2017-12-21 Infineon Technologies Ag Elektrische Baugruppe, die eine bipolare Transistorvorrichtung mit isoliertem Gate und eine Transistorvorrichtung mit breiter Bandlücke enthält
JP7101593B2 (ja) 2018-10-30 2022-07-15 三菱電機株式会社 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115274840A (zh) * 2022-09-29 2022-11-01 深圳芯能半导体技术有限公司 一种rc-igbt器件结构及其制备方法

Also Published As

Publication number Publication date
JP7370309B2 (ja) 2023-10-27
JP2022067730A (ja) 2022-05-09
DE102021125993A1 (de) 2022-04-21
US20220122966A1 (en) 2022-04-21

Similar Documents

Publication Publication Date Title
US11495678B2 (en) Semiconductor device
US11456376B2 (en) Semiconductor device
JP2024045595A (ja) 半導体素子、半導体装置
CN102171800A (zh) 半导体装置及其制造方法
US20210376167A1 (en) Semiconductor device
CN114388610A (zh) 反向导通型半导体装置及反向导通型半导体装置的制造方法
US11495663B2 (en) Semiconductor device including insulated gate bipolar transistor, diode, and current sense regions
US11830872B2 (en) Semiconductor device
CN114792720A (zh) 半导体装置及半导体装置的制造方法
US12002806B2 (en) Reverse conducting semiconductor device and method for manufacturing reverse conducting semiconductor device
JP7494745B2 (ja) 半導体装置および半導体装置の製造方法
US20230126799A1 (en) Semiconductor device and method for manufacturing semiconductor device
US20230083162A1 (en) Semiconductor device
US12009360B2 (en) Semiconductor device and method for manufacturing the same
US11695065B2 (en) Semiconductor device and method of manufacturing semiconductor device
JP7438080B2 (ja) 半導体装置
US20220173094A1 (en) Semiconductor device and method of manufacturing semiconductor device
US20240047454A1 (en) Semiconductor device and method for manufacturing semiconductor device
JP2024030241A (ja) 半導体装置及び半導体装置の製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination