JP6433934B2 - 半導体装置の製造方法 - Google Patents
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Description
本発明の実施形態は、半導体装置の製造方法に関する。
ダイオードなどの半導体装置では、耐圧を向上させるために、半導体領域の周りに絶縁部が設けられる場合がある。このような半導体装置について、より一層の耐圧の向上が求められている。
本発明が解決しようとする課題は、耐圧を向上できる半導体装置の製造方法を提供することである。
実施形態に係る半導体装置の製造方法は、第１導電形の第１半導体層に、それぞれが前記第１半導体層の一部を囲む複数の環状の第１開口を、互いに離間させて形成する工程と、前記第１開口の内部に第１絶縁層を形成する工程と、前記第１絶縁層同士の間に位置する前記第１半導体層の他の一部を除去することで、それぞれが前記第１半導体層の前記一部を囲む複数の環状の第２開口を、互いに離間させて形成する工程と、前記第２開口の内部に第２絶縁層を形成する工程と、を備える。
以下に、本発明の各実施形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
各実施形態の説明には、ＸＹＺ直交座標系を用いる。ｎ−形半導体領域２からｐ形半導体領域３に向かう方向をＺ方向（第１方向）とする。また、Ｚ方向に対して垂直であり、相互に直交する２方向をＸ方向およびＹ方向とする。
以下の説明において、ｎ＋、ｎ−及びｐ＋、ｐの表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」および「−」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「−」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
各実施形態の説明には、ＸＹＺ直交座標系を用いる。ｎ−形半導体領域２からｐ形半導体領域３に向かう方向をＺ方向（第１方向）とする。また、Ｚ方向に対して垂直であり、相互に直交する２方向をＸ方向およびＹ方向とする。
以下の説明において、ｎ＋、ｎ−及びｐ＋、ｐの表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」および「−」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「−」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
（第１実施形態）
図１および図２を用いて、第１実施形態に係る半導体装置の一例について説明する。
図１は、第１実施形態に係る半導体装置１００の平面図である。
図２は、図１のＡ−Ａ’断面図である。
なお、図１では、空隙Ｖが破線で表されている。
図１および図２を用いて、第１実施形態に係る半導体装置の一例について説明する。
図１は、第１実施形態に係る半導体装置１００の平面図である。
図２は、図１のＡ−Ａ’断面図である。
なお、図１では、空隙Ｖが破線で表されている。
半導体装置１００は、例えば、ダイオードである。
図１および図２に表すように、半導体装置１００は、ｎ＋形（第１導電形）カソード領域１（第１半導体領域）、ｎ−形半導体領域２（第２半導体領域）、ｐ形（第２導電形）半導体領域３（第３半導体領域）、ｐ＋形アノード領域４（第４半導体領域）、絶縁部１０、絶縁部２０、カソード電極３０、およびアノード電極３１を有する。
図１および図２に表すように、半導体装置１００は、ｎ＋形（第１導電形）カソード領域１（第１半導体領域）、ｎ−形半導体領域２（第２半導体領域）、ｐ形（第２導電形）半導体領域３（第３半導体領域）、ｐ＋形アノード領域４（第４半導体領域）、絶縁部１０、絶縁部２０、カソード電極３０、およびアノード電極３１を有する。
図１に表すように、半導体装置１００の上面には、アノード電極３１が設けられている。アノード電極３１の周りには、絶縁部２０が設けられている。絶縁部２０の周りには、絶縁部１０が設けられている。
図２に表すように、半導体装置１００の下面には、カソード電極３０が設けられている。
ｎ＋形カソード領域１は、カソード電極３０の上に設けられ、カソード電極３０と電気的に接続されている。
ｎ＋形カソード領域１は、カソード電極３０の上に設けられ、カソード電極３０と電気的に接続されている。
ｎ−形半導体領域２は、ｎ＋形カソード領域１の一部の上に設けられている。
ｐ形半導体領域３は、ｎ−形半導体領域２の上に設けられている。
ｐ＋形アノード領域４は、ｐ形半導体領域３の上に選択的に設けられている。
アノード電極３１は、ｐ＋形アノード領域４の上に位置し、ｐ＋形アノード領域４と電気的に接続されている。アノード電極３１とｐ形半導体領域３との間には、絶縁部２０が設けられている。
ｐ形半導体領域３は、ｎ−形半導体領域２の上に設けられている。
ｐ＋形アノード領域４は、ｐ形半導体領域３の上に選択的に設けられている。
アノード電極３１は、ｐ＋形アノード領域４の上に位置し、ｐ＋形アノード領域４と電気的に接続されている。アノード電極３１とｐ形半導体領域３との間には、絶縁部２０が設けられている。
なお、アノード電極３１の構造は図１および図２に表す例に限られない。例えば、アノード電極３１は、絶縁層２０を介してｐ形半導体領域３の全面上に設けられていても良いし、ｐ形半導体領域３の全面上に加えて絶縁部１０の少なくとも一部の上に設けられていても良い。
絶縁部１０は、ｎ＋形カソード領域１の他の一部の上に設けられている。また、絶縁部１０は、Ｘ−Ｙ面に沿ってｎ−形半導体領域２およびｐ形半導体領域３の周りに設けられており、ｎ−形半導体領域２およびｐ形半導体領域３に接している。
図２に表す例では、Ｚ方向において、ｎ＋形カソード領域１と絶縁部１０との間にｎ−形半導体領域２の一部が設けられているが、絶縁部１０がｎ＋形カソード領域１と接するように設けられていてもよい。
絶縁部１０は、第１絶縁部分１１と第２絶縁部分１２を有する。第１絶縁部分１１および第２絶縁部分１２は、共通の第１絶縁材料を含んでおり、第２絶縁部分１２における第１絶縁材料の密度は、第１絶縁部分１１における第１絶縁材料の密度よりも高い。
図２に表すように、絶縁部１０は複数の第１絶縁部分１１を有する。図１および図２に表すように、それぞれの第１絶縁部分１１は環状に設けられており、Ｘ−Ｙ面に沿ってｎ−形半導体領域２およびｐ形半導体領域３の周りに設けられている。また、それぞれの第１絶縁部分１１は空隙Ｖを有し、それぞれの空隙ＶはＸ−Ｙ面に沿ってｎ−形半導体領域２を囲んでいる。図１および図２に表す例では、空隙Ｖは、Ｘ方向およびＹ方向においてｎ−形半導体領域２のみと並んでいるが、さらにｐ形半導体領域３と並んでいてもよい。
第１絶縁部分１１と、第２絶縁部分１２の一部と、はＺ方向に対して垂直な第２方向（半導体装置１００の中心から外周に向かう方向）において、交互に設けられている。
なお、複数の第１絶縁部分１１は、一体に設けられていても良い。例えば、第２絶縁部分１２の上に、複数の第１絶縁部分１１および複数の空隙Ｖを有する１つの絶縁層が設けられていてもよい。
次に、図３を用いて、絶縁部１０およびその近傍の構造についてより具体的に説明する。
図３は、図２の絶縁部１０近傍を拡大した部分拡大断面図である。
図３は、図２の絶縁部１０近傍を拡大した部分拡大断面図である。
それぞれの第１絶縁部分１１は、第１絶縁領域１１ａおよび第２絶縁領域１１ｂを有する。
第２絶縁領域１１ｂは、１３族元素および１５族元素からなる第１群より選択される少なくとも１つの第１元素を含む。例えば、第２絶縁領域１１ｂは、ボロンおよびリンの少なくともいずれかを含む。
これに対して、第１絶縁領域１１ａは、この第１元素を含んでいない。あるいは、第１絶縁領域１１ａが第１元素を含んでいた場合であっても、第１絶縁領域１１ａにおける第１元素の濃度は、第２絶縁領域１１ｂにおける第１元素の濃度よりも低い。
空隙Ｖは、Ｚ方向において、第１絶縁領域１１ａと第２絶縁領域１１ｂとの間に位置している。
第２絶縁領域１１ｂは、１３族元素および１５族元素からなる第１群より選択される少なくとも１つの第１元素を含む。例えば、第２絶縁領域１１ｂは、ボロンおよびリンの少なくともいずれかを含む。
これに対して、第１絶縁領域１１ａは、この第１元素を含んでいない。あるいは、第１絶縁領域１１ａが第１元素を含んでいた場合であっても、第１絶縁領域１１ａにおける第１元素の濃度は、第２絶縁領域１１ｂにおける第１元素の濃度よりも低い。
空隙Ｖは、Ｚ方向において、第１絶縁領域１１ａと第２絶縁領域１１ｂとの間に位置している。
第２絶縁部分１２は、複数の第３絶縁領域１２ｃおよび複数の第４絶縁領域１２ｄを有する。
第３絶縁領域１２ｃは、第２方向において、第１絶縁部分１１同士の間に位置する。第４絶縁領域１２ｄは、Ｚ方向において、ｎ＋形カソード領域１と第１絶縁部分１１との間に位置する。すなわち、第３絶縁領域１２ｃは第１絶縁部分１１の側方に位置し、第４絶縁領域１２ｄは第１絶縁部分１１の下方に位置している。
第３絶縁領域１２ｃは、第２方向において、第１絶縁部分１１同士の間に位置する。第４絶縁領域１２ｄは、Ｚ方向において、ｎ＋形カソード領域１と第１絶縁部分１１との間に位置する。すなわち、第３絶縁領域１２ｃは第１絶縁部分１１の側方に位置し、第４絶縁領域１２ｄは第１絶縁部分１１の下方に位置している。
ｎ−形半導体領域２は、絶縁部１０に向けて突出した突出部Ｐを有する。突出部Ｐは、第２方向において複数設けられている。それぞれの突出部Ｐは、Ｚ方向において第３絶縁領域１２ｃと並び、第２方向において第４絶縁領域１２ｄ同士の間に位置している。
ここで、各構成要素の材料の一例を説明する。
ｎ＋形半導体領域１、ｎ−形半導体領域２、ｐ形半導体領域３、ｐ＋形アノード領域４は、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を含む。
半導体材料に添加されるｎ形不純物としては、ヒ素、リン、またはアンチモンを用いることができる。ｐ形不純物としては、ボロンを用いることができる。
絶縁部１０に含まれる第１絶縁材料としては、酸化シリコンを用いることができる。
カソード電極３０およびアノード電極３１は、アルミニウムなどの金属材料を含む。
ｎ＋形半導体領域１、ｎ−形半導体領域２、ｐ形半導体領域３、ｐ＋形アノード領域４は、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を含む。
半導体材料に添加されるｎ形不純物としては、ヒ素、リン、またはアンチモンを用いることができる。ｐ形不純物としては、ボロンを用いることができる。
絶縁部１０に含まれる第１絶縁材料としては、酸化シリコンを用いることができる。
カソード電極３０およびアノード電極３１は、アルミニウムなどの金属材料を含む。
次に、第１実施形態に係る半導体装置１００の製造方法の一例について説明する。
図４、図６〜図１２は、第１実施形態に係る半導体装置１００の製造工程を表す工程断面図である。
図５は、第１実施形態に係る半導体装置１００の製造工程を表す工程平面図である。
図４は、図５のＡ−Ａ’断面図に相当する。また、図６〜図１２は、図５のＡ−Ａ’線が付された位置における製造工程を表している。
図４、図６〜図１２は、第１実施形態に係る半導体装置１００の製造工程を表す工程断面図である。
図５は、第１実施形態に係る半導体装置１００の製造工程を表す工程平面図である。
図４は、図５のＡ−Ａ’断面図に相当する。また、図６〜図１２は、図５のＡ−Ａ’線が付された位置における製造工程を表している。
まず、ｎ＋形半導体層１ａと、ｎ＋形半導体層１ａの上に設けられたｎ−形半導体層２ａ（第１半導体層）と、を用意する。ｎ＋形半導体層１ａおよびｎ−形半導体層２ａは、例えば、単結晶シリコンを含む。次に、ｎ−形半導体層２ａの表面にｐ形不純物をイオン注入し、ｐ形半導体領域３を形成する。続いて、熱酸化を行うことで、ｐ形半導体領域３の表面に絶縁層ＩＬ１を形成する。続いて、フォトリソグラフィおよびＲＩＥ(Reactive Ion Etching)法により、この絶縁層ＩＬ１をパターニングする。なお、ｐ形半導体領域３は、ｎ−形半導体層２ａの表面に絶縁層を形成した後に、形成してもよい。または、ｐ形半導体領域３は、後述する絶縁部１０を形成した後に、形成してもよい。
続いて、パターニングされた絶縁層ＩＬ１をマスクとして用いて、ＲＩＥ法により、図４に表すように、複数の第１開口ＯＰ１を形成する。第１開口ＯＰ１は、ｐ形半導体領域３を貫通し、ｎ−形半導体層２ａに達している。第１開口ＯＰ１は、さらにｎ−形半導体層２ａを貫通し、ｎ＋形半導体層１ａに達していてもよい。第１開口ＯＰ１は、互いに離間して形成される。また、それぞれの第１開口ＯＰ１は、図５に表すように、ｎ−形半導体層２ａの一部およびｐ形半導体領域３の一部を囲むように、環状に形成される。
次に、熱酸化を行うことで、第１開口ＯＰ１の内壁に沿って絶縁層ＩＬ２（第１絶縁層）を形成する。続いて、絶縁層ＩＬ２の上に、ＣＶＤ(Chemical Vapor Deposition)法を用いて、酸化シリコンを含む絶縁層ＩＬ３を形成する。このとき、絶縁層ＩＬ２は、第１開口ＯＰ１が埋め込まれないように、第１開口ＯＰ１の内壁に沿って形成される。絶縁層ＩＬ３は、例えば、ｎ形不純物（１５族元素）およびｐ形不純物（１３族元素）を添加せずに形成する。
次に、ＣＶＤ法を用いて、絶縁層ＩＬ３の上に、ＢＰＳＧ（Boro-Phospho-Silicate-Glass)を含む絶縁層を形成する。続いて、ＢＰＳＧを含む絶縁層をリフローさせることで、絶縁層ＩＬ４（第３絶縁層）を形成する。このとき、絶縁層ＩＬ４は、第１開口ＯＰ１を埋め込まず、第１開口ＯＰ１を覆うように形成される。この結果、図６に表すように、絶縁層ＩＬ３と絶縁層ＩＬ４との間に、空隙Ｖ１が形成される。
次に、絶縁層ＩＬ４の上面をＣＭＰ法により研磨する。この工程により、絶縁層ＩＬ３の一部および絶縁層ＩＬ４の一部が除去される。ただし、研磨する絶縁層の厚みは任意である。絶縁層ＩＬ４の一部のみが除去されるように研磨してもよいし、絶縁層ＩＬ３の一部および絶縁層ＩＬ４の一部に加えて絶縁層ＩＬ１の一部が除去されるように研磨してもよい。
次に、図７に表すように、フォトリソグラフィおよびＲＩＥ法を用いて、絶縁層ＩＬ１の一部を除去する。絶縁層ＩＬ１は、絶縁層ＩＬ２同士の間に位置するｐ形半導体領域３が露出するように、パターニングされる。ｐ形半導体領域３の当該表面の上に、絶縁層ＩＬ１に加えて絶縁層ＩＬ３および絶縁層ＩＬ４が設けられている場合は、これらの絶縁層もパターニングする。
次に、パターニングされた絶縁層ＩＬ１をマスクとして用いて、ＲＩＥ法により、絶縁層ＩＬ２同士の間に位置するｐ形半導体領域３の一部およびｎ−形半導体層２ａの一部を除去する。この工程により、複数の第２開口ＯＰ２が、互いに離間して、絶縁層ＩＬ２に沿って形成される。それぞれの第２開口ＯＰは、ｎ−形半導体層２ａの一部およびｐ形半導体領域３の一部を囲むように、環状に形成される。続いて、熱酸化を行うことで、図８に表すように、第２開口ＯＰ２の底部に沿って絶縁層ＩＬ５（第２絶縁層）が形成される。
なお、第２開口ＯＰ２の幅は、第１開口ＯＰ１の幅と等しくても良いし、異なっていてもよい。
なお、第２開口ＯＰ２の幅は、第１開口ＯＰ１の幅と等しくても良いし、異なっていてもよい。
次に、第２開口ＯＰ２の内部に、絶縁層ＩＬ２およびＩＬ５に沿って、ＣＶＤ法により酸化シリコンを含む絶縁層ＩＬ６を形成する。絶縁層ＩＬ６は、例えば、ｎ形不純物およびｐ形不純物を添加せずに形成する。続いて、ＣＶＤ法を用いて、絶縁層ＩＬ６の上に、ＢＰＳＧを含む絶縁層を形成する。続いて、この絶縁層をリフローさせることで、絶縁層ＩＬ７（第４絶縁層）を形成する。このとき、絶縁層ＩＬ７は、第２開口ＯＰ２を埋め込まず、第２開口ＯＰ２を覆うように形成される。この結果、図９に表すように、絶縁層ＩＬ６と絶縁層ＩＬ７との間に、空隙Ｖ２が形成される。
次に、絶縁層ＩＬ７の上面をＣＭＰ法により研磨する。研磨する絶縁層の厚みは任意である。この工程により、例えば、絶縁層ＩＬ６の一部および絶縁層ＩＬ７の一部が除去される。このときの様子を図１０に表す。図１０に表すように、絶縁層ＩＬ２〜ＩＬ７により、図１〜図３に表す絶縁部１０が構成される。
次に、絶縁層ＩＬ１の一部を除去する。この工程により、絶縁部１０に囲まれたｐ形半導体領域３の一部が露出するとともに、絶縁部１０の周りに位置するｐ形半導体領域３が露出する。
次に、絶縁部１０に囲まれたｐ形半導体領域３の一部にｐ形不純物をイオン注入し、ｐ＋形アノード領域４を形成する。このとき、絶縁部１０の周りに位置するｐ形半導体領域３にｐ形不純物がイオン注入されてもよい。当該領域は、後述するｐ形半導体領域３の一部およびｎ−形半導体層２ａの一部を除去する工程において、除去されるためである。
続いて、ｐ＋形アノード領域４の上に金属層を形成し、この金属層をパターニングすることで、図１１に表すように、アノード電極３１が形成される。
続いて、ｐ＋形アノード領域４の上に金属層を形成し、この金属層をパターニングすることで、図１１に表すように、アノード電極３１が形成される。
次に、環状の絶縁部１０の周りに位置するｐ形半導体領域３およびｎ−形半導体層２ａを、フォトリソグラフィおよびＲＩＥ法を用いて除去する。続いて、ｎ＋形半導体層１ａが所定の厚みになるまで、ｎ＋形半導体層１ａの裏面を研磨する。研磨されたｎ＋形半導体層１ａの裏面に金属層を形成することで、図１２に表すように、カソード電極３０が形成される。最後に、図１２の破線で表された位置でｎ＋形半導体層１ａをダイシングすることで、図１〜図３に表される半導体装置１００が得られる。
上述した製造方法において、単結晶シリコンを含む半導体層を酸化することで形成された絶縁層における酸化シリコンの密度は、ＣＶＤ法により形成された絶縁層における酸化シリコンの密度よりも高い。このため、絶縁層ＩＬ２における酸化シリコンの密度は、絶縁層ＩＬ３における酸化シリコンの密度よりも高く、絶縁層ＩＬ４における酸化シリコンの密度よりも高い。同様に、絶縁層ＩＬ５における酸化シリコンの密度は、絶縁層ＩＬ６における酸化シリコンの密度よりも高く、絶縁層ＩＬ７における酸化シリコンの密度よりも高い。図１０において、絶縁層ＩＬ３、ＩＬ４、ＩＬ６、およびＩＬ７は、第１絶縁部分１１に相当し、絶縁層ＩＬ２およびＩＬ５は、第２絶縁部分１２に相当する。
また、絶縁層ＩＬ３およびＩＬ６は、１３族元素および１５族元素が添加されずに形成されているのに対して、絶縁層ＩＬ４およびＩＬ７は、ＢＰＳＧを含む絶縁層をリフローさせることで形成される。このため、絶縁層ＩＬ４における１３族元素および１５族元素の濃度は、絶縁層ＩＬ３におけるこれらの元素の濃度よりも高い。また、絶縁層ＩＬ７における１３族元素および１５族元素の濃度は、絶縁層ＩＬ６におけるこれらの元素の濃度よりも高い。図１０において、絶縁層ＩＬ３およびＩＬ６は、第１絶縁領域１１ａに相当し、絶縁層ＩＬ４およびＩＬ７は、第２絶縁領域１１ｂに相当する。
ここで、本実施形態に係る半導体装置の作用および効果について説明する。
本実施形態に係る半導体装置では、ｎ−形半導体領域２およびｐ形半導体領域３の周りに、これらの半導体領域に接する絶縁部１０が設けられるとともに、絶縁部１０が複数の空隙Ｖを有する。
ｎ−形半導体領域２およびｐ形半導体領域３の周りに、これらの半導体領域に接する絶縁部１０を設けた場合、ｐｎ接合面はＸ−Ｙ面に沿って広がり、絶縁部１０で途切れる。このため、ｎ−形半導体領域２とｐ形半導体領域３との間のｐｎ接合面が屈曲することによる電界集中を抑制することができる。
さらに、絶縁部１０が、ｎ−形半導体領域２を囲む複数の空隙Ｖを有することで、絶縁部１０において、ｐｎ接合面の端部近傍における等電位線の屈曲を緩和させることができる。このため、ｐｎ接合面の端部における電界集中をより一層抑制し、半導体装置の耐圧を向上させることが可能となる。
本実施形態に係る半導体装置では、ｎ−形半導体領域２およびｐ形半導体領域３の周りに、これらの半導体領域に接する絶縁部１０が設けられるとともに、絶縁部１０が複数の空隙Ｖを有する。
ｎ−形半導体領域２およびｐ形半導体領域３の周りに、これらの半導体領域に接する絶縁部１０を設けた場合、ｐｎ接合面はＸ−Ｙ面に沿って広がり、絶縁部１０で途切れる。このため、ｎ−形半導体領域２とｐ形半導体領域３との間のｐｎ接合面が屈曲することによる電界集中を抑制することができる。
さらに、絶縁部１０が、ｎ−形半導体領域２を囲む複数の空隙Ｖを有することで、絶縁部１０において、ｐｎ接合面の端部近傍における等電位線の屈曲を緩和させることができる。このため、ｐｎ接合面の端部における電界集中をより一層抑制し、半導体装置の耐圧を向上させることが可能となる。
次に、本実施形態に係る半導体装置の製造方法による効果について説明する。
絶縁部１０の外側に外部電荷が存在すると、半導体装置の耐圧が変動する場合がある。外部電荷による耐圧の変動を十分に抑制するためには、絶縁部１０の、第２方向における厚みが、厚いことが望まれる。このような絶縁部１０を形成する方法として、幅の広い環状の開口を形成し、この開口の内部に絶縁層を埋め込むことで、絶縁部１０を形成することが考えられる。しかし、幅の広い開口の内部に絶縁層を埋め込むことは困難であり、また、埋め込みが完了するまでに長い処理時間を要する。
絶縁部１０の外側に外部電荷が存在すると、半導体装置の耐圧が変動する場合がある。外部電荷による耐圧の変動を十分に抑制するためには、絶縁部１０の、第２方向における厚みが、厚いことが望まれる。このような絶縁部１０を形成する方法として、幅の広い環状の開口を形成し、この開口の内部に絶縁層を埋め込むことで、絶縁部１０を形成することが考えられる。しかし、幅の広い開口の内部に絶縁層を埋め込むことは困難であり、また、埋め込みが完了するまでに長い処理時間を要する。
これに対して、本実施形態に係る半導体装置の製造方法では、複数の環状の第１開口ＯＰ１を形成し、第１開口ＯＰ１内部に絶縁部を形成した後、第１開口ＯＰ１同士の間に複数の環状の第２開口ＯＰ２を形成し、第２開口ＯＰ２内部に絶縁部を形成する。このような方法を採用することで、絶縁部１０を形成するための開口の幅を狭くすることが可能となり、それぞれの開口の内部への絶縁部の形成が容易となる。一方で、絶縁部１０の第２方向における厚みは、第１開口ＯＰ１の数および第２開口ＯＰ２の数を増やすことで、厚くすることができる。このため、本実施形態によれば、開口内部への絶縁部の形成を容易とするとともに、絶縁部１０を容易に厚くすることが可能となる。
なお、図４〜図１２に表す製造方法では、第１開口ＯＰ１の内部および第２開口ＯＰ２の内部に複数の絶縁層を形成した。この例に限らず、それぞれの開口の内部に単一の絶縁層を形成して絶縁部１０を作製した場合でも、本実施形態に係る製造方法の効果を得ることが可能である。
また、図４〜図１２に表す製造方法では、絶縁層ＩＬ４を形成することで、第１開口ＯＰ１の内部に空隙Ｖ１を形成し、絶縁層ＩＬ７を形成することで、第２開口ＯＰ２の内部に空隙Ｖ２を形成した。しかし、本実施形態に係る半導体装置の製造方法は、この例に限定されず、それぞれの開口の内部を埋め込むように各絶縁層を形成してもよい。このような製造方法においても、単一の幅が広い開口を形成して当該開口を絶縁層で埋め込むことで絶縁部１０を作製する場合に比べて、絶縁部１０の作製を容易に行うことが可能となる。
（第１変形例）
絶縁部１０は、図１３に表す構造を有していてもよい。
図１３は、第１実施形態の第１変形例に係る半導体装置１１０の一部を拡大した部分拡大断面図である。
絶縁部１０は、図１３に表す構造を有していてもよい。
図１３は、第１実施形態の第１変形例に係る半導体装置１１０の一部を拡大した部分拡大断面図である。
図１３に表される絶縁部１０において、複数の第１絶縁部分１１のうち一部の第１絶縁部分１１の深さと、他の一部の第１絶縁部分１１の深さと、が異なる。すなわち、一部の第１絶縁部分１１とカソード電極３０との間のＺ方向における距離と、他の一部の第１絶縁部分１１とカソード電極３０との間のＺ方向における距離と、が異なる。また、一部の第１絶縁部分１１が有する空隙Ｖ１の下端の位置と、他の一部の第１絶縁部分１１が有する空隙Ｖ２の下端の位置と、が異なる。
当該一部の第１絶縁部分１１と、当該他の一部の第１絶縁部分１１と、が第２方向において交互に設けられている。
当該一部の第１絶縁部分１１と、当該他の一部の第１絶縁部分１１と、が第２方向において交互に設けられている。
このような構造は、第２開口ＯＰ２を形成する際のエッチング量やエッチングレートなどの条件を、第１開口ＯＰ１を形成する際の条件と異ならせることで形成される。あるいは、第１開口ＯＰ１および第２開口ＯＰ２を形成する際のエッチング量やエッチングレートなどのばらつきにより生じうる。
（第２変形例）
または、絶縁部１０は、図１４に表す構造を有していてもよい。
図１４は、第１実施形態の第２変形例に係る半導体装置１２０の一部を拡大した部分拡大断面図である。
または、絶縁部１０は、図１４に表す構造を有していてもよい。
図１４は、第１実施形態の第２変形例に係る半導体装置１２０の一部を拡大した部分拡大断面図である。
図１４に表される絶縁部１０は、複数の第１空隙Ｖ１と、複数の第２空隙Ｖ２と、を有する。第１空隙Ｖ１の上端は第２空隙Ｖ２の上端よりも深くに位置する。第１空隙Ｖ１の下端の位置と、第２空隙Ｖ２の下端の位置と、は同じであってもよいし、異なっていてもよい。空隙Ｖ１およびＶ２は、第２方向において交互に設けられている。なお、絶縁部１０の最外周および最内周には、第１空隙Ｖ１および第２空隙Ｖ２のどちらが位置していてもよい。
このような絶縁部１０は、以下の方法により作製される。
まず、図４〜図６に表す工程を行った後、絶縁層ＩＬ４の一部のみ、または絶縁層ＩＬ３の一部および絶縁層ＩＬ４のみが除去されるように研磨する。その後、図７〜図９に表す工程を行い、絶縁層ＩＬ５〜ＩＬ７を形成する。
このような方法によれば、絶縁層ＩＬ７を形成する際の絶縁層ＩＬ６の上面の位置が、絶縁層ＩＬ４を形成する際の絶縁層ＩＬ１の上面の位置よりも高くなる。この結果、絶縁層ＩＬ７で第２開口ＯＰ２を覆った際に形成される空隙の上端の位置が、先に形成された空隙の上端の位置よりも高くなる。
まず、図４〜図６に表す工程を行った後、絶縁層ＩＬ４の一部のみ、または絶縁層ＩＬ３の一部および絶縁層ＩＬ４のみが除去されるように研磨する。その後、図７〜図９に表す工程を行い、絶縁層ＩＬ５〜ＩＬ７を形成する。
このような方法によれば、絶縁層ＩＬ７を形成する際の絶縁層ＩＬ６の上面の位置が、絶縁層ＩＬ４を形成する際の絶縁層ＩＬ１の上面の位置よりも高くなる。この結果、絶縁層ＩＬ７で第２開口ＯＰ２を覆った際に形成される空隙の上端の位置が、先に形成された空隙の上端の位置よりも高くなる。
上述した第１変形例および第２変形例においても、第１実施形態で述べた効果を得ることが可能である。
また、絶縁部１０の構造を、第１変形例および第２変形例を組み合わせた構造とすることも可能である。
また、絶縁部１０の構造を、第１変形例および第２変形例を組み合わせた構造とすることも可能である。
（第２実施形態）
図１５を用いて、第２実施形態に係る半導体装置２００について説明する。
図１５は、第２実施形態に係る半導体装置２００の一部を拡大した部分拡大断面図である。
図１５を用いて、第２実施形態に係る半導体装置２００について説明する。
図１５は、第２実施形態に係る半導体装置２００の一部を拡大した部分拡大断面図である。
半導体装置２００は、半導体装置１００との比較において、絶縁部１０の構造に差異を有する。本実施形態において、絶縁部１０は、第１絶縁部分１１および第２絶縁部分１２に加え、第３絶縁部分１３を有する。第３絶縁部分１３は第２方向において複数設けられている。それぞれの第３絶縁部分１３は、第２絶縁部分１２と、それぞれの第１絶縁部分１１と、の間に設けられている。
第３絶縁部分１３は、窒化物を含む。例えば、第１絶縁部分１１および第２絶縁部分１２は、半導体材料の酸化物を含み、第３絶縁部分１３は、当該半導体材料の窒化物を含む。
第３絶縁部分１３は窒化物を含むため、酸化物を含む第１絶縁部分１１および第２絶縁部分１２に比べて、パッシベーション性が高い。
第３絶縁部分１３は窒化物を含むため、酸化物を含む第１絶縁部分１１および第２絶縁部分１２に比べて、パッシベーション性が高い。
絶縁部１０が第３絶縁部分１３を有することで、絶縁部１０の外周から内周に向けて水分などの不純物が進入することを抑制できる。さらに、半導体装置２００では、第３絶縁部分１３が、第２方向において複数設けられているため、パッシベーション性をより一層向上させることが可能となる。
なお、図１５に表すように、第２絶縁部分１２と、全ての第１絶縁部分１１と、の間に第３絶縁部分１３が設けられていなくてもよい。すなわち、第３絶縁部分１３は、第２絶縁部分１２と、少なくとも２つの第１絶縁部分１１と、の間に設けられていればよい。
このような絶縁部１０は、例えば、図６に表す工程において、絶縁層ＩＬ２を形成した後、絶縁層ＩＬ３を形成する前に、窒化物を含む絶縁層を形成することで、作製される。もしくは、絶縁層ＩＬ３を形成した後、絶縁層ＩＬ４を形成する前に、窒化物を含む絶縁層を形成してもよい。
あるいは、絶縁部１０は、図９に表す工程において、絶縁層ＩＬ５を形成した後、絶縁層ＩＬ６を形成する前に、窒化物を含む絶縁層を形成することで作製される。もしくは、絶縁層ＩＬ６を形成した後、絶縁層ＩＬ７を形成する前に、窒化物を含む絶縁層を形成してもよい。
または、図６に表す工程と図９に表す工程の両方において窒化物を含む絶縁層を形成してもよい。
あるいは、絶縁部１０は、図９に表す工程において、絶縁層ＩＬ５を形成した後、絶縁層ＩＬ６を形成する前に、窒化物を含む絶縁層を形成することで作製される。もしくは、絶縁層ＩＬ６を形成した後、絶縁層ＩＬ７を形成する前に、窒化物を含む絶縁層を形成してもよい。
または、図６に表す工程と図９に表す工程の両方において窒化物を含む絶縁層を形成してもよい。
（第３実施形態）
図１６および図１７を用いて第３実施形態に係る半導体装置３００について説明する。
図１６は、第３実施形態に係る半導体装置３００の平面図である。
図１７は、図１６のＡ−Ａ’断面図である。
図１６および図１７を用いて第３実施形態に係る半導体装置３００について説明する。
図１６は、第３実施形態に係る半導体装置３００の平面図である。
図１７は、図１６のＡ−Ａ’断面図である。
半導体装置３００は、半導体装置１００との比較において、絶縁部１０の構造に差異を有する。半導体装置１００では、第１絶縁部分１１は、第２方向において複数設けられていた。これに対して、本実施形態では、複数の第１絶縁部分１１が、ｎ−形半導体領域２およびｐ形半導体領域３の周りに、周方向に並んでいる。また、それぞれの第１絶縁部分１１が有する空隙も同様に、周方向において複数並んでいる。
このような半導体装置３００は、例えば以下の方法により製造される。
まず、ｎ−形半導体層２ａの一部およびｐ形半導体領域３の一部周りに、周方向に並べられた複数の第１開口ＯＰ１を形成する。続いて、図６に表す工程と同様に、第１開口ＯＰ１の内部に絶縁部を形成する。続いて、この絶縁部同士の間に第２開口ＯＰ２を形成する。第２開口ＯＰ２も同様に、ｎ−形半導体層２ａの一部およびｐ形半導体領域３の一部周りに、周方向に並べられる。続いて、図８および図９と同様に、第２開口ＯＰ２の内部に絶縁部を形成する。その後は、図１０〜図１２と同様に、他の構成要素を形成することで、半導体装置３００が得られる。
まず、ｎ−形半導体層２ａの一部およびｐ形半導体領域３の一部周りに、周方向に並べられた複数の第１開口ＯＰ１を形成する。続いて、図６に表す工程と同様に、第１開口ＯＰ１の内部に絶縁部を形成する。続いて、この絶縁部同士の間に第２開口ＯＰ２を形成する。第２開口ＯＰ２も同様に、ｎ−形半導体層２ａの一部およびｐ形半導体領域３の一部周りに、周方向に並べられる。続いて、図８および図９と同様に、第２開口ＯＰ２の内部に絶縁部を形成する。その後は、図１０〜図１２と同様に、他の構成要素を形成することで、半導体装置３００が得られる。
本実施形態に係る半導体装置では、複数の空隙Ｖがｎ−形半導体領域２を囲んでいるため、第１実施形態と同様に、ｐｎ接合面の端部における電界集中を抑制し、半導体装置の耐圧を向上させることが可能となる。
また、本実施形態に係る半導体装置の製造方法によれば、第１開口ＯＰ１および第２開口ＯＰ２のそれぞれの第２方向における長さを長くすることで、絶縁部１０の第２方向における厚みを厚くすることができる。このため、本実施形態に係る半導体装置の製造方法によれば、第１実施形態と同様に、開口内部への絶縁部の形成を容易とするとともに、絶縁部１０の第２方向における厚みを容易に厚くすることが可能となる。
また、本実施形態に係る半導体装置の製造方法によれば、第１開口ＯＰ１および第２開口ＯＰ２のそれぞれの第２方向における長さを長くすることで、絶縁部１０の第２方向における厚みを厚くすることができる。このため、本実施形態に係る半導体装置の製造方法によれば、第１実施形態と同様に、開口内部への絶縁部の形成を容易とするとともに、絶縁部１０の第２方向における厚みを容易に厚くすることが可能となる。
（第４実施形態）
図１８を用いて第４実施形態に係る半導体装置４００について説明する。
図１８は、第４実施形態に係る半導体装置４００の断面図である。
図１８を用いて第４実施形態に係る半導体装置４００について説明する。
図１８は、第４実施形態に係る半導体装置４００の断面図である。
半導体装置４００は、例えば、ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)である。
半導体装置４００では、ｎ＋形半導体領域１はドレイン領域として機能し、ｐ形半導体領域３はベース領域として機能する。また、電極３０は、ドレイン電極として機能し、電極３１は、ソース電極として機能する。
図１８に表すように、半導体装置４００は、ｎ＋形ドレイン領域１（第１半導体領域）、ｎ−形半導体領域２（第２半導体領域）、ｐ形ベース領域３（第３半導体領域）、ｎ＋形ソース領域５（第５半導体領域）、ゲート電極６、ゲート絶縁層７、絶縁部１０、ドレイン電極３０、およびソース電極３１を有する。
半導体装置４００では、ｎ＋形半導体領域１はドレイン領域として機能し、ｐ形半導体領域３はベース領域として機能する。また、電極３０は、ドレイン電極として機能し、電極３１は、ソース電極として機能する。
図１８に表すように、半導体装置４００は、ｎ＋形ドレイン領域１（第１半導体領域）、ｎ−形半導体領域２（第２半導体領域）、ｐ形ベース領域３（第３半導体領域）、ｎ＋形ソース領域５（第５半導体領域）、ゲート電極６、ゲート絶縁層７、絶縁部１０、ドレイン電極３０、およびソース電極３１を有する。
ｎ＋形ソース領域５は、ｐ形ベース領域３の上に選択的に設けられている。
ゲート電極６と、ｎ−形半導体領域２、ｐ形ベース領域３、およびｎ＋形ソース領域５のそれぞれと、の間には、ゲート絶縁層７が設けられている。
ソース電極３１は、ｐ形ベース領域３およびｎ＋形ソース領域５と電気的に接続されている。
ソース電極３１とゲート電極６との間には、ゲート絶縁層７が設けられ、これらの電極は電気的に分離されている。
ゲート電極６と、ｎ−形半導体領域２、ｐ形ベース領域３、およびｎ＋形ソース領域５のそれぞれと、の間には、ゲート絶縁層７が設けられている。
ソース電極３１は、ｐ形ベース領域３およびｎ＋形ソース領域５と電気的に接続されている。
ソース電極３１とゲート電極６との間には、ゲート絶縁層７が設けられ、これらの電極は電気的に分離されている。
本実施形態に係る半導体装置では、絶縁部１０がｎ−形半導体領域２およびｐ形ベース領域３に接し、ｎ−形半導体領域２を囲む複数の空隙Ｖを有する。このため、第１実施形態と同様に、ｐｎ接合面の端部における電界集中を抑制し、半導体装置の耐圧を向上させることが可能となる。
また、第４実施形態に係る発明をＩＧＢＴ(Insulated Gate Bipolar Transistor)に適用することも可能である。この場合、ｎ＋形ドレイン領域１とドレイン電極３０との間にｐ＋形半導体領域が設けられる。
なお、第４実施形態において、第１変形例または第２変形例に係る絶縁部１０の構造を採用することも可能である。あるいは、第２実施形態または第３実施形態に係る絶縁部１０の構造を採用することも可能である。
（第５実施形態）
図１９および図２０を用いて第５実施形態に係る半導体装置５００について説明する。
図１９は、第５実施形態に係る半導体装置５００の平面図である。
図２０は、図１９のＡ−Ａ’断面図である。
なお、図１９では、絶縁層２０、アノード電極３１、および導電層３２が省略されている。
図１９および図２０を用いて第５実施形態に係る半導体装置５００について説明する。
図１９は、第５実施形態に係る半導体装置５００の平面図である。
図２０は、図１９のＡ−Ａ’断面図である。
なお、図１９では、絶縁層２０、アノード電極３１、および導電層３２が省略されている。
半導体装置５００は、例えば、絶縁部１０、絶縁層２０、およびアノード電極３１の構造について、半導体装置１００と差異を有する。
加えて、半導体装置５００は、導電層３２をさらに有していてもよい。
加えて、半導体装置５００は、導電層３２をさらに有していてもよい。
図１９および図２０に表すように、絶縁部１０は、空隙Ｖ１、空隙Ｖ２、および絶縁層１５を有する。空隙Ｖ１は、絶縁層１５によって囲まれた空間である。空隙Ｖ２は、絶縁層１５同士の間に形成されている。
空隙Ｖ１と空隙Ｖ２は、環状に設けられ、それぞれがｎ−形半導体領域２の一部およびｐ形半導体領域３を囲んでいる。空隙Ｖ１と空隙Ｖ２とは、Ｚ方向に対して垂直な第２方向（半導体装置５００の中心から外周に向かう方向）において、交互に設けられている。また、空隙Ｖ２の幅（第２方向における寸法）は、空隙Ｖ１の幅よりも広い。
空隙Ｖ１と空隙Ｖ２は、環状に設けられ、それぞれがｎ−形半導体領域２の一部およびｐ形半導体領域３を囲んでいる。空隙Ｖ１と空隙Ｖ２とは、Ｚ方向に対して垂直な第２方向（半導体装置５００の中心から外周に向かう方向）において、交互に設けられている。また、空隙Ｖ２の幅（第２方向における寸法）は、空隙Ｖ１の幅よりも広い。
図１９および図２０に表すように、絶縁部１０の周りには、ｎ−形半導体領域２の他の一部（半導体部）が設けられていてもよい。
また、絶縁部１０は、ｎ−形半導体領域２の一部およびｐ形半導体領域３に加え、さらにｎ＋形半導体領域１の一部を囲んでいてもよい。
また、絶縁部１０は、ｎ−形半導体領域２の一部およびｐ形半導体領域３に加え、さらにｎ＋形半導体領域１の一部を囲んでいてもよい。
絶縁部１０の上には、絶縁層２０が設けられ、空隙Ｖ１およびＶ２は、絶縁層２０によって覆われている。また、絶縁層２０の一部は、絶縁層１０の周りに設けられたｎ−形半導体領域２の上に設けられている。
アノード電極３１の一部は、絶縁層２０の上に設けられ、絶縁部１０の上に位置している。
導電層３２は、絶縁層２０およびアノード電極３１の周りに設けられ、アノード電極３１と、絶縁部１０の周りのｎ−形半導体領域２と、を接続している。
導電層３２は、例えば、高抵抗の窒化シリコンや多結晶シリコンなどの半絶縁材料を含む。導電層３２における電気抵抗率は、ｎ−形半導体領域２における電気抵抗率よりも高く、絶縁層２０における電気抵抗率よりも低い。導電層３２における電気抵抗率は、例えば、１×１０７Ωｃｍ以上１×１０１２Ωｃｍ以下である。
導電層３２は、絶縁層２０およびアノード電極３１の周りに設けられ、アノード電極３１と、絶縁部１０の周りのｎ−形半導体領域２と、を接続している。
導電層３２は、例えば、高抵抗の窒化シリコンや多結晶シリコンなどの半絶縁材料を含む。導電層３２における電気抵抗率は、ｎ−形半導体領域２における電気抵抗率よりも高く、絶縁層２０における電気抵抗率よりも低い。導電層３２における電気抵抗率は、例えば、１×１０７Ωｃｍ以上１×１０１２Ωｃｍ以下である。
ここで、図２１〜図２４を用いて、第５実施形態に係る半導体装置５００の製造方法の一例について説明する。
図２１、図２２、および図２４は、第５実施形態に係る半導体装置５００の製造工程を表す工程断面図である。
図２３は、第５実施形態に係る半導体装置５００の製造工程を表す工程平面図である。
なお、図２３では、絶縁層ＩＬ１およびＩＬ３が省略され、絶縁層ＩＬ２の外縁が破線で表されている。
図２１、図２２、および図２４は、第５実施形態に係る半導体装置５００の製造工程を表す工程断面図である。
図２３は、第５実施形態に係る半導体装置５００の製造工程を表す工程平面図である。
なお、図２３では、絶縁層ＩＬ１およびＩＬ３が省略され、絶縁層ＩＬ２の外縁が破線で表されている。
まず、図４に表す工程と同様に、パターニングされた絶縁層ＩＬ１をマスクとして、ｎ−形半導体層２ａに、トレンチ状の複数の開口ＯＰ１（第１開口）を形成する。開口ＯＰ１は、それぞれが環状に形成される。次に、熱酸化を行うことで、図２１に表すように、開口ＯＰ１の内壁に沿って絶縁層ＩＬ２（第１絶縁層）を形成する。
次に、絶縁層ＩＬ２の上に絶縁層ＩＬ３（第２絶縁層）を形成し、開口ＯＰ１を塞ぐ。このとき、開口ＯＰ１は、絶縁層ＩＬ３によって埋め込まれても良いし、絶縁層ＩＬ２とＩＬ３との間に空隙Ｖ１が形成されてもよい。
次に、絶縁層ＩＬ１の一部および絶縁層ＩＬ３の一部を除去し、図２２および図２３に表すように、絶縁層ＩＬ１およびＩＬ３にトレンチ状の開口ＯＰ２（第２開口）を形成する。
なお、図２２は、絶縁層ＩＬ３によって開口ＯＰ１が埋め込まれた場合の様子を表している。
なお、図２２は、絶縁層ＩＬ３によって開口ＯＰ１が埋め込まれた場合の様子を表している。
開口ＯＰ２は、図２３に表すように、絶縁層ＩＬ２同士の間の領域に複数形成される。複数の開口ＯＰ２は、ｎ−形半導体層２ａの一部およびｐ形半導体領域３の一部を囲むように、周方向に配列される。このとき、図２２に表すように、絶縁層ＩＬ２同士の間のｐ形半導体領域３の一部が、開口ＯＰ２を通して露出される。また、絶縁層ＩＬ１およびＩＬ３は、開口ＯＰ２の幅が、隣り合う絶縁層ＩＬ２同士の間のｐ形半導体領域３の幅よりも狭くなるように、パターニングされる。
一例として、開口ＯＰ２は、Ｘ−Ｙ平面における短辺が３μｍ以下の矩形状に形成される。なお、複数の開口ＯＰ２の配列は、図２３に表す例に限られない。例えば、絶縁層ＩＬ２同士の間の領域において、開口ＯＰ２が、第２方向に複数形成されていてもよい。
一例として、開口ＯＰ２は、Ｘ−Ｙ平面における短辺が３μｍ以下の矩形状に形成される。なお、複数の開口ＯＰ２の配列は、図２３に表す例に限られない。例えば、絶縁層ＩＬ２同士の間の領域において、開口ＯＰ２が、第２方向に複数形成されていてもよい。
次に、開口ＯＰ２を通して、絶縁層ＩＬ２同士の間に位置するｎ−形半導体層２ａの一部を除去する。このとき、等方性エッチングを行うことで、幅の狭い開口ＯＰ２を通して、隣り合う絶縁層ＩＬ２同士の間のｎ−形半導体層２ａを除去することができる。また、絶縁層ＩＬ２をマスクとして用いて等方性エッチングを行うことで、側方へのエッチングの進行を抑え、かつ絶縁層ＩＬ２の側面における残渣の発生を抑制することができる。この工程により、図２４に表すように、絶縁層ＩＬ２同士の間に開口ＯＰ３（第３開口）が形成される。
次に、絶縁層ＩＬ３の上に絶縁層ＩＬ４（第３絶縁層）を形成する。このとき、絶縁層ＩＬ４によって開口ＯＰ２を塞ぐことで空隙Ｖ２が形成される。
その後、図１０〜図１２に表す工程と同様に、ｐ＋形アノード領域４、アノード電極３１、およびカソード電極３０を順次形成し、ｎ＋形半導体層１ａをダイシングすることで、図１９および図２０に表される半導体装置５００が得られる。
その後、図１０〜図１２に表す工程と同様に、ｐ＋形アノード領域４、アノード電極３１、およびカソード電極３０を順次形成し、ｎ＋形半導体層１ａをダイシングすることで、図１９および図２０に表される半導体装置５００が得られる。
本実施形態に係る半導体装置５００では、絶縁部１０が複数の空隙Ｖ１および複数の空隙Ｖ２を有するため、半導体装置１００と同様に、ｐｎ接合面の端部における電界集中を抑制し、半導体装置の耐圧を向上させることが可能である。
また、空隙Ｖ１および空隙Ｖ２における比誘電率は、酸化シリコンや窒化シリコンなどの絶縁材料の比誘電率よりも低い。このため、絶縁部１０が複数の空隙Ｖ１および複数の空隙Ｖ２を有することで、半導体装置の耐圧を維持しつつ、絶縁部１０における厚みを薄くし、半導体装置を小型化することが可能である。
なお、図１９および図２０では、絶縁部１０が、絶縁層１５によって囲まれた空隙Ｖ１を有する場合を表しているが、絶縁層１５によって囲まれた空間が絶縁材料によって埋め込まれていてもよい。この場合でも、絶縁部１０が、より幅の広い空隙Ｖ２を複数有するため、半導体装置の耐圧を向上させることが可能である。
また、本実施形態に係る半導体装置５００では、アノード電極３１の一部が、絶縁部１０の上に位置している。このような構造を採用することで、ｐｎ接合面の端部における電界集中をより一層抑制し、半導体装置の耐圧を向上させることが可能となる。
また、本実施形態に係る半導体装置５００では、アノード電極３１と、絶縁部１０の周りのｎ−形半導体領域２と、に電気的に接続された導電層３２が設けられている。半導体装置５００に逆電圧が印加された状態では、絶縁部１０の周りのｎ−形半導体領域２の電位は、カソード電極３０の電位と略等しくなる。このため、半導体装置５００に逆電圧が印加され、ｎ−形半導体領域２に電流が流れていない場合でも、導電層３２には微小な電流が流れ、導電層３２において電位分布が形成される。
このとき、ｎ−形半導体領域２とｐ形半導体領域３のｐｎ接合面の周りの電位は、導電層３２における電位分布に応じて分布する。このため、導電層３２を設けることで、ｐｎ接合面の端部における電界集中をさらに抑制することが可能となる。
なお、ｎ−形半導体領域２の外縁の破砕層などを通してｐ形半導体領域がカソード電位と略等しくなるのであれば、ｎ−形半導体領域２の上にｐ形半導体領域が設けられ、当該ｐ形半導体領域とアノード電極３１とが導電層３２によって接続されていてもよい。
このとき、ｎ−形半導体領域２とｐ形半導体領域３のｐｎ接合面の周りの電位は、導電層３２における電位分布に応じて分布する。このため、導電層３２を設けることで、ｐｎ接合面の端部における電界集中をさらに抑制することが可能となる。
なお、ｎ−形半導体領域２の外縁の破砕層などを通してｐ形半導体領域がカソード電位と略等しくなるのであれば、ｎ−形半導体領域２の上にｐ形半導体領域が設けられ、当該ｐ形半導体領域とアノード電極３１とが導電層３２によって接続されていてもよい。
本実施形態に係る半導体装置の製造方法では、複数の開口ＯＰ４を、周方向に並べて形成し、開口ＯＰ４を通してｎ−形半導体層２ａの一部およびｐ形半導体領域３の一部を除去している。
このような方法によれば、開口ＯＰ４を絶縁層ＩＬ４によって容易に塞ぐことができ、幅の広い空隙Ｖ２を容易に形成することが可能となる。
このような方法によれば、開口ＯＰ４を絶縁層ＩＬ４によって容易に塞ぐことができ、幅の広い空隙Ｖ２を容易に形成することが可能となる。
なお、図２２および図２３に表す工程において、開口ＯＰ４を周方向に連続して形成すると、開口ＯＰ５を形成した際に、第２方向に並べられた複数の絶縁層ＩＬ２のうち、端以外に位置する絶縁層ＩＬ２が、絶縁層ＩＬ１およびＩＬ３によって支持されなくなり、絶縁層ＩＬ２が倒壊する可能性がある。
この点について、本実施形態に係る半導体装置の製造方法では、開口ＯＰ４を周方向に離間させて形成しているため、開口ＯＰ５を形成した際の絶縁層ＩＬ２の倒壊を抑制することが可能である。
この点について、本実施形態に係る半導体装置の製造方法では、開口ＯＰ４を周方向に離間させて形成しているため、開口ＯＰ５を形成した際の絶縁層ＩＬ２の倒壊を抑制することが可能である。
（第１変形例）
図２５は、第５実施形態の第１変形例に係る半導体装置５１０の平面図である。
図２６は、図２５のＡ−Ａ’断面図である。
なお、図２５では、絶縁層２０、アノード電極３１、および導電層３２が省略されている。
図２５は、第５実施形態の第１変形例に係る半導体装置５１０の平面図である。
図２６は、図２５のＡ−Ａ’断面図である。
なお、図２５では、絶縁層２０、アノード電極３１、および導電層３２が省略されている。
半導体装置５１０は、絶縁部１０の構造について、半導体装置５００と差異を有する。
図２５および図２６に表すように、空隙Ｖ１は、ｎ−形半導体領域２の一部およびｐ形半導体領域３の周りに環状に形成されている。また、複数の空隙Ｖ２が、空隙Ｖ１に囲まれて形成されている。複数の空隙Ｖ２は、ｎ−形半導体領域２の一部およびｐ形半導体領域３の周りに、周方向に並んでいる。
図２５および図２６に表すように、空隙Ｖ１は、ｎ−形半導体領域２の一部およびｐ形半導体領域３の周りに環状に形成されている。また、複数の空隙Ｖ２が、空隙Ｖ１に囲まれて形成されている。複数の空隙Ｖ２は、ｎ−形半導体領域２の一部およびｐ形半導体領域３の周りに、周方向に並んでいる。
ここで、図２７および図２８を用いて、第５実施形態の第１変形例に係る半導体装置５１０の製造方法の一例について説明する。
図２７および図２８は、第５実施形態の第１変形例に係る半導体装置５１０の製造工程を表す工程平面図である。
なお、図２７では、絶縁層ＩＬ１が省略されている。
また、図２８では、絶縁層ＩＬ１およびＩＬ３が省略され、絶縁層ＩＬ２の外縁が破線で表されている。
図２７および図２８は、第５実施形態の第１変形例に係る半導体装置５１０の製造工程を表す工程平面図である。
なお、図２７では、絶縁層ＩＬ１が省略されている。
また、図２８では、絶縁層ＩＬ１およびＩＬ３が省略され、絶縁層ＩＬ２の外縁が破線で表されている。
まず、図４に表す工程と同様に、パターニングされた絶縁層ＩＬ１をマスクとして、ｎ−形半導体層２ａに、トレンチ状の開口ＯＰ１（第１開口）を形成する。このとき、図２７に表すように、ｎ−形半導体領域２の一部が、開口ＯＰ１によって、周方向に複数に分断される。
次に、熱酸化を行うことで、図２７に表すように、開口ＯＰ１の側壁に沿って絶縁層ＩＬ２（第１絶縁層）を形成する。続いて、絶縁層ＩＬ２の上に絶縁層ＩＬ３（第２絶縁層）を形成する。このとき、開口ＯＰ１は、絶縁層ＩＬ３によって埋め込まれても良いし、絶縁層ＩＬ２とＩＬ３との間に空隙Ｖ１が形成されてもよい。
次に、図２２に表す工程と同様に、絶縁層ＩＬ１の一部および絶縁層ＩＬ３の一部を除去し、絶縁層ＩＬ１および絶縁層ＩＬ３に複数の開口ＯＰ２（第２開口）を形成する。このとき、複数の開口ＯＰ２は、図２８に表すように、ｎ−形半導体層２ａの一部およびｐ形半導体領域３の周りに、周方向に配列される。また、少なくとも一つの開口ＯＰ２が、絶縁層ＩＬ２に囲まれた領域に形成される。
次に、図２４に表す工程と同様に、開口ＯＰ２を通して、絶縁層ＩＬ２同士の間に位置するｎ−形半導体層２ａの一部を除去し、開口ＯＰ３を形成する。続いて、絶縁層ＩＬ４によって開口ＯＰ２を塞ぐことで空隙Ｖ２が形成される。
その後、図１０〜図１２に表す工程と同様に、ｐ＋形アノード領域４、アノード電極３１、およびカソード電極３０を順次形成し、ｎ＋形半導体層１ａをダイシングすることで、図２５および図２６に表される半導体装置５１０が得られる。
その後、図１０〜図１２に表す工程と同様に、ｐ＋形アノード領域４、アノード電極３１、およびカソード電極３０を順次形成し、ｎ＋形半導体層１ａをダイシングすることで、図２５および図２６に表される半導体装置５１０が得られる。
（第２変形例）
図２９は、第５実施形態の第２変形例に係る半導体装置５２０の断面図である。
半導体装置５２０は、絶縁層１６を有する点で、半導体装置５００と異なる。
図２９は、第５実施形態の第２変形例に係る半導体装置５２０の断面図である。
半導体装置５２０は、絶縁層１６を有する点で、半導体装置５００と異なる。
図２４に表すように、絶縁層１６は、空隙Ｖ２の底部に設けられている。すなわち、空隙Ｖ２は、絶縁層１５、１６、および２０によって囲まれた空間である。
絶縁層１６を設けることで、外部キャリヤによる半導体装置の耐圧の変動をより一層抑制することが可能となる。
絶縁層１６を設けることで、外部キャリヤによる半導体装置の耐圧の変動をより一層抑制することが可能となる。
なお、半導体装置５１０に対して同様に、空隙Ｖ２の底部に絶縁層１６を設けることも可能である。
ここでは、図１９〜図２９を参照して、第５実施形態に係る半導体装置がダイオードである場合について説明したが、本実施形態に係る半導体装置は、ダイオードに限らず、ＭＯＳＦＥＴやＩＧＢＴであってもよい。また、本実施形態に係る装置の製造方法は、ＭＯＳＦＥＴやＩＧＢＴなどの製造方法に用いることも可能である。
本実施形態に係る半導体装置がＭＯＳＦＥＴである場合、半導体装置５００に対して、例えば、半導体装置４００と同様に、ｐ＋形アノード領域４が省略され、ｎ＋形ソース領域５、ゲート電極６、およびゲート絶縁層７が設けられる。
本実施形態に係る半導体装置がＭＯＳＦＥＴである場合、半導体装置５００に対して、例えば、半導体装置４００と同様に、ｐ＋形アノード領域４が省略され、ｎ＋形ソース領域５、ゲート電極６、およびゲート絶縁層７が設けられる。
以上で説明した各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、ＳＣＭを用いて確認することができる。
また、各半導体領域における不純物濃度については、例えば、ＳＩＭＳ（二次イオン質量分析法）により測定することが可能である。
また、各半導体領域における不純物濃度については、例えば、ＳＩＭＳ（二次イオン質量分析法）により測定することが可能である。
絶縁部１０について、第１絶縁部分１１における絶縁材料の密度と、第２絶縁部分１２における絶縁材料の密度と、の違いは、例えば、ＴＥＭ（透過型電子顕微鏡）などを用いて確認することができる。
あるいは、絶縁部１０の断面をエッチングすることでも確認できる。例えば、希フッ酸やバッファードフッ酸に対しては、第１絶縁部分１１に対するエッチングレートが第２絶縁部分１２に対するエッチングレートよりも大きい。このため、これらの薬液を用いて絶縁部１０の断面をエッチングした場合、第２絶縁部分１２の位置が第１絶縁部分１１の位置よりも高くなり、絶縁部１０における第１絶縁部分１１および第２絶縁部分１２の有無および互いの位置関係を確認することができる。
あるいは、絶縁部１０の断面をエッチングすることでも確認できる。例えば、希フッ酸やバッファードフッ酸に対しては、第１絶縁部分１１に対するエッチングレートが第２絶縁部分１２に対するエッチングレートよりも大きい。このため、これらの薬液を用いて絶縁部１０の断面をエッチングした場合、第２絶縁部分１２の位置が第１絶縁部分１１の位置よりも高くなり、絶縁部１０における第１絶縁部分１１および第２絶縁部分１２の有無および互いの位置関係を確認することができる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。実施形態に含まれる、例えば、ｎ＋形半導体領域１、ｎ−形半導体領域２、ｐ形半導体領域３、ｐ＋形半導体領域４、ｎ＋形ソース領域５、ゲート電極６、ゲート絶縁層７、絶縁部２０、電極３０、電極３１、導電層３２などの各要素の具体的な構成に関しては、当業者が公知の技術から適宜選択することが可能である。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１００、１１０、１２０、２００、３００、４００…半導体装置 １…ｎ＋形半導体領域 ２…ｎ−形半導体領域 ３…ｐ形半導体領域 ４…ｐ＋形半導体領域 １０…絶縁部 ３０、３１…電極
Claims (8)
- 第１導電形の第１半導体層に、それぞれが前記第１半導体層の一部を囲む複数の環状の第１開口を、互いに離間させて形成する工程と、
前記第１開口の内部に第１絶縁層を形成する工程と、
前記第１絶縁層同士の間に位置する前記第１半導体層の他の一部を除去することで、それぞれが前記第１半導体層の前記一部を囲む複数の環状の第２開口を、互いに離間させて形成する工程と、
前記第２開口の内部に第２絶縁層を形成する工程と、
を備えた半導体装置の製造方法。 - 前記第１絶縁層を形成する工程において、前記第１絶縁層を前記第１開口の内壁に沿って形成し、
前記第２絶縁層を形成する工程において、前記第２絶縁層を前記第２開口の内壁に沿って形成し、
前記第２開口を形成する前に、前記第１絶縁層の上に第３絶縁層を形成する工程と、
前記第２絶縁層の上に第４絶縁層を形成する工程と、
をさらに備えた請求項１記載の半導体装置の製造方法。 - 前記第３絶縁層を形成する工程において、前記第１開口を覆う前記第３絶縁層を形成することで、前記第１絶縁層と前記第３絶縁層との間に空隙を形成する請求項２記載の半導体装置の製造方法。
- 前記第４絶縁層を形成する工程において、前記第２開口を覆う前記第４絶縁層を形成することで、前記第２絶縁層と前記第４絶縁層との間に空隙を形成する請求項３記載の半導体装置の製造方法。
- 前記第１半導体層の前記一部の表面に第２導電形の第３半導体領域を形成する工程と、
前記第３半導体領域の上に、前記第３半導体領域における第２導電形の不純物濃度よりも高い第２導電形の不純物濃度を有する、第２導電形の第４半導体領域を形成する工程と、
前記第４半導体領域の上に、前記第４半導体領域と電気的に接続された電極を形成する工程と、
をさらに備えた請求項１〜４のいずれか１つに記載の半導体装置の製造方法。 - 第１導電形の第１半導体層に、それぞれが前記第１半導体層の一部を囲む複数の環状の第１開口を、互いに離間させて形成する工程と、
前記第１開口の内部に第１絶縁層を形成する工程と、
前記第１絶縁層の上に第２絶縁層を形成する工程と、
前記第１絶縁層同士の間に位置する前記第１半導体層の他の一部が露出するように、前記第２絶縁層に第２開口を形成する工程と、
前記第１半導体層の前記他の一部を除去することで、前記第１半導体層の前記一部を囲む環状の第３開口を形成する工程と、
前記第３開口を覆う第３絶縁層を形成し、空隙を形成する工程と、
を備えた半導体装置の製造方法。 - 前記第２絶縁層を形成する工程において、前記第２絶縁層によって前記第１開口を塞ぐことで、前記第１絶縁層と前記第２絶縁層との間に空隙を形成する請求項６記載の半導体装置の製造方法。
- 前記第２開口を形成する工程において、前記第２開口は、前記第１半導体層の前記一部の周りに、周方向に並べて複数形成される請求項６または７に記載の半導体装置の製造方法。
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