JPH0829809A - 薄膜トランジスタおよびその製造方法 - Google Patents
薄膜トランジスタおよびその製造方法Info
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- JPH0829809A JPH0829809A JP18514694A JP18514694A JPH0829809A JP H0829809 A JPH0829809 A JP H0829809A JP 18514694 A JP18514694 A JP 18514694A JP 18514694 A JP18514694 A JP 18514694A JP H0829809 A JPH0829809 A JP H0829809A
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Abstract
(57)【要約】
【目的】 ゲートラインとドレインラインとの交差する
部分におけるライン（層）間ショート欠陥の防止効果を
高める。 【構成】 半導体薄膜２５上に形成されたチャネル保護
膜３０と、ゲートライン２３とドレインライン３７との
交差する部分であってその間に形成されたライン間絶縁
膜３１とは、ゲート絶縁膜２４上に形成された窒化シリ
コンからなる成膜をエッチングすることにより形成され
ている。この場合、裏面露光を工夫することにより、チ
ャネル保護膜３０はゲート電極２２の幅よりも小さくな
るように形成され、ライン間絶縁膜３１はゲートライン
２３の幅よりも大きくなるように形成されている。
部分におけるライン（層）間ショート欠陥の防止効果を
高める。 【構成】 半導体薄膜２５上に形成されたチャネル保護
膜３０と、ゲートライン２３とドレインライン３７との
交差する部分であってその間に形成されたライン間絶縁
膜３１とは、ゲート絶縁膜２４上に形成された窒化シリ
コンからなる成膜をエッチングすることにより形成され
ている。この場合、裏面露光を工夫することにより、チ
ャネル保護膜３０はゲート電極２２の幅よりも小さくな
るように形成され、ライン間絶縁膜３１はゲートライン
２３の幅よりも大きくなるように形成されている。
Description
【０００１】
【産業上の利用分野】この発明は薄膜トランジスタおよ
びその製造方法に関する。
びその製造方法に関する。
【０００２】
【従来の技術】例えばアクティブマトリックス型の液晶
表示装置のスイッチング素子として使用される従来の薄
膜トランジスタを製造する場合の一例について、図８〜
図１３を順に参照しながら説明する。まず、図８（Ａ）
〜（Ｃ）に示すように、ガラス等からなる透明基板１の
上面の所定の個所にクロムからなるゲート電極２および
このゲート電極２に接続されたゲートライン３を一体的
に形成し、その上面に窒化シリコンからなるゲート絶縁
膜４を成膜し、その上面にアモルファスシリコンやポリ
シリコン等からなる半導体薄膜５を成膜し、その上面に
窒化シリコンからなるチャネル保護膜等形成用層６を成
膜し、その上面にポジ型のフォトレジスト層７を形成す
る。
表示装置のスイッチング素子として使用される従来の薄
膜トランジスタを製造する場合の一例について、図８〜
図１３を順に参照しながら説明する。まず、図８（Ａ）
〜（Ｃ）に示すように、ガラス等からなる透明基板１の
上面の所定の個所にクロムからなるゲート電極２および
このゲート電極２に接続されたゲートライン３を一体的
に形成し、その上面に窒化シリコンからなるゲート絶縁
膜４を成膜し、その上面にアモルファスシリコンやポリ
シリコン等からなる半導体薄膜５を成膜し、その上面に
窒化シリコンからなるチャネル保護膜等形成用層６を成
膜し、その上面にポジ型のフォトレジスト層７を形成す
る。
【０００３】次に、図９（Ａ）〜（Ｃ）に示すように、
ゲート電極２およびゲートライン３をマスクとして裏面
露光する。この場合、後で説明する理由から、ゲート電
極２上におけるフォトレジスト層７の残存部分７ａの幅
がゲート電極２の幅よりもある程度小さくなるように露
光する。したがって、ゲートライン３上におけるフォト
レジスト層７の残存部分７ａの幅もゲートライン３の幅
よりもある程度小さくなるように露光される。次に、図
９（Ａ）において一点鎖線で示すように、チャネル保護
膜形成領域８およびライン間絶縁膜（ゲートライン３と
後で説明するドレインラインとが交差する部分の両ライ
ン間を絶縁するための絶縁膜）形成領域９に対応する部
分に遮光膜を有するフォトマスク（図示せず）を用いて
表面側から露光する。
ゲート電極２およびゲートライン３をマスクとして裏面
露光する。この場合、後で説明する理由から、ゲート電
極２上におけるフォトレジスト層７の残存部分７ａの幅
がゲート電極２の幅よりもある程度小さくなるように露
光する。したがって、ゲートライン３上におけるフォト
レジスト層７の残存部分７ａの幅もゲートライン３の幅
よりもある程度小さくなるように露光される。次に、図
９（Ａ）において一点鎖線で示すように、チャネル保護
膜形成領域８およびライン間絶縁膜（ゲートライン３と
後で説明するドレインラインとが交差する部分の両ライ
ン間を絶縁するための絶縁膜）形成領域９に対応する部
分に遮光膜を有するフォトマスク（図示せず）を用いて
表面側から露光する。
【０００４】次に、図１０（Ａ）〜（Ｃ）に示すよう
に、現像すると、ゲート電極２上のチャネル保護膜等形
成用層６の上面の所定の個所に、ゲート電極２の幅より
もある程度幅狭のフォトレジストパターン７ｂが形成さ
れ、またゲートライン３上のチャネル保護膜等形成用層
６の上面の所定の個所（つまりゲートライン３と後で説
明するドレインラインとの交差部分）に、ゲートライン
３の幅よりもある程度幅狭のフォトレジストパターン７
ｃが形成される。次に、図１１（Ａ）〜（Ｃ）に示すよ
うに、フォトレジストパターン７ｂ、７ｃをマスクとし
てエッチングすると、チャネル保護膜等形成用層６の不
要な部分が除去されることにより、フォトレジストパタ
ーン７ｂ下にチャネル保護膜１０が形成され、またフォ
トレジストパターン７ｃ下にライン間絶縁膜１１が形成
される。この後、フォトレジストパターン７ｂ、７ｃを
除去する。次に、チャネル保護膜１０およびライン間絶
縁膜１１をマスクとしてリンやボロン等のイオンを注入
すると、チャネル保護膜１０およびライン間絶縁膜１１
下以外の領域における半導体薄膜５にイオン注入領域が
形成される。
に、現像すると、ゲート電極２上のチャネル保護膜等形
成用層６の上面の所定の個所に、ゲート電極２の幅より
もある程度幅狭のフォトレジストパターン７ｂが形成さ
れ、またゲートライン３上のチャネル保護膜等形成用層
６の上面の所定の個所（つまりゲートライン３と後で説
明するドレインラインとの交差部分）に、ゲートライン
３の幅よりもある程度幅狭のフォトレジストパターン７
ｃが形成される。次に、図１１（Ａ）〜（Ｃ）に示すよ
うに、フォトレジストパターン７ｂ、７ｃをマスクとし
てエッチングすると、チャネル保護膜等形成用層６の不
要な部分が除去されることにより、フォトレジストパタ
ーン７ｂ下にチャネル保護膜１０が形成され、またフォ
トレジストパターン７ｃ下にライン間絶縁膜１１が形成
される。この後、フォトレジストパターン７ｂ、７ｃを
除去する。次に、チャネル保護膜１０およびライン間絶
縁膜１１をマスクとしてリンやボロン等のイオンを注入
すると、チャネル保護膜１０およびライン間絶縁膜１１
下以外の領域における半導体薄膜５にイオン注入領域が
形成される。
【０００５】次に、図１２（Ａ）〜（Ｃ）に示すよう
に、チャネル保護膜１０の両側およびその各近傍におけ
る半導体薄膜５の上面にクロム等からなるコンタクト層
１２、１３を形成し、またこれらコンタクト層１２、１
３、チャネル保護膜１０およびライン間絶縁膜１１下以
外の領域における不要な部分の半導体薄膜５を除去す
る。この状態では、ゲート電極２上にゲート絶縁膜４を
介して設けられた半導体薄膜５のチャネル保護膜１０下
の部分は真性領域からなるチャネル領域５ａとされ、そ
の両側はイオン注入領域からなるソース領域５ｂおよび
ドレイン領域５ｃとされている。
に、チャネル保護膜１０の両側およびその各近傍におけ
る半導体薄膜５の上面にクロム等からなるコンタクト層
１２、１３を形成し、またこれらコンタクト層１２、１
３、チャネル保護膜１０およびライン間絶縁膜１１下以
外の領域における不要な部分の半導体薄膜５を除去す
る。この状態では、ゲート電極２上にゲート絶縁膜４を
介して設けられた半導体薄膜５のチャネル保護膜１０下
の部分は真性領域からなるチャネル領域５ａとされ、そ
の両側はイオン注入領域からなるソース領域５ｂおよび
ドレイン領域５ｃとされている。
【０００６】次に、図１３（Ａ）〜（Ｃ）に示すよう
に、上面の所定の個所にＩＴＯからなる画素電極１４を
形成する。次に、上面の所定の個所にアルミニウムから
なるソース電極１５、ドレイン電極１６およびこのドレ
イン電極１６に接続されたドレインライン１７を形成す
る。この状態では、半導体薄膜５のソース領域５ｂはコ
ンタクト層１２およびソース電極１５を介して画素電極
１４に接続され、ドレイン領域５ｃはコンタクト層１３
を介してドレイン電極１６に接続されている。また、ゲ
ートライン３とドレインライン１７とは交差して配置さ
れている。この場合、ゲートライン３とドレインライン
１７との交差する部分であってその間には、図１３
（Ｃ）に示すように、ゲート絶縁膜４のほかに、窒化シ
リコンからなるライン間絶縁膜１１等が設けられ、これ
によりライン（層）間ショート欠陥およびノイズをより
一層防止するようにしている。かくして、薄膜トランジ
スタが製造される。
に、上面の所定の個所にＩＴＯからなる画素電極１４を
形成する。次に、上面の所定の個所にアルミニウムから
なるソース電極１５、ドレイン電極１６およびこのドレ
イン電極１６に接続されたドレインライン１７を形成す
る。この状態では、半導体薄膜５のソース領域５ｂはコ
ンタクト層１２およびソース電極１５を介して画素電極
１４に接続され、ドレイン領域５ｃはコンタクト層１３
を介してドレイン電極１６に接続されている。また、ゲ
ートライン３とドレインライン１７とは交差して配置さ
れている。この場合、ゲートライン３とドレインライン
１７との交差する部分であってその間には、図１３
（Ｃ）に示すように、ゲート絶縁膜４のほかに、窒化シ
リコンからなるライン間絶縁膜１１等が設けられ、これ
によりライン（層）間ショート欠陥およびノイズをより
一層防止するようにしている。かくして、薄膜トランジ
スタが製造される。
【０００７】ここで、図９（Ａ）〜（Ｃ）に示す露光工
程において、ゲート電極２上におけるフォトレジスト層
７の残存部分７ａの幅がゲート電極２の幅よりもある程
度小さくなるように露光する理由について説明する。こ
のように露光等することにより得られたレジストパター
ン７ｂ、７ｃをマスクとしてチャネル保護膜等形成用層
６をエッチングすると、図１１（Ｂ）に示すように、チ
ャネル保護膜１０の幅がゲート電極２の幅よりもある程
度小さくなる。すると、図１３（Ｂ）に示すように、ゲ
ート電極２とソース電極１５およびドレイン電極１６と
がチャネル保護膜１０を介さずに互いに対向する部分が
生じるので、トランジスタ特性を良くすることができる
からである。
程において、ゲート電極２上におけるフォトレジスト層
７の残存部分７ａの幅がゲート電極２の幅よりもある程
度小さくなるように露光する理由について説明する。こ
のように露光等することにより得られたレジストパター
ン７ｂ、７ｃをマスクとしてチャネル保護膜等形成用層
６をエッチングすると、図１１（Ｂ）に示すように、チ
ャネル保護膜１０の幅がゲート電極２の幅よりもある程
度小さくなる。すると、図１３（Ｂ）に示すように、ゲ
ート電極２とソース電極１５およびドレイン電極１６と
がチャネル保護膜１０を介さずに互いに対向する部分が
生じるので、トランジスタ特性を良くすることができる
からである。
【０００８】
【発明が解決しようとする課題】しかしながら、従来の
このような薄膜トランジスタの製造方法では、図９
（Ａ）〜（Ｃ）に示す露光工程において、ゲート電極２
上におけるフォトレジスト層７の残存部分７ａの幅がゲ
ート電極２の幅よりもある程度小さくなるように露光す
ると、ゲートライン３上におけるフォトレジスト層７の
残存部分７ａの幅がゲートライン３の幅よりもある程度
小さくなってしまい、ライン間絶縁膜１１の所定の方向
の幅がゲートライン３の幅よりもある程度小さくなって
しまう。この結果、ゲートライン３とドレインライン１
７との交差する部分におけるライン（層）間ショート欠
陥の防止効果が低下してしまうという問題があった。こ
の発明の目的は、トランジスタ特性を良くすることがで
きる上、ゲートラインとドレインラインとの交差する部
分におけるライン（層）間ショート欠陥の防止効果を高
めることのできる薄膜トランジスタおよびその製造方法
を提供することにある。
このような薄膜トランジスタの製造方法では、図９
（Ａ）〜（Ｃ）に示す露光工程において、ゲート電極２
上におけるフォトレジスト層７の残存部分７ａの幅がゲ
ート電極２の幅よりもある程度小さくなるように露光す
ると、ゲートライン３上におけるフォトレジスト層７の
残存部分７ａの幅がゲートライン３の幅よりもある程度
小さくなってしまい、ライン間絶縁膜１１の所定の方向
の幅がゲートライン３の幅よりもある程度小さくなって
しまう。この結果、ゲートライン３とドレインライン１
７との交差する部分におけるライン（層）間ショート欠
陥の防止効果が低下してしまうという問題があった。こ
の発明の目的は、トランジスタ特性を良くすることがで
きる上、ゲートラインとドレインラインとの交差する部
分におけるライン（層）間ショート欠陥の防止効果を高
めることのできる薄膜トランジスタおよびその製造方法
を提供することにある。
【０００９】
【課題を解決するための手段】請求項１記載の発明に係
る薄膜トランジスタは、半導体薄膜上にゲート電極の幅
よりも幅狭とされたチャネル保護膜を設け、ゲートライ
ンとドレインラインとの交差する部分であってその間に
ゲートラインの幅よりも幅広とされたライン間絶縁膜を
設けたものである。請求項２記載の発明に係る薄膜トラ
ンジスタの製造方法は、請求項２記載の薄膜トランジス
タの製造に際し、チャネル保護膜およびライン間絶縁膜
を形成するためのチャネル保護膜等形成用層を成膜し、
このチャネル保護膜等形成用層上にフォトレジスト層を
形成し、ゲート電極およびゲートラインをマスクとして
ゲートラインの長手方向両側の斜めから裏面露光し、次
いで所定パターンのマスクを用いて露光し、次いで現像
して形成されたフォトレジストパターンをマスクとして
エッチングすることにより、チャネル保護膜等形成用層
の不要な部分を除去してチャネル保護膜およびライン間
絶縁膜を形成するようにしたものである。
る薄膜トランジスタは、半導体薄膜上にゲート電極の幅
よりも幅狭とされたチャネル保護膜を設け、ゲートライ
ンとドレインラインとの交差する部分であってその間に
ゲートラインの幅よりも幅広とされたライン間絶縁膜を
設けたものである。請求項２記載の発明に係る薄膜トラ
ンジスタの製造方法は、請求項２記載の薄膜トランジス
タの製造に際し、チャネル保護膜およびライン間絶縁膜
を形成するためのチャネル保護膜等形成用層を成膜し、
このチャネル保護膜等形成用層上にフォトレジスト層を
形成し、ゲート電極およびゲートラインをマスクとして
ゲートラインの長手方向両側の斜めから裏面露光し、次
いで所定パターンのマスクを用いて露光し、次いで現像
して形成されたフォトレジストパターンをマスクとして
エッチングすることにより、チャネル保護膜等形成用層
の不要な部分を除去してチャネル保護膜およびライン間
絶縁膜を形成するようにしたものである。
【００１０】
【作用】請求項１記載の発明によれば、チャネル保護膜
をゲート電極の幅よりも幅狭としているので、トランジ
スタ特性を良くすることができ、しかもライン間絶縁膜
をゲートラインの幅よりも幅広としているので、ゲート
ラインとドレインラインとの交差する部分におけるライ
ン（層）間ショート欠陥の防止効果を高めることができ
る。また、請求項２記載の発明によれば、裏面露光を工
夫するだけで、半導体薄膜上にゲート電極の幅よりも幅
狭とされたチャネル保護膜を形成するとともに、ゲート
ラインとドレインラインとの交差する部分であってその
間にゲートラインの幅よりも幅広とされたライン間絶縁
膜を形成することができるので、工程数が増大しないよ
うにすることができる。
をゲート電極の幅よりも幅狭としているので、トランジ
スタ特性を良くすることができ、しかもライン間絶縁膜
をゲートラインの幅よりも幅広としているので、ゲート
ラインとドレインラインとの交差する部分におけるライ
ン（層）間ショート欠陥の防止効果を高めることができ
る。また、請求項２記載の発明によれば、裏面露光を工
夫するだけで、半導体薄膜上にゲート電極の幅よりも幅
狭とされたチャネル保護膜を形成するとともに、ゲート
ラインとドレインラインとの交差する部分であってその
間にゲートラインの幅よりも幅広とされたライン間絶縁
膜を形成することができるので、工程数が増大しないよ
うにすることができる。
【００１１】
【実施例】図１〜図６はそれぞれこの発明の一実施例に
おける薄膜トランジスタの各製造工程を示したものであ
る。そこで、これらの図を順に参照しながら、この実施
例の薄膜トランジスタの構造についてその製造方法と併
せ説明する。
おける薄膜トランジスタの各製造工程を示したものであ
る。そこで、これらの図を順に参照しながら、この実施
例の薄膜トランジスタの構造についてその製造方法と併
せ説明する。
【００１２】まず、図１（Ａ）〜（Ｃ）に示すように、
ガラス等からなる透明基板２１の上面の所定の個所にク
ロムからなるゲート電極２２およびこのゲート電極２２
に接続されたゲートライン２３を膜厚１０００Å程度に
一体的に形成し、その上面に窒化シリコンからなるゲー
ト絶縁膜２４を膜厚４０００Å程度に成膜し、その上面
にアモルファスシリコンやポリシリコン等からなる半導
体薄膜２５を膜厚５００Å程度に成膜し、その上面に窒
化シリコンからなるチャネル保護膜等形成用層２６を膜
厚２０００Å程度に成膜し、その上面にポジ型のフォト
レジスト層２７を形成する。
ガラス等からなる透明基板２１の上面の所定の個所にク
ロムからなるゲート電極２２およびこのゲート電極２２
に接続されたゲートライン２３を膜厚１０００Å程度に
一体的に形成し、その上面に窒化シリコンからなるゲー
ト絶縁膜２４を膜厚４０００Å程度に成膜し、その上面
にアモルファスシリコンやポリシリコン等からなる半導
体薄膜２５を膜厚５００Å程度に成膜し、その上面に窒
化シリコンからなるチャネル保護膜等形成用層２６を膜
厚２０００Å程度に成膜し、その上面にポジ型のフォト
レジスト層２７を形成する。
【００１３】次に、図２（Ａ）〜（Ｃ）に示すように、
ゲート電極２２およびゲートライン２３をマスクとして
裏面露光する。この場合、図２（Ｂ）に示すように、ゲ
ート電極２２の幅方向両側の斜めからつまりゲートライ
ン２３の長手方向両側の斜めから露光するが、露光光線
が平行光線であるので、図２（Ｃ）に示すように、ゲー
トライン２３の幅方向に対しては実質的には垂直方向か
らの露光と同じとなる。この結果、現像により残される
ゲート電極２２上におけるフォトレジスト層２７の残存
部分２７ａの幅がゲート電極２２の幅よりもある程度小
さくなるように露光しても、ゲートライン２３上におけ
るフォトレジスト層２７の残存部分２７ａの幅がゲート
ライン２３の幅よりもある程度大きくなるように露光す
ることができる。
ゲート電極２２およびゲートライン２３をマスクとして
裏面露光する。この場合、図２（Ｂ）に示すように、ゲ
ート電極２２の幅方向両側の斜めからつまりゲートライ
ン２３の長手方向両側の斜めから露光するが、露光光線
が平行光線であるので、図２（Ｃ）に示すように、ゲー
トライン２３の幅方向に対しては実質的には垂直方向か
らの露光と同じとなる。この結果、現像により残される
ゲート電極２２上におけるフォトレジスト層２７の残存
部分２７ａの幅がゲート電極２２の幅よりもある程度小
さくなるように露光しても、ゲートライン２３上におけ
るフォトレジスト層２７の残存部分２７ａの幅がゲート
ライン２３の幅よりもある程度大きくなるように露光す
ることができる。
【００１４】ここで、このような露光における露光時間
とフォトレジスト層２７の露光領域との関係の一例につ
いて図７を参照しながら説明する。図７において、横軸
は露光時間を示し、縦軸は露光後の現像により残される
フォトレジスト層２７の残存部分２７ａの度合を、ゲー
ト電極２２およびゲートライン２３の幅方向の一方の縁
部と対応する部分を基準（±０）とし、それから外側を
プラス（＋）内側をマイナス（−）として示したもので
あり、露光に使用するランプの照度は２０ｍＷ／ｃｍ2
である。さて、ゲート電極２２の幅方向両側の斜めから
露光すると、図２（Ｃ）に示す領域では、図７において
符号Ｃの曲線で示すように、露光時間が６０秒経過する
と、ゲートライン２３上におけるフォトレジスト層２７
の非残存部分２７ｂがゲートライン２３の幅方向の一方
の縁部から内側に進行することになる。一方、図２
（Ｂ）に示す領域では、ゲート電極２２の幅方向両側の
斜めから露光しているので、図７において符号Ｂの曲線
で示すように、図７における符号Ｃと比べて単位時間当
たりの残されるフォトレジストの幅が狭くなり、露光時
間が３０秒経過すると、ゲート電極２２上におけるフォ
トレジスト層２７の非残存部分２７ｂがゲート電極２２
の幅方向の一方の縁部から内側に進行することになる。
そして、トランジスタ特性としてチャネル保護膜３０の
両端すなわちチャネル保護膜３０に対応するゲート電極
２２上におけるフォトレジスト層２７の残存部分２７ａ
の両端がゲート電極２２の幅方向の一方の縁部から内側
に０．５μｍ以上のところに位置すると良いとすれば、
露光時間を４０〜４５秒程度とすると、ゲート電極２２
上におけるフォトレジスト層２７の残存部分２７ａの幅
をゲート電極２２の幅よりもある程度小さくすることが
できるとともに、ゲートライン２３上におけるフォトレ
ジスト層２７の残存部分２７ａの幅をゲートライン２３
の幅よりもある程度大きくすることができる。
とフォトレジスト層２７の露光領域との関係の一例につ
いて図７を参照しながら説明する。図７において、横軸
は露光時間を示し、縦軸は露光後の現像により残される
フォトレジスト層２７の残存部分２７ａの度合を、ゲー
ト電極２２およびゲートライン２３の幅方向の一方の縁
部と対応する部分を基準（±０）とし、それから外側を
プラス（＋）内側をマイナス（−）として示したもので
あり、露光に使用するランプの照度は２０ｍＷ／ｃｍ2
である。さて、ゲート電極２２の幅方向両側の斜めから
露光すると、図２（Ｃ）に示す領域では、図７において
符号Ｃの曲線で示すように、露光時間が６０秒経過する
と、ゲートライン２３上におけるフォトレジスト層２７
の非残存部分２７ｂがゲートライン２３の幅方向の一方
の縁部から内側に進行することになる。一方、図２
（Ｂ）に示す領域では、ゲート電極２２の幅方向両側の
斜めから露光しているので、図７において符号Ｂの曲線
で示すように、図７における符号Ｃと比べて単位時間当
たりの残されるフォトレジストの幅が狭くなり、露光時
間が３０秒経過すると、ゲート電極２２上におけるフォ
トレジスト層２７の非残存部分２７ｂがゲート電極２２
の幅方向の一方の縁部から内側に進行することになる。
そして、トランジスタ特性としてチャネル保護膜３０の
両端すなわちチャネル保護膜３０に対応するゲート電極
２２上におけるフォトレジスト層２７の残存部分２７ａ
の両端がゲート電極２２の幅方向の一方の縁部から内側
に０．５μｍ以上のところに位置すると良いとすれば、
露光時間を４０〜４５秒程度とすると、ゲート電極２２
上におけるフォトレジスト層２７の残存部分２７ａの幅
をゲート電極２２の幅よりもある程度小さくすることが
できるとともに、ゲートライン２３上におけるフォトレ
ジスト層２７の残存部分２７ａの幅をゲートライン２３
の幅よりもある程度大きくすることができる。
【００１５】以上のような裏面露光が終了したら、次に
図２（Ａ）において一点鎖線で示すように、チャネル保
護膜形成領域２８およびライン間絶縁膜形成領域２９に
対応する部分に遮光膜を有するフォトマスク（図示せ
ず）を用いて表面側から露光する。次に、図３（Ａ）〜
（Ｃ）に示すように、現像すると、図示しないフォトマ
スクの位置合わせの精度が高くなくても、ゲート電極２
２上のチャネル保護膜等形成用層２６の上面の所定の個
所に、ゲート電極２２の幅よりもある程度幅狭のフォト
レジストパターン２７ｃが形成され、またゲートライン
２３上のチャネル保護膜等形成用層２６の上面の所定の
個所（つまりゲートライン２３と後で説明するドレイン
ラインとの交差部分）に、ゲートライン２３の幅よりも
ある程度幅広のフォトレジストパターン２７ｄが形成さ
れる。
図２（Ａ）において一点鎖線で示すように、チャネル保
護膜形成領域２８およびライン間絶縁膜形成領域２９に
対応する部分に遮光膜を有するフォトマスク（図示せ
ず）を用いて表面側から露光する。次に、図３（Ａ）〜
（Ｃ）に示すように、現像すると、図示しないフォトマ
スクの位置合わせの精度が高くなくても、ゲート電極２
２上のチャネル保護膜等形成用層２６の上面の所定の個
所に、ゲート電極２２の幅よりもある程度幅狭のフォト
レジストパターン２７ｃが形成され、またゲートライン
２３上のチャネル保護膜等形成用層２６の上面の所定の
個所（つまりゲートライン２３と後で説明するドレイン
ラインとの交差部分）に、ゲートライン２３の幅よりも
ある程度幅広のフォトレジストパターン２７ｄが形成さ
れる。
【００１６】次に、図４（Ａ）〜（Ｃ）に示すように、
フォトレジストパターン２７ｃ、２７ｄをマスクとして
エッチングすると、チャネル保護膜等形成用層２６の不
要な部分が除去されることにより、フォトレジストパタ
ーン２７ｃ下にチャネル保護膜３０が形成され、またフ
ォトレジストパターン２７ｄ下にライン間絶縁膜３１が
形成される。この後、フォトレジストパターン２７ｃ、
２７ｄを除去する。次に、チャネル保護膜３０およびラ
イン間絶縁膜３１をマスクとしてリンやボロン等のイオ
ンを注入すると、チャネル保護膜３０およびライン間絶
縁膜３１下以外の領域における半導体薄膜２５にイオン
注入領域が形成される。
フォトレジストパターン２７ｃ、２７ｄをマスクとして
エッチングすると、チャネル保護膜等形成用層２６の不
要な部分が除去されることにより、フォトレジストパタ
ーン２７ｃ下にチャネル保護膜３０が形成され、またフ
ォトレジストパターン２７ｄ下にライン間絶縁膜３１が
形成される。この後、フォトレジストパターン２７ｃ、
２７ｄを除去する。次に、チャネル保護膜３０およびラ
イン間絶縁膜３１をマスクとしてリンやボロン等のイオ
ンを注入すると、チャネル保護膜３０およびライン間絶
縁膜３１下以外の領域における半導体薄膜２５にイオン
注入領域が形成される。
【００１７】次に、図５（Ａ）〜（Ｃ）に示すように、
チャネル保護膜３０の両側およびその各近傍における半
導体薄膜２５の上面にクロム等からなるコンタクト層３
２、３３を形成し、またこれらコンタクト層３２、３
３、チャネル保護膜３０およびライン間絶縁膜３１下以
外の領域における不要な部分の半導体薄膜２５を除去す
る。この状態では、ゲート電極２２上にゲート絶縁膜２
４を介して設けられた半導体薄膜２５のチャネル保護膜
３０下の部分は真性領域からなるチャネル領域２５ａと
され、その両側はイオン注入領域からなるソース領域２
５ｂおよびドレイン領域２５ｃとされている。
チャネル保護膜３０の両側およびその各近傍における半
導体薄膜２５の上面にクロム等からなるコンタクト層３
２、３３を形成し、またこれらコンタクト層３２、３
３、チャネル保護膜３０およびライン間絶縁膜３１下以
外の領域における不要な部分の半導体薄膜２５を除去す
る。この状態では、ゲート電極２２上にゲート絶縁膜２
４を介して設けられた半導体薄膜２５のチャネル保護膜
３０下の部分は真性領域からなるチャネル領域２５ａと
され、その両側はイオン注入領域からなるソース領域２
５ｂおよびドレイン領域２５ｃとされている。
【００１８】次に、図６（Ａ）〜（Ｃ）に示すように、
上面の所定の個所にＩＴＯからなる画素電極３４を形成
する。次に、上面の所定の個所にアルミニウムからなる
ソース電極３５、ドレイン電極３６およびこのドレイン
電極３６に接続されたドレインライン３７を形成する。
この状態では、半導体薄膜２５のソース領域２５ｂはコ
ンタクト層３２およびソース電極３５を介して画素電極
３４に接続され、ドレイン領域２５ｃはコンタクト層３
３を介してドレイン電極３６に接続されている。また、
ドレインライン３７とゲートライン２３とは交差して配
置されている。さらに、ドレインライン３７とゲートラ
イン２３との交差する部分であってその間には、ゲート
絶縁膜２４のほかに、窒化シリコンからなるライン間絶
縁膜３１等が設けられている。かくして、この実施例の
薄膜トランジスタが製造される。
上面の所定の個所にＩＴＯからなる画素電極３４を形成
する。次に、上面の所定の個所にアルミニウムからなる
ソース電極３５、ドレイン電極３６およびこのドレイン
電極３６に接続されたドレインライン３７を形成する。
この状態では、半導体薄膜２５のソース領域２５ｂはコ
ンタクト層３２およびソース電極３５を介して画素電極
３４に接続され、ドレイン領域２５ｃはコンタクト層３
３を介してドレイン電極３６に接続されている。また、
ドレインライン３７とゲートライン２３とは交差して配
置されている。さらに、ドレインライン３７とゲートラ
イン２３との交差する部分であってその間には、ゲート
絶縁膜２４のほかに、窒化シリコンからなるライン間絶
縁膜３１等が設けられている。かくして、この実施例の
薄膜トランジスタが製造される。
【００１９】このようにして得られた薄膜トランジスタ
では、図２（Ｂ）に示すように、ゲート電極２２上にお
けるフォトレジスト層２７の残存部分２７ａの幅がゲー
ト電極２２の幅よりもある程度小さくなるように露光し
ているので、チャネル保護膜３０の幅をゲート電極２２
の幅よりもある程度小さくすることができる。この結
果、ゲート電極２２とソース電極３５およびドレイン電
極３６とがチャネル保護膜３０を介さずに互いに対向す
る部分が生じるので、トランジスタ特性を良くすること
ができる。また、図２（Ｃ）に示すように、ゲートライ
ン２３上におけるフォトレジスト層２７の残存部分２７
ａの幅がゲートライン２３の幅よりもある程度大きくな
るように露光しているので、ライン間絶縁膜３１の幅を
ゲートライン２３の幅（およびドレインライン３７の
幅）よりもある程度大きくすることができる。この結
果、ゲートライン２３とドレインライン３７との交差す
る部分におけるライン（層）間ショート欠陥の防止効果
およびノイズ防止効果を高めることができる。さらに、
裏面露光を工夫するだけで、チャネル領域２５ａ上にゲ
ート電極２２の幅よりも幅狭とされたチャネル保護膜３
０を形成するとともに、ゲートライン２３とドレインラ
イン３７との交差する部分であってその間にゲートライ
ン２３の幅よりも幅広とされたライン間絶縁膜３１を形
成することができるので、工程数が増大しないようにす
ることができる。
では、図２（Ｂ）に示すように、ゲート電極２２上にお
けるフォトレジスト層２７の残存部分２７ａの幅がゲー
ト電極２２の幅よりもある程度小さくなるように露光し
ているので、チャネル保護膜３０の幅をゲート電極２２
の幅よりもある程度小さくすることができる。この結
果、ゲート電極２２とソース電極３５およびドレイン電
極３６とがチャネル保護膜３０を介さずに互いに対向す
る部分が生じるので、トランジスタ特性を良くすること
ができる。また、図２（Ｃ）に示すように、ゲートライ
ン２３上におけるフォトレジスト層２７の残存部分２７
ａの幅がゲートライン２３の幅よりもある程度大きくな
るように露光しているので、ライン間絶縁膜３１の幅を
ゲートライン２３の幅（およびドレインライン３７の
幅）よりもある程度大きくすることができる。この結
果、ゲートライン２３とドレインライン３７との交差す
る部分におけるライン（層）間ショート欠陥の防止効果
およびノイズ防止効果を高めることができる。さらに、
裏面露光を工夫するだけで、チャネル領域２５ａ上にゲ
ート電極２２の幅よりも幅狭とされたチャネル保護膜３
０を形成するとともに、ゲートライン２３とドレインラ
イン３７との交差する部分であってその間にゲートライ
ン２３の幅よりも幅広とされたライン間絶縁膜３１を形
成することができるので、工程数が増大しないようにす
ることができる。
【００２０】
【発明の効果】以上説明したように、請求項１記載の発
明によれば、半導体薄膜上にゲート電極の幅よりも幅狭
とされたチャネル保護膜を設けているので、トランジス
タ特性を良くすることができ、しかもゲートラインとド
レインラインとの交差する部分であってその間にゲート
ラインの幅よりも幅広とされたライン間絶縁膜を設けて
いるので、ゲートラインとドレインラインとの交差する
部分におけるライン（層）間ショート欠陥の防止効果を
高めることができる。また、請求項２記載の発明によれ
ば、裏面露光を工夫するだけで、チャネル領域上にゲー
ト電極の幅よりも幅狭とされたチャネル保護膜を形成す
るとともに、ゲートラインとドレインラインとの交差す
る部分であってその間にゲートラインの幅よりも幅広と
されたライン間絶縁膜を形成することができるので、工
程数が増大しないようにすることができる。
明によれば、半導体薄膜上にゲート電極の幅よりも幅狭
とされたチャネル保護膜を設けているので、トランジス
タ特性を良くすることができ、しかもゲートラインとド
レインラインとの交差する部分であってその間にゲート
ラインの幅よりも幅広とされたライン間絶縁膜を設けて
いるので、ゲートラインとドレインラインとの交差する
部分におけるライン（層）間ショート欠陥の防止効果を
高めることができる。また、請求項２記載の発明によれ
ば、裏面露光を工夫するだけで、チャネル領域上にゲー
ト電極の幅よりも幅狭とされたチャネル保護膜を形成す
るとともに、ゲートラインとドレインラインとの交差す
る部分であってその間にゲートラインの幅よりも幅広と
されたライン間絶縁膜を形成することができるので、工
程数が増大しないようにすることができる。
【図１】（Ａ）はこの発明の一実施例における薄膜トラ
ンジスタの製造に際し、透明基板上にゲート電極、ゲー
トライン、ゲート絶縁膜、半導体薄膜、チャネル保護膜
等形成用層およびフォトレジスト層を形成した状態の平
面図、（Ｂ）はそのＢ−Ｂ線に沿う断面図、（Ｃ）はそ
のＣ−Ｃ線に沿う断面図。
ンジスタの製造に際し、透明基板上にゲート電極、ゲー
トライン、ゲート絶縁膜、半導体薄膜、チャネル保護膜
等形成用層およびフォトレジスト層を形成した状態の平
面図、（Ｂ）はそのＢ−Ｂ線に沿う断面図、（Ｃ）はそ
のＣ−Ｃ線に沿う断面図。
【図２】（Ａ）は同製造に際し、裏面露光した状態の平
面図、（Ｂ）はそのＢ−Ｂ線に沿う断面図、（Ｃ）はそ
のＣ−Ｃ線に沿う断面図。
面図、（Ｂ）はそのＢ−Ｂ線に沿う断面図、（Ｃ）はそ
のＣ−Ｃ線に沿う断面図。
【図３】（Ａ）は同製造に際し、フォトレジストパター
ンを形成した状態の平面図、（Ｂ）はそのＢ−Ｂ線に沿
う断面図、（Ｃ）はそのＣ−Ｃ線に沿う断面図。
ンを形成した状態の平面図、（Ｂ）はそのＢ−Ｂ線に沿
う断面図、（Ｃ）はそのＣ−Ｃ線に沿う断面図。
【図４】（Ａ）は同製造に際し、チャネル保護膜および
ライン間絶縁膜を形成した状態の平面図、（Ｂ）はその
Ｂ−Ｂ線に沿う断面図、（Ｃ）はそのＣ−Ｃ線に沿う断
面図。
ライン間絶縁膜を形成した状態の平面図、（Ｂ）はその
Ｂ−Ｂ線に沿う断面図、（Ｃ）はそのＣ−Ｃ線に沿う断
面図。
【図５】（Ａ）は同製造に際し、素子分離した状態の平
面図、（Ｂ）はそのＢ−Ｂ線に沿う断面図、（Ｃ）はそ
のＣ−Ｃ線に沿う断面図。
面図、（Ｂ）はそのＢ−Ｂ線に沿う断面図、（Ｃ）はそ
のＣ−Ｃ線に沿う断面図。
【図６】（Ａ）は同製造に際し、画素電極、ソース電
極、ドレイン電極およびドレインラインを形成した状態
の平面図、（Ｂ）はそのＢ−Ｂ線に沿う断面図、（Ｃ）
はそのＣ−Ｃ線に沿う断面図。
極、ドレイン電極およびドレインラインを形成した状態
の平面図、（Ｂ）はそのＢ−Ｂ線に沿う断面図、（Ｃ）
はそのＣ−Ｃ線に沿う断面図。
【図７】図２に示す裏面露光における露光時間とマスク
の幅に対する現像により残されるフォトレジストの幅の
度合との関係の一例を示す図。
の幅に対する現像により残されるフォトレジストの幅の
度合との関係の一例を示す図。
【図８】（Ａ）は従来の薄膜トランジスタの製造に際
し、透明基板上にゲート電極、ゲート絶縁膜、半導体薄
膜、チャネル保護膜等形成用層およびフォトレジスト層
を形成した状態の平面図、（Ｂ）はそのＢ−Ｂ線に沿う
断面図、（Ｃ）はそのＣ−Ｃ線に沿う断面図。
し、透明基板上にゲート電極、ゲート絶縁膜、半導体薄
膜、チャネル保護膜等形成用層およびフォトレジスト層
を形成した状態の平面図、（Ｂ）はそのＢ−Ｂ線に沿う
断面図、（Ｃ）はそのＣ−Ｃ線に沿う断面図。
【図９】（Ａ）は同製造に際し、裏面露光した状態の平
面図、（Ｂ）はそのＢ−Ｂ線に沿う断面図、（Ｃ）はそ
のＣ−Ｃ線に沿う断面図。
面図、（Ｂ）はそのＢ−Ｂ線に沿う断面図、（Ｃ）はそ
のＣ−Ｃ線に沿う断面図。
【図１０】（Ａ）は同製造に際し、フォトレジストパタ
ーンを形成した状態の平面図、（Ｂ）はそのＢ−Ｂ線に
沿う断面図、（Ｃ）はそのＣ−Ｃ線に沿う断面図。
ーンを形成した状態の平面図、（Ｂ）はそのＢ−Ｂ線に
沿う断面図、（Ｃ）はそのＣ−Ｃ線に沿う断面図。
【図１１】（Ａ）は同製造に際し、チャネル保護膜およ
びライン間絶縁膜を形成した状態の平面図、（Ｂ）はそ
のＢ−Ｂ線に沿う断面図、（Ｃ）はそのＣ−Ｃ線に沿う
断面図。
びライン間絶縁膜を形成した状態の平面図、（Ｂ）はそ
のＢ−Ｂ線に沿う断面図、（Ｃ）はそのＣ−Ｃ線に沿う
断面図。
【図１２】（Ａ）は同製造に際し、素子分離した状態の
平面図、（Ｂ）はそのＢ−Ｂ線に沿う断面図、（Ｃ）は
そのＣ−Ｃ線に沿う断面図。
平面図、（Ｂ）はそのＢ−Ｂ線に沿う断面図、（Ｃ）は
そのＣ−Ｃ線に沿う断面図。
【図１３】（Ａ）は同製造に際し、画素電極、ソース電
極、ドレイン電極およびドレインラインを形成した状態
の平面図、（Ｂ）はそのＢ−Ｂ線に沿う断面図、（Ｃ）
はそのＣ−Ｃ線に沿う断面図。
極、ドレイン電極およびドレインラインを形成した状態
の平面図、（Ｂ）はそのＢ−Ｂ線に沿う断面図、（Ｃ）
はそのＣ−Ｃ線に沿う断面図。
２２ ゲート電極 ２３ ゲートライン ２４ ゲート絶縁膜 ２５ 半導体薄膜 ３０ チャネル保護膜 ３１ ライン間絶縁膜 ３２ ソース電極 ３３ ドレイン電極 ３７ ドレインライン
Claims (2)
- 【請求項１】 ゲート絶縁膜下にゲート電極および該ゲ
ート電極に接続されたゲートラインが設けられ、前記ゲ
ート電極上の前記ゲート絶縁膜上にドレイン領域等を備
えた半導体薄膜が設けられ、前記ゲート絶縁膜上に前記
半導体薄膜のドレイン領域と接続されたドレインライン
が前記ゲートラインと交差して設けられた薄膜トランジ
スタにおいて、 前記半導体薄膜上に前記ゲート電極の幅よりも幅狭とさ
れたチャネル保護膜を設け、前記ゲートラインと前記ド
レインラインとの交差する部分であってその間に前記ゲ
ートラインの幅よりも幅広とされたライン間絶縁膜を設
けたことを特徴とする薄膜トランジスタ。 - 【請求項２】 請求項１記載の薄膜トランジスタの製造
に際し、前記チャネル保護膜および前記ライン間絶縁膜
を形成するためのチャネル保護膜等形成用層を成膜し、
該チャネル保護膜等形成用層上にフォトレジスト層を形
成し、前記ゲート電極および前記ゲートラインをマスク
として前記ゲートラインの長手方向両側の斜めから裏面
露光し、次いで所定パターンのマスクを用いて表面露光
し、次いで現像して形成されたフォトレジストパターン
をマスクとしてエッチングすることにより、前記チャネ
ル保護膜等形成用層の不要な部分を除去して前記チャネ
ル保護膜および前記ライン間絶縁膜を形成することを特
徴とする薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18514694A JP3486784B2 (ja) | 1994-07-15 | 1994-07-15 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18514694A JP3486784B2 (ja) | 1994-07-15 | 1994-07-15 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0829809A true JPH0829809A (ja) | 1996-02-02 |
| JP3486784B2 JP3486784B2 (ja) | 2004-01-13 |
Family
ID=16165676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18514694A Expired - Fee Related JP3486784B2 (ja) | 1994-07-15 | 1994-07-15 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3486784B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09321315A (ja) * | 1995-12-11 | 1997-12-12 | Hyundai Electron Ind Co Ltd | 露光装置及び薄膜トランジスタの形成方法 |
| KR100310707B1 (ko) * | 1998-12-02 | 2002-09-17 | 삼성전자 주식회사 | 박막 트랜지스터 액정표시장치 및 그의 제조방법 |
| KR20130045173A (ko) * | 2011-10-24 | 2013-05-03 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치의 제작 방법 |
| KR20130102761A (ko) * | 2012-03-08 | 2013-09-23 | 삼성디스플레이 주식회사 | 박막 트랜지스터의 제조 방법, 표시 기판의 제조 방법 및 표시 기판 |
| JP2019009458A (ja) * | 2009-12-11 | 2019-01-17 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US10580797B2 (en) | 2008-05-16 | 2020-03-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method of the same |
-
1994
- 1994-07-15 JP JP18514694A patent/JP3486784B2/ja not_active Expired - Fee Related
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09321315A (ja) * | 1995-12-11 | 1997-12-12 | Hyundai Electron Ind Co Ltd | 露光装置及び薄膜トランジスタの形成方法 |
| US6022764A (en) * | 1995-12-11 | 2000-02-08 | Hyundai Electronics Industries Co., Ltd. | Exposure apparatus and method for forming thin film transistor |
| KR100310707B1 (ko) * | 1998-12-02 | 2002-09-17 | 삼성전자 주식회사 | 박막 트랜지스터 액정표시장치 및 그의 제조방법 |
| US10580797B2 (en) | 2008-05-16 | 2020-03-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method of the same |
| US11133332B2 (en) | 2008-05-16 | 2021-09-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method of the same |
| US11646322B2 (en) | 2008-05-16 | 2023-05-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having conductive oxide electrode layers in direct contact with oxide semiconductor layer |
| JP2019009458A (ja) * | 2009-12-11 | 2019-01-17 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2020161829A (ja) * | 2009-12-11 | 2020-10-01 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2022095883A (ja) * | 2009-12-11 | 2022-06-28 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| KR20130045173A (ko) * | 2011-10-24 | 2013-05-03 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치의 제작 방법 |
| KR20130102761A (ko) * | 2012-03-08 | 2013-09-23 | 삼성디스플레이 주식회사 | 박막 트랜지스터의 제조 방법, 표시 기판의 제조 방법 및 표시 기판 |
| CN107785309A (zh) * | 2012-03-08 | 2018-03-09 | 三星显示有限公司 | 制造薄膜晶体管的方法、制造显示基板的方法及显示基板 |
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| Publication number | Publication date |
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