KR20030049865A - 박막 트랜지스터 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 누설전류 증가를 방지하며, 공정 상의 관리 능률을 향상시킬 수 있는 박막 트랜지스터 제조 방법을 제공하기 위한 것으로 이를 위해 본 발명은, 기판 상에 박막 트랜지스터의 게이트용 폴리실리콘막을 형성하는 단계; 상기 게이트용 폴리실리콘막을 포함한 전체 구조 상부에 게이트절연막을 형성한 후, 상기 게이트절연막을 선택적으로 식각하여 상기 게이트용 폴리실리콘막 표면을 노출시키는 콘택홀을 형성하는 단계; 건식 세정에 의해 상기 콘택홀 내의 상기 폴리실리콘막 표면에 형성된 자연산화막을 제거함과 동시에 상기 게이트절연막 또는 상기 게이트용 폴리실리콘막의 카본 오염을 제거하는 단계; 및 상기 노출된 게이트용 폴리실리콘막을 포함한 전체 구조 상부에 채널용 폴리실리콘막을 형성하는 단계를 포함하는 박막 트랜지스터 제조 방법을 제공한다.
Description
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 박막 트랜지스터(Thin Film Transistor; 이하 TFT라 함) 제조 방법에 관한 것이다.
TFT는 절연성 기체에 증착 등으로 반도체 박막을 형성하여 능동소자를 만든 것으로 일반적으로 FET(Field Effect Transistor)이다.
도 1은 TFT 셀의 TEM 사진이다. 여기서, 'ㄱ'은 채널을 나타낸다.
도 2은 도 1을 A-A' 방향으로 절단한 종래기술에 따른 하부(Bottom) 게이트형 TFT 소자의 개략도인 바, 이러한 하부 게이트형 TFT 소자의 제조 공정을 간략히 설명한다.
먼저, 게이트 폴리실리콘막(11) 상에 게이트 산화막(12)을 증착한 다음, 후속 채널 특히, 폴리실리콘막(11)과의 콘택을 위한 콘택홀(도시하지 않음)을 형성한 다음, 전세정(Pre-cleaning)을 실시한 후, 채널 폴리실리콘막(13)을 증착한다. 이어서, 소스/드레인 마스크를 이용한 이온주입을 통하여 소스/드레인을 형성한다. 여기서, 도면부호 '14'는 액세스(Access) 트랜지스터의 노드 콘택 형성 영역을 나타내며, '15'는 드레인 오프셋 '16'은 소스 오버랩을 나타낸다.
이하 도 1 및 도 2를 참조하여 종래기술에 따른 문제점을 설명한다.
TFT 소자는 채널 형성시 폴리실리콘을 이용하기 때문에 용적(Bulk) 트랜지스터에 비해 취약하고 공정 변수에 의해 전기적 특성이 쉽게 열화되는 특성을 갖고있다. 특히, TFT 소자의 특성에 영향을 미치는 많은 변수 중에서 하부 게이트형 TFT 소자 제조 단계에서 게이트 폴리실리콘막(11) 형성 및 게이트 산화막(12)을 증착하고 후속 채널 폴리실리콘막(13)과 게이트 폴리실리콘막(11)과의 통전을 위한 플라즈마 식각 및 피알 스트립(PR strip)을 진행한 다음에 채널 폴리실리콘막(13) 증착을 위해 튜브(Tube)에 기판이 로딩(Loading)되기 전까지의 정체 시간이 길 경우에 정체 시간이 경과됨에 따라 급격하게 누설전류가 증가한다는 것을 양산 중인 2M SRAM(Static Random Access Memory; 이하 SRAM이라 함) 소자의 묶음 단위(Lot)에 대한 통계적인 분석을 통해 알수 있었으며, 이러한 원인에 대한 AES(Auger Electron Spectroscopy) 및 XPS(X-ray Photoelectron Spectroscopy) 등의 표면 분석 장비를 이용하여 계면 상태를 분석한 결과 계면에서의 미량의 오염된 카본(Contaminated carbon)의 양과 밀접한 관계가 있는 것으로 밝혀졌다.
이러한 카본이 불순물로 작용하여 전자 또는 정공 등의 이동도를 감소시키는 역할을 하며, 상기 지체된 정체시간 만큼 형성된 미량의 카본 원자가 급격한 누설전류의 증가를 유발하는 것으로 양산 공정에서의 정확한 정체 시간 관리가 힘들어지며 세정 및 증착 장비 운용 상의 많은 문제점을 수반한다.
한편, 상기한 바와 같은 탄소원자에 의한 오염을 제거하기 위해 튜브에 기판을 로딩하기 전에 습식 세정을 실시하게 된다.
그러나, 이러한 습식 세정에서는 통상적인 케미칼 예컨대, 불산계통의 용액을 사용하고 있는 바, 다음과 같은 문제점이 발생하게 된다.
1. 습식 케미칼에 따른 파티클 제어가 어렵다.
2. 세정 공정에 따른 많은 순수와 케미칼의 소모가 발생한다.
3. 케미칼에 의한 절연막 등 다른 막들의 손실이 발생될 가능성이 높다.
따라서, 습식 세정에 따른 상기한 문제점을 극복하기 위한 새로운 공정이 필요하게 된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 누설전류 증가를 방지하며, 공정 상의 관리 능률을 향상시킬 수 있는 박막 트랜지스터 제조 방법을 제공하는데 그 목적이 있다.
도 1은 TFT 셀의 TEM 사진,
도 2는 도 1을 A-A' 방향으로 절단한 종래기술에 따른 하부 게이트형 TFT 소자의 개략도,
도 3a 내지 도 3d는 본 발명에 따른 TFT 제조 공정을 도시한 단면도,
도 4는 본 발명에 따른 NOR 공정의 하드웨어 구조를 도시한 개략도,
도 5는 본 발명에 따른 NOR 공정의 반응 메카니즘을 도시한 개략도.
* 도면의 주요 부분에 대한 부호의 설명
30 : 기판
31 : 절연막
32 : 게이트용 폴리실리콘막
33 : 게이트절연막
X : 자연산화막
Y : 카본 오염물질
상기의 목적을 달성하기 위한 본 발명은, 기판 상에 박막 트랜지스터의 게이트용 폴리실리콘막을 형성하는 단계; 상기 게이트용 폴리실리콘막을 포함한 전체 구조 상부에 게이트절연막을 형성한 후, 상기 게이트절연막을 선택적으로 식각하여 상기 게이트용 폴리실리콘막 표면을 노출시키는 콘택홀을 형성하는 단계; 건식 세정에 의해 상기 콘택홀 내의 상기 폴리실리콘막 표면에 형성된 자연산화막을 제거함과 동시에 상기 게이트절연막 또는 상기 게이트용 폴리실리콘막의 카본 오염을 제거하는 단계; 및 상기 노출된 게이트용 폴리실리콘막을 포함한 전체 구조 상부에 채널용 폴리실리콘막을 형성하는 단계를 포함하는 박막 트랜지스터 제조 방법을 제공한다.
바람직하게, 본 발명의 상기 건식 세정 단계는, 소정의 가스에 의한 다운 플로우 플라즈마를 형성하여 상기 기판 상에 카본 부산물을 형성하는 단계; 및 상기 카본 부산물을 휘발시키는 단계를 포함하는 것을 특징으로 하며,
상기 가스는 NF3또는 SF6와 H2및 N2를 포함한 혼합 가스인 것을 특징으로 하며,
상기 플라즈마를 형성하는 단계는, NF3는 50SCCM 내지 200SCCM, 상기 N2는 500SCCM 내지 3000SCCM을 이용하며, 400W 내지 2000W의 파워 및 300Pa 내지 1000Pa의 압력 하에서 1분 내지 5분 동안 실시하는 것을 특징으로 하며,
상기 카본 부산물을 휘발시키는 단계는 150℃ 내지 250℃의 온도 하에서 실시하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
도 3a내지 도 3d는 본 발명의 일실시예에 따른 TFT 제조 공정을 도시한 단면도이다.
먼저 도 3a에 도시된 바와 같이, 반도체 소자를 이루기 위한 여러 요소가 형성된 기판(30) 상에 절연막(31)을 형성한 다음, 절연막(31) 상에 TFT의 게이트용 폴리실리콘막(32) 패턴을 형성한 다음, 그 상부에 구체적으로, 그 표면을 따라 게이트절연막(33)을 형성하는 바, 여기서 게이트 절연막(43)은 HfO2, Al2O3, ZrO2, La2O3, TiO2또는 Y2O3등의 산화막계열을 이용하는 것이 바람직하다.
이어서 도 3b에 도시된 바와 같이, 전체 구조 상부에 예컨대, 노드 콘택을 정의하기 위한 감광막 패턴(34)을 형성한 다음, 감광막 패턴(34)을 마스크로 한 식각 공정을 통하여 게이트용 폴리실리콘막(32) 표면을 노출시키는 콘택홀(35)을 형성한 후, 식각에 따른 부산물을 제거하기 위해 세정 공정을 실시한다.
다음으로 도 3c에 도시된 바와 같이, 건식 세정에 의한 콘택홀(35) 내의 폴리실리콘막(32) 표면에 형성된 자연산화막(X)을 제거함과 동시에 게이트절연막(33) 또는 게이트용 폴리실리콘막(32) 표면의 카본 등의 오염물질(Y)을 제거하는 바, 카본 'C'가 포함되지 않은 식각 가스 예컨대, NF3또는 SF6에 H2및 N2를 포함한 혼합 가스의 플라즈마를 사용하여 이루어진다.
일반적으로, 자연산화막제거(Native Oxide Removal; 이하 NOR이라 함)는 습식 공정으로 진행되는 바, 본 발명에서는 건식에 의한 자연산화막 공정을 적용하며 이에 따라 자연산화막(X) 제거와 동시에 카본 오염물질(Y)을 제거하고자 하는 것이다,
여기서, N2가스는 플라즈마의 다운스트림을 위한 것이고, H2는 NF3또는 SF6를 활성화시키기 위한 것이다.
NOR 공정시 그 챔버 내의 압력을 300Pa 내지 1000Pa로 유지하며, NF3와 SF6는50 SCCM 내지 200 SCCM, N2는 500 SCCM 내지 3000 SCCM를 이용한다. 따라서, 카본에 의한 오염은 상기한 NOR 방법을 이용한 건식 세정 공정을 통하여 제거된다.
이하, 첨부한 도 4 및 도 5를 참조하여 상기한 본 발명의 NOR 공정을 상세히 살펴보는 바, 건식에 의한 NOR 공정은 H2와 N2의 혼합 가스를 플라즈마한 후에 그 가스 흐름의 하류에서 플라즈마화 되지 않는 NF3등을 첨가하고, 이 NF3의 첨가 가스에 의해서 실리콘 기판 표면의 자연산화막을 제거하고 그 표면 원자 결합을 종단처리하는 방법으로서, 플라즈마 중에서의 전자, 양이온, 광자 등의 고에너지 입자와의 충돌로 NF3가 해리하여 불소 원자가 생기는 일을 회피할 수 있다. 이러한 이유 때문에 처리 후의 기판 표면에 불소가 남지도 않고, 불소 원자가 석영 등의 진공 용기 내벽을 식각하여 파티클을 발생시킬 우려도 없어지게 된다.
도 4는 본 발명에 따른 NOR 공정의 하드웨어 구조를 도시한 개략도이며, 도 5는 반응 메카니즘을 도시한 개략도이다.
도 4를 참조하면, 챔버(100), 플라즈마 발생부(101), 마이크로파 발생원(102), 제1가스공급원(103a), 제2가스공급원(103b), 제3가스공급원(103c) 및 처리부(105)가 도시되어 있으며, 챔버(100)는 가스를 배기하기 위한 가스 배기구(104b)와 가스를 도입하기 위한 가스 도입구(104a, 104c)를 갖는다.
플라즈마 발생부(101)는 마이크로파 발생원(102)으로 부터 공급되는 마이크로파를 도입하여 후술하는 가스를 도입하기 위한 것이다. 처리부(105)는 기판(30) 표면의 자연산화막(X) 제거나 수소 종단 처리를 위한 영역이고, 자연산화막(X) 등이 형성된 기판(30)이 놓여지며, 처리부(105)는 플라즈마 발생부(101)보다 일정 거리 만큼 떨어진 가스 흐름의 하류에 설치되어 있으며, 마이크로파 발생원(102)은 주파수 2.45GHz의 마이크로파를 생성하여 플라즈마 발생부(101)에 공급하는 것이다.
제1가스공급원(103a)은 N2가스를 그 중에 가지고 있으며, 제2가스공급원(103b)은 H2가스를 그 중에 가지고 있으며, 제3가스공급원(103c)은 NF3가스를 그 중에 가지고 있다.
한편, 도면에 도시되지는 않았지만 각 가스공급원(103a, 103b, 103c)은 가스 유량을 제어하기 위한 매스플로 콘트롤러를 구비하고 있다.
상기한 구조의 NOR 하드웨어를 이용한 본 발명의 건식 세정 공정을 도 4 및 도 5를 참조하여 상세히 설명한다.
콘택홀(35)이 형성된 기판(30)을 챔버(100) 내의 처리부(105)에 장착한 다음, 가스 배기구(104b)를 통하여 챔버(100) 내의 가스를 배기하면서 N2및 H2가스를 가스 도입구(104a)로 부터 챔버(100) 내로 도입한다(도 5의 '가').
다음에 주파수 2.45GHz이고, 400W 내지 2000W인 마이크로파를 마이크로파 발생원(102)에서 플라즈마 발생부(101)로 도입함에 따라서 플라즈마 발생부(101)에서 가스가 방전하여 수소이온(H*), 질소이온(N*), 전자, 수소 라디칼 등이 발생한다. 이 때 플라즈마 상태의 가스는 플라즈마 발생부(101)의 근방에 국부적으로 존재하고, 그 가스 흐름의 하류에는 수소이온, 질소이온 전자 및 수소 라디칼 중의 수소라디칼을 많이 포함하는 활성가스가 가스의 흐름에 따라서 이동한다.
이어서, 플라즈마 영역으로 부터 가스 흐름의 하류측에 있는 가스 도입구(104c)를 통하여 NF3가스를 챔버 내로 도입하여 활성가스에 첨가한다.
따라서, 활성가스와 NF3는 처리부(105)에 도달할 사이에 반응을 하여 NF*와, NF3Hx 등을 발생하게 되며, 이 상태로 소정 시간 동안 유지하면, 기판(30) 상의 자연산화막이 완전히 제거되는 동시에 기판(30) 표면의 실리콘 원자에 수소와 질소 및 불소가 결합한 화학 반응 부산물((NH4)2SiF6)에 카본이 결합한 카본 부산물이 형성된다(도 5의 '다').
이어서, NF3, N2, H2의 순서로 챔버(100) 내로의 공급을 중지한 후에, 마이크로파의 인가를 종료하여 H2및 N2의 플라즈마화를 정지한다. 그 후 200℃ 정도(바람직하게는 150℃ 내지 250℃)의 고온에서 일정 시간 동안 열처리하여 상기 카본 부산물을 휘발시키는 바, 이 때 SiF4, N2, H2O, SiF4, NH3, H2, CFN*, CN*, CH* 또는 CF* 등이 휘발되어 가스 배기구(104b)를 통해 배기된다(도 5의 '라').
따라서, 도 5의 '라'에 도시된 바와 같이 습식 세정시 발생할 수 있는 절연막(33) 등의 손실을 방지할 수 있으며, TFT의 동작 및 수율에 가장 큰 영향을 미치는 카본을 효과적으로 제거함과 동시에 자연산화막을 제거할 수 있게 되므로 별도의 공정 도입 또한 요하지 않는다.
다음으로 도 3d에 도시된 바와 같이, 전체 구조 상부에 채널용폴리실리콘막(36)을 증착한 후, 소스/드레인 마스크를 이용한 이온주입을 통하여 소스/드레인을 형성하는 바, 채널 폴리실리콘막(36)은 SiH4또는 Si2H6등의 소스물질을 이용하여 400℃ 내지 700℃의 온도 하에서 증착되며, 100Å 내지 1000Å의 두께가 되도록 한다. 여기서, 도면부호 '47'은 액세스(Access) 트랜지스터의 노드 콘택 형성 영역을 나타내며, '48'은 드레인 오프셋 '49'는 소스 오버랩을 나타낸다.
상기한 바와 같이 이루어지는 본 발명은, 채널 폴리실리콘막 증착을 위하여 튜브에 기판이 로딩되기 전에 대기 중 노출에 따른 카본의 오염을 건식에 의한 자연산화막 제거 공정을 통해 동시에 이룰 수 있어, 별도의 추가 공정없이 카본 오염에 따른 제반 문제점들을 해결 할 수 있음을 실시예를 통해 알아 보았는 바, 그 장점을 요약하면 다음과 같다.
1. BPSG/HDP/TEOS 사이의 낮은 선택비로 인하여 보잉(Bowing) 등이 없이 콘택 프로파일을 개선할 수 있다.
2. 자연산화막 및 탄소 오염을 동시에 제거할 수 있으며, 재흡착 또한 방지할 수 있다.
3. 표면거칠기를 개선할 수 있다.
4. 건식에 의한 공정을 진행하므로 습식 용액 사용에 따른 얼룩(Water mark) 등이 남지 않는다.
5. 비교적 저온에서 공정 진행이 가능하다(공정진행시 25℃, 열처리시 200℃ 정도)
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은, 채널용 폴리실리콘막 증착 전 카본의 오염을 건식 세정을 통하여 효과적으로 제거함으로써, 누설전류 특성을 향상시킬 수 있으며, 공정 운용 상의 문제점을 해결할 수 있어, 소자의 수율 및 전기적 특성 향상을 동시에 이룰 수 있는 탁월한 효과를 기대할 수 있다.
Claims (7)
- 기판 상에 박막 트랜지스터의 게이트용 폴리실리콘막을 형성하는 단계;상기 게이트용 폴리실리콘막을 포함한 전체 구조 상부에 게이트절연막을 형성한 후, 상기 게이트절연막을 선택적으로 식각하여 상기 게이트용 폴리실리콘막 표면을 노출시키는 콘택홀을 형성하는 단계;건식 세정에 의해 상기 콘택홀 내의 상기 폴리실리콘막 표면에 형성된 자연산화막을 제거함과 동시에 상기 게이트절연막 또는 상기 게이트용 폴리실리콘막의 카본 오염을 제거하는 단계; 및상기 노출된 게이트용 폴리실리콘막을 포함한 전체 구조 상부에 채널용 폴리실리콘막을 형성하는 단계를 포함하는 박막 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 건식 세정 단계는,소정의 가스에 의한 다운 플로우 플라즈마를 형성하여 상기 기판 상에 카본 부산물을 형성하는 단계; 및상기 카본 부산물을 휘발시키는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제 2 항에 있어서,상기 가스는 NF3또는 SF6와 H2및 N2를 포함한 혼합 가스인 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제 2 항 또는 제 3 항에 있어서,상기 플라즈마를 형성하는 단계는,NF3는 50SCCM 내지 200SCCM, 상기 N2는 500SCCM 내지 3000SCCM을 이용하며, 400W 내지 2000W의 파워 및 300Pa 내지 1000Pa의 압력 하에서 1분 내지 5분 동안 실시하는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제 2 항에 있어서,상기 카본 부산물을 휘발시키는 단계는 150℃ 내지 250℃의 온도 하에서 실시하는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 채널용 폴리실리콘막을 형성하는 단계는,SiH4또는 Si2H6을 이용하여 400℃ 내지 700℃의 온도 하에서 실시하는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 채널용 폴리실리콘막은, 100Å 내지 1000Å의 두께로 형성하는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
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Cited By (3)
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|---|---|---|---|---|
| KR101034102B1 (ko) * | 2003-12-22 | 2011-05-13 | 엘지전자 주식회사 | 휴대폰의 시간 표시 방법 |
| US8476123B2 (en) | 2010-07-30 | 2013-07-02 | Samsung Display Co., Ltd. | Method for manufacturing thin film transistor array panel |
| CN107507761A (zh) * | 2017-08-31 | 2017-12-22 | 长江存储科技有限责任公司 | 一种多晶硅沉积方法以及多晶硅沉积设备 |
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