JPH02137336A - Ｍｏｓ型電界効果トランジスタの製造方法 - Google Patents
Ｍｏｓ型電界効果トランジスタの製造方法Info
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- JPH02137336A JPH02137336A JP29159088A JP29159088A JPH02137336A JP H02137336 A JPH02137336 A JP H02137336A JP 29159088 A JP29159088 A JP 29159088A JP 29159088 A JP29159088 A JP 29159088A JP H02137336 A JPH02137336 A JP H02137336A
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Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＯＳ型電界効果トランジスタの製造方法、特
にＳｏ Ｉ （Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎ５ｕｌａｔ
ｏｒ）基板に形成するＭＯＳ型電界効果トランジスタの
製造方法に関する。
にＳｏ Ｉ （Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎ５ｕｌａｔ
ｏｒ）基板に形成するＭＯＳ型電界効果トランジスタの
製造方法に関する。
最近のＶＬＳ Ｉにおいては、高集積化とＦｌＩＩＳＩ
ｌｌ化に伴い、ゲート長が０．８μｍ程度のＭＯＳ型電
界効果トランジスタが用いられている。また、ＳＯＩ基
板に形成されるＭＯ３型電界効果トランジスタにおいて
は、従来結晶成長が容易であるＳＯＩ膜厚が０．５μｍ
程度の単結晶膜が用いられていた。
ｌｌ化に伴い、ゲート長が０．８μｍ程度のＭＯＳ型電
界効果トランジスタが用いられている。また、ＳＯＩ基
板に形成されるＭＯ３型電界効果トランジスタにおいて
は、従来結晶成長が容易であるＳＯＩ膜厚が０．５μｍ
程度の単結晶膜が用いられていた。
しかし、０．５μｍと厚いＳＯＩ膜を用いた場合には、
パンチスルーや短チヤネル効果という２次元効果のため
にＭＯ３型電界効果トランジスタの特性は、劣化するが
、Ｓｏｌ膜厚を最大空乏層厚以下にすることにより、２
次元効果や基板浮遊効果を低減できることが最近報告さ
れている。薄いＳＯ■膜の形成方法は、−度０．５μ１
１程度の厚い５０１１１１Ｉを形成した後、種々のエツ
チング法により薄膜化を行なっている。
パンチスルーや短チヤネル効果という２次元効果のため
にＭＯ３型電界効果トランジスタの特性は、劣化するが
、Ｓｏｌ膜厚を最大空乏層厚以下にすることにより、２
次元効果や基板浮遊効果を低減できることが最近報告さ
れている。薄いＳＯ■膜の形成方法は、−度０．５μ１
１程度の厚い５０１１１１Ｉを形成した後、種々のエツ
チング法により薄膜化を行なっている。
しかしながら、微細ゲート長を有するＭＯ３型電界効果
トランジスタにおいては、ゲート領域のＳＯＩ膜厚を５
０ｎａ程度以下にしなくては、２次元効果を十分に抑制
することはできない、そのため、。
トランジスタにおいては、ゲート領域のＳＯＩ膜厚を５
０ｎａ程度以下にしなくては、２次元効果を十分に抑制
することはできない、そのため、。
ゲート領域あるいはトランジスタ全領域のＳｏｌ膜の膜
厚を５０ｒ＋ｎ程度以下にしなければならない。
厚を５０ｒ＋ｎ程度以下にしなければならない。
しかし、そのように薄い５ＯＩＷＡを広く形成すること
は、従来のビームアニール法や固相成長法では困難であ
るばかりでなく、現在性なっている厚いＳｏｌをエツチ
ングにより薄くする方法においても、均一性、制御性の
面から極めて困難である。
は、従来のビームアニール法や固相成長法では困難であ
るばかりでなく、現在性なっている厚いＳｏｌをエツチ
ングにより薄くする方法においても、均一性、制御性の
面から極めて困難である。
本発明の目的は、このような従来の問題点を解消しうる
ＭＯ３型電界効果トランジスタの製造方法を提供するこ
とにある。
ＭＯ３型電界効果トランジスタの製造方法を提供するこ
とにある。
前記目的を達成するため、本発明に係るＭＯ３型電界効
果トランジスタの′ＩＡ造方法においては、ゲートｆ′
Ｉ域以外の絶縁体基板上の単結晶半導体薄膜を残してゲ
ート領域となるべき単結晶薄膜部分をエツチング除去す
る工程と、半導体膜を絶縁基板上に堆積する工程と、ソ
ース、ドレイン領域を種とする単結晶成長法によりゲー
ト領域に単結晶半導体薄膜を形成する工程とを含むもの
である。
果トランジスタの′ＩＡ造方法においては、ゲートｆ′
Ｉ域以外の絶縁体基板上の単結晶半導体薄膜を残してゲ
ート領域となるべき単結晶薄膜部分をエツチング除去す
る工程と、半導体膜を絶縁基板上に堆積する工程と、ソ
ース、ドレイン領域を種とする単結晶成長法によりゲー
ト領域に単結晶半導体薄膜を形成する工程とを含むもの
である。
本発明においては、従来のＭＯ３型電界効果トランジス
タの製造方法とは異なり、まず、厚い５ｏｔｌを形成し
た後、ソース、ドレインｉ！ｆＡ部分のみを残して、ゲ
ート領域の５ＯＩｌｉを完全に除去する０次に、所望の
薄い膜厚の非結晶あるいは多結晶半導体薄膜を基板上に
堆積した後、近接するソース、ドレイン領域を種として
、ゲート領域の半導体膜を単結晶化する。この場合、単
結晶化すべきゲート領域は、せいぜい１μｍ程度であり
、容易に単結晶化が可能である。この結果、従来の薄い
３０１ＷＡ形成に必要であった高精度のエツチング法を
必要としない。
タの製造方法とは異なり、まず、厚い５ｏｔｌを形成し
た後、ソース、ドレインｉ！ｆＡ部分のみを残して、ゲ
ート領域の５ＯＩｌｉを完全に除去する０次に、所望の
薄い膜厚の非結晶あるいは多結晶半導体薄膜を基板上に
堆積した後、近接するソース、ドレイン領域を種として
、ゲート領域の半導体膜を単結晶化する。この場合、単
結晶化すべきゲート領域は、せいぜい１μｍ程度であり
、容易に単結晶化が可能である。この結果、従来の薄い
３０１ＷＡ形成に必要であった高精度のエツチング法を
必要としない。
以下、本発明の実施例を図面を参照して説明する。
第１図（ａ）〜（（３）は本発明の一実施例を示した模
式的断面図である。
式的断面図である。
第１図（ａ）に示すように、厚さ０．５μｌのＳＯＩＭ
３をシリコン基板１上の厚さ１μｍの熱酸化膜２上に形
成した後、ＬＯＣＯ３法により素子分離を行う０次いで
、第１図（ｂ）に示すように、前記Ｓｏｌ膜３のゲート
領域形成部分を通常のホトレジスト工程とドライエツチ
ング工程によりエツチング除去した後、非結晶５１Ｍ４
をＣＶＤ法により３０ ｎ ｎ堆積する。第１図（Ｃ）
に示すように、前記８１基板１を窒素雰囲気中、６００
℃、５時間、電気炉でアニールすることにより、該非結
晶Ｓ１膜４をソース、ドレイン領域の単結晶ＳＯＩ膜を
種として、固相成長させ、単結晶３０１３にする。この
工程により、３０ｒ＋ｎ厚のＳＯＩ膜３をゲート領域に
形成する。さらに、基板１の全面にチャネルドーピング
を行なった後、前記Ｓｏｌ膜３の表面を熱酸化し、ゲー
ト酸化ＩＩＩ ５を形成し、続いてゲート電極となる多
結晶Ｓｌ膜６を０．５μ瓜だけＣＶＤ法により堆積する
く第１図（ｄ））、次いで、第１図（１３）に示すよう
に、前記多結晶Ｓｉｌ漠を通常のホトレジスト工程とド
ライエツチング工程により、エツチングし、ゲートｔ４
Ｆ！６ａを形成する。
３をシリコン基板１上の厚さ１μｍの熱酸化膜２上に形
成した後、ＬＯＣＯ３法により素子分離を行う０次いで
、第１図（ｂ）に示すように、前記Ｓｏｌ膜３のゲート
領域形成部分を通常のホトレジスト工程とドライエツチ
ング工程によりエツチング除去した後、非結晶５１Ｍ４
をＣＶＤ法により３０ ｎ ｎ堆積する。第１図（Ｃ）
に示すように、前記８１基板１を窒素雰囲気中、６００
℃、５時間、電気炉でアニールすることにより、該非結
晶Ｓ１膜４をソース、ドレイン領域の単結晶ＳＯＩ膜を
種として、固相成長させ、単結晶３０１３にする。この
工程により、３０ｒ＋ｎ厚のＳＯＩ膜３をゲート領域に
形成する。さらに、基板１の全面にチャネルドーピング
を行なった後、前記Ｓｏｌ膜３の表面を熱酸化し、ゲー
ト酸化ＩＩＩ ５を形成し、続いてゲート電極となる多
結晶Ｓｌ膜６を０．５μ瓜だけＣＶＤ法により堆積する
く第１図（ｄ））、次いで、第１図（１３）に示すよう
に、前記多結晶Ｓｉｌ漠を通常のホトレジスト工程とド
ライエツチング工程により、エツチングし、ゲートｔ４
Ｆ！６ａを形成する。
以上実施例においては、ゲート領域の単結晶膜を形成す
る方法として固相成長法を用いたが、ビームアニール法
などを用いることができる。
る方法として固相成長法を用いたが、ビームアニール法
などを用いることができる。
また、前記実施例においては、ゲート電極６ａの材料と
して多結晶５１Ｍ４を用いたが、これに限る必要はなく
、高融点金属等の金属膜やポリサイド構造の薄膜も用い
ることができる。
して多結晶５１Ｍ４を用いたが、これに限る必要はなく
、高融点金属等の金属膜やポリサイド構造の薄膜も用い
ることができる。
以上説明しなように本発明によれば、従来のＭＯＳ型電
界効果トランジスタの製造方法とは異なり、ゲート領域
の薄い５ＯＩＷＡは、周辺部の厚いＳＯＩｌｇｌを形成
した後に周辺部のＳｏｌ膜を種として形成するため、従
来の薄いＳｏｌ膜形成に必要であった高精度のエツチン
グ法を必要としない。
界効果トランジスタの製造方法とは異なり、ゲート領域
の薄い５ＯＩＷＡは、周辺部の厚いＳＯＩｌｇｌを形成
した後に周辺部のＳｏｌ膜を種として形成するため、従
来の薄いＳｏｌ膜形成に必要であった高精度のエツチン
グ法を必要としない。
また、前記実施例において示したように、薄いＳｏｌ膜
にＭＯ３型電界効果トランジスタを形成した場合でも、
ソース、ドレイン領域を厚いままに保つことができるの
で、ソース、トレイン領域の抵抗を上げずにトランジス
タを作製できる効果を有する。
にＭＯ３型電界効果トランジスタを形成した場合でも、
ソース、ドレイン領域を厚いままに保つことができるの
で、ソース、トレイン領域の抵抗を上げずにトランジス
タを作製できる効果を有する。
第１図（ａ）〜（０）は本発明の一実施例を示す模式的
断面図である。 １・・・シリコン基板 ２・・・熱酸化膜３・・・
５ＯＩＩＦ！！！ ４・・・非結晶５ｉｎ５・
・・ゲート酸化膜 ６・・・多結晶５ｉＷＡ６ａ・
・・ゲート電極 特許出願人 日本電気株式会社
断面図である。 １・・・シリコン基板 ２・・・熱酸化膜３・・・
５ＯＩＩＦ！！！ ４・・・非結晶５ｉｎ５・
・・ゲート酸化膜 ６・・・多結晶５ｉＷＡ６ａ・
・・ゲート電極 特許出願人 日本電気株式会社
Claims (1)
- （１）絶縁体基板上の単結晶半導体薄膜に形成するＭＯ
Ｓ型電界効果トランジスタにおいて、ゲート領域以外の
絶縁体基板上の単結晶半導体薄膜を残してゲート領域と
なるべき単結晶薄膜部分をエッチング除去する工程と、
半導体膜を絶縁基板上に堆積する工程と、ソース、ドレ
イン領域を種とする単結晶成長法によりゲート領域に単
結晶半導体薄膜を形成する工程とを含むことを特徴とす
るＭＯＳ型電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29159088A JPH02137336A (ja) | 1988-11-18 | 1988-11-18 | Ｍｏｓ型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29159088A JPH02137336A (ja) | 1988-11-18 | 1988-11-18 | Ｍｏｓ型電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02137336A true JPH02137336A (ja) | 1990-05-25 |
Family
ID=17770912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29159088A Pending JPH02137336A (ja) | 1988-11-18 | 1988-11-18 | Ｍｏｓ型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02137336A (ja) |
-
1988
- 1988-11-18 JP JP29159088A patent/JPH02137336A/ja active Pending
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