JP2006024881A - 薄膜トランジスター及びその製造方法 - Google Patents

薄膜トランジスター及びその製造方法 Download PDF

Info

Publication number
JP2006024881A
JP2006024881A JP2004377841A JP2004377841A JP2006024881A JP 2006024881 A JP2006024881 A JP 2006024881A JP 2004377841 A JP2004377841 A JP 2004377841A JP 2004377841 A JP2004377841 A JP 2004377841A JP 2006024881 A JP2006024881 A JP 2006024881A
Authority
JP
Japan
Prior art keywords
layer
capping layer
thin film
film transistor
seeds
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2004377841A
Other languages
English (en)
Other versions
JP4095064B2 (ja
Inventor
Byoung-Keon Park
炳建 朴
Ki-Yong Lee
基龍 李
Jin-Wook Seo
晉旭 徐
Tae-Hoon Yang
泰勳 梁
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung SDI Co Ltd
Original Assignee
Samsung SDI Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung SDI Co Ltd filed Critical Samsung SDI Co Ltd
Publication of JP2006024881A publication Critical patent/JP2006024881A/ja
Application granted granted Critical
Publication of JP4095064B2 publication Critical patent/JP4095064B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02422—Non-crystalline insulating materials, e.g. glass, polymers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02595—Microstructure polycrystalline
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02672—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using crystallisation enhancing elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
    • H01L27/1277—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor using a crystallisation promoting species, e.g. local introduction of Ni catalyst
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1296—Multistep manufacturing methods adapted to increase the uniformity of device parameters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/914—Doping
    • Y10S438/923—Diffusion through a layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Materials Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Recrystallisation Techniques (AREA)
  • Thin Film Transistor (AREA)

Abstract

【課題】 キャッピング層のパターニングを通じてライン形態シードを形成して結晶化することにより、結晶が成長する位置及び方向を調節して素子特性を向上させ、均一な値を有する薄膜トランジスターを提供する。
【解決手段】 本発明による薄膜トランジスターの製造方法は、基板上に非晶質シリコン層を形成する段階と、前記非晶質シリコン層上に第１のキャッピング層を形成する段階と、前記第１のキャッピング層上に第２のキャッピング層を形成した後に、シードがライン形態に形成されるように前記第２のキャッピング層をパターニングする段階と、前記第２のキャッピング層パターン上に金属触媒層を形成する段階と、前記金属触媒を拡散させる段階と、前記非晶質シリコン層を結晶化した後にパターニングして半導体層パターンを形成する段階と、を含む。
【選択図】 図１Ｅ

Description

本発明は、薄膜トランジスター及びその製造方法に関し、より詳しくは、非晶質シリコン層上部にキャッピング層及び金属触媒層を形成して結晶化することを含む薄膜トランジスター及びその製造方法に関する。
一般に、多結晶シリコン層は、高い電界効果移動度と高速動作回路に適用が可能であり、ＣＭＯＳ回路構成が可能である長所により、薄膜トランジスター用半導体層の用途としてたくさん使用されている。このような多結晶シリコン層を用いた薄膜トランジスターは、主に能動行列液晶ディスプレー装置(ＡＭＬＣＤ)の能動素子と、有機電界発光素子(ＯＬＥＤ)のスイッチング素子及び駆動素子に使用される。
この時、薄膜トランジスターに使用する多結晶シリコン層は、直接蒸着法、高温熱処理を用いた技術又はレーザー熱処理方法などを用いて製作する。レーザー熱処理方法は、低温工程が可能であり、高い電界効果移動度を具現することができるが、高価のレーザー装備が必要なので代替技術が研究されている。
現在、金属を用いて非晶質シリコンを結晶化する方法は、固相結晶化(ＳＰＣ：Solid Phase Crystallization)より低い温度で短時間内に結晶化させる長所を有するので活発に研究されている。金属を用いた結晶化方法は、金属誘導結晶化(ＭＩＣ：Metal Induced Crystallization) 方法と、金属誘導側面結晶化(ＭＩＬＣ：Metal Induced Lateral Crystallization)方法に区分される。しかし、金属を用いた前記方法の場合にも金属汚染により薄膜トランジスターの素子特性が低下される問題点がある。
一方、金属量を減らして良質の多結晶シリコン層を形成するために、イオン注入機を用いて金属のイオン濃度を調節して高温処理、急速熱処理又はレーザー照射により良質の多結晶シリコン層を形成する技術と、金属誘導結晶化方法により多結晶シリコン層の表面を平坦化させるために、粘性がある有機膜と液状の金属を混合してスピンコーティング方法により薄膜を蒸着した後に熱処理工程により結晶化する方法が開発されている。しかし、前記結晶化方法の場合にも多結晶シリコン層において一番重であるグレーンサイズの大型化及び均一度側面に問題がある。
前記問題を解決するために、キャッピング層を用いた結晶化方法により多結晶シリコン層を製造する方法(韓国公開特許番号２００３−００６０４０３)が開発された。前記方法は、基板上に非晶質シリコン層を形成して前記非晶質シリコン層上にキャッピング層を形成した後、前記キャッピング層上に金属触媒層を蒸着して熱処理或いはレーザーを用いて金属触媒をキャッピング層を通じて非晶質シリコン層に拡散させてシードを形成させた後に、これを用いて多結晶シリコン層を得る方法である。前記方法は、金属触媒がキャッピング層を通じて拡散されるので、必要以上の金属汚染を防止できる長所がある。
しかし、前記方法の場合にも金属触媒の均一な低濃度制御が困難であり、結晶化が始まる位置、成長方向及び結晶粒のサイズを制御しにくい問題点がある。
したがって、本発明は上述したような従来技術の問題点を解決するためになされたもので、その目的は、キャッピング層のパターニングを通じてライン(line)形態シードを形成して結晶化することにより、結晶が成長する位置及び方向を調節して素子特性を向上させ、均一な値を有する薄膜トランジスターを提供することにある。
前記目的を達成するための本発明による薄膜トランジスターは、基板と、前記基板上に形成された半導体層パターンと、前記半導体層パターン上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を含み、前記半導体層パターン内のチャンネル層に形成された多結晶シリコンの低角結晶粒境界ら(low angle grain boundary)は、電流が流れる方向を基準として−１５〜＋１５゜をなし、前記多結晶シリコンの低角結晶粒境界らは、電流が流れる方向を基準として平行をなすことを特徴とする。
好ましくは、前記半導体層パターン内のチャンネル層には、多結晶シリコンの結晶粒境界(grain boundary)が一つ形成される。
好ましくは、前記基板と前記半導体層パターンとの間に形成されたバッファー層をさらに含み、前記バッファー層は、シリコン窒化膜又はシリコン酸化膜からなる。
一方、本発明の一側面による薄膜トランジスターの製造方法は、基板上に非晶質シリコン層を形成する段階と、前記非晶質シリコン層上に第１のキャッピング層を形成する段階と、前記第１のキャッピング層上に第２のキャッピング層を形成した後に、シードがライン形態に形成されるように前記第２のキャッピング層をパターニングする段階と、前記第２のキャッピング層パターン上に金属触媒層を形成する段階と、前記金属触媒を拡散させる段階と、前記非晶質シリコン層を結晶化した後にパターニングして半導体層パターンを形成する段階と、を含む。
好ましくは、前記第１のキャッピング層及び前記第２のキャッピング層パターンは、シリコン窒化膜又はシリコン酸化膜からなり、前記第２のキャッピング層パターン間の間隔は、１〜５０μｍである。ここで、前記第２キャッピング層パターン間の間隔とは、いずれかの第２キャッピングパターン層と隣接した他の第２キャッピング層パターン間の距離を意味する。
好ましくは、前記第２のキャッピング層パターンは、前記第１のキャッピング層より厚い、前記第１のキャッピング層より高密度であり、前記第１のキャッピング層又は第２のキャッピング層は、プラズマ強化化学気相蒸着(ＰＥＣＶＤ)法を用いて形成する。
本発明の他の側面による薄膜トランジスターの製造方法は、基板上に非晶質シリコン層を形成する段階と、前記非晶質シリコン層上に第１のキャッピング層を形成した後に、シードがライン形態に形成されるように前記第１のキャッピング層をパターニングする段階と、前記第１のキャッピング層パターン上に第２のキャッピング層を形成する段階と前記第２のキャッピング層上に金属触媒層を形成する段階と、前記金属触媒を拡散させる段階と、前記非晶質シリコン層を結晶化した後にパターニングして半導体層パターンを形成する段階と、を含む。
好ましくは、前記第１のキャッピング層パターン及び前記第２のキャッピング層は、シリコン窒化膜又はシリコン酸化膜からなり、前記第１のキャッピング層パターンの間の間隔は、１〜５０μｍである。
好ましくは、前記第１のキャッピング層パターンは、前記第２のキャッピング層より厚い、前記第２のキャッピング層より高密度である。
本発明のまた他の側面による薄膜トランジスターの製造方法は、基板上に非晶質シリコン層を形成する段階と、前記非晶質シリコン層上にキャッピング層を形成した後に、シードがライン形態に形成されるように前記キャッピング層に凹部を形成する段階と、前記キャッピング層上に金属触媒層を形成する段階と、前記金属触媒を拡散させる段階と、前記非晶質シリコン層を結晶化した後にパターニングして半導体層パターンを形成する段階と、を含む。
好ましくは、前記ライン形態シード間の距離は、前記ライン形態シード内のシード間の距離より長い。
好ましくは、前記半導体層パターン内のチャンネル層は、前記ライン形態シードにおいて前記ライン形態シード内のシード間の距離の少なくとも１/２以上離れた領域から形成される。
好ましくは、 前記ライン形態シード間の距離と前記ライン形態シード内のシード間の距離との差は、前記チャンネル層の長さより大きい。
好ましくは、前記キャッピング層は、シリコン窒化膜又はシリコン酸化膜からなり、前記キャッピング層に形成された凹分の幅は、１〜５０μｍである。
本発明によれば、ＳＧＳ法を用いて非晶質シリコン層を結晶化することにおいて、ライン形態シードを形成して結晶化することにより、電流が流れる方向と平行に近い角度をなす低角結晶粒境界領域にチャンネル層を形成することができる。即ち、結晶が成長する位置と方向を調節することにより、素子特性を向上させ、また、均一な値を得ることができる薄膜トランジスターの製造方法を提供する利点がある。
以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお，本明細書及び図面において，実質的に同一の機能構成を有する構成要素については，同一の符号を付することにより重複説明を省略する。
図１Ａ乃至図１Ｆは、本発明の第１の実施形態による薄膜トランジスターの製造方法を説明するための工程順序図であり、図２は、成長が完了された結晶粒のＳＥＭ写真である。
図１Ａを参照すれば、基板１０上に非晶質シリコン層１１を蒸着する。前記基板１０は、絶縁基板を使用することが望ましく、ガラスを使用することもできる。前記非晶質シリコン層１１は、プラズマを用いた化学気相蒸着法(ＣＶＤ)を用いて形成できる。
前記非晶質シリコン層１１上に第１のキャッピング層１２を形成する。前記第１のキャッピング層１２は、シリコン窒化膜又はシリコン酸化膜からなり、プラズマ強化化学気相蒸着(ＰＥＣＶＤ)法を用いて形成できる。
前記第１のキャッピング層１２は、シリコン窒化膜又はシリコン酸化膜の厚さを薄くするか低密度に調節して後述する金属触媒が拡散可能に調節する。即ち、前記第１のキャッピング層１２は、金属触媒拡散可能層としての役割を担当する。
図１Ｂを参照すれば、前記第１のキャッピング層１２上に第２のキャッピング層を形成してパターニングすることにより第２のキャッピング層パターン１３を形成する。この時、後述するシード(seed)がライン形態に形成されるように前記第２のキャッピング層をパターニングする。その詳細な説明は、図１Ｃにより後術する。
前記第２のキャッピング層パターン１３は、シリコン窒化膜又はシリコン酸化膜からなり、その厚さを前記第１のキャッピング層１２より厚くするか、前記第１のキャッピング層１２より高密度で調節して後述する金属触媒が拡散不能になるように調節する。即ち、前記第２のキャッピング層パターン１３は、金属触媒拡散不能層としての役割を担当する。一般に、酸化膜又は窒化膜は、不純物の拡散においてバリアー(barrier)として作用するので、シリコン酸化膜又はシリコン窒化膜を高密度に調節することにより金属触媒が拡散されることを防止できる。一方、シリコン酸化膜又はシリコン窒化膜を低密度に調節する場合、金属触媒の拡散が容易である。
前記第２のキャッピング層パターン１３上に金属触媒１４の層を形成する。前記金属触媒１４は、ニッケルが望ましく、スパッター(Sputter)を用いて蒸着できる。また、イオン注入方法により形成することができ、プラズマを用いて形成することもできる。プラズマを用いた方法は、前記第２のキャッピング層パターン１３上に金属物質を配置してこれをプラズマに露出させて形成できる。
図１Ｃを参照すれば、前記第２のキャッピング層は、ライン形態にパターニングされていることが分かる。図１Ｃは、図１Ｂの斜視図である。
前記第２のキャッピング層がライン形態にパターニングされることにより、前記金属触媒は、後述する拡散により非晶質シリコン層でライン形態のシードを形成できる。
前記第２のキャッピング層パターン１３間の間隔(Ｃ)は、１〜５０μｍであることが前記金属触媒１４の低濃度制御及びライン形態のシード形成のために望ましい。詳しく説明すれば、第２のキャッピング層パターン１３間の間隔(Ｃ)が５０μｍを越す場合には、拡散される前記金属触媒１４が高濃度になって金属触媒の低濃度制御が困難であり、また、形成されるシードが多くなってライン形態シードの形成が難しくなる。
図１Ｄを参照すれば、前記金属触媒１４を拡散させる。前記拡散は、２００〜７００℃で１時間の間に熱処理により実行でき、前記金属触媒１４は、熱処理により前記第１のキャッピング層１２をパスして前記非晶質シリコン層１１に拡散される。拡散された前記金属触媒１４は、前記非晶質シリコン層１１でシード１５を形成する。この時、前記シード１５は、上述のようにライン形態に形成される。前記シード１５とは、前記金属触媒１４がシリコンと接して形成される金属シリサイドを意味する。後述する結晶化は、前記シード１５から行われるが、普通は、金属触媒の中で１/１００程度だけが拡散して前記シード１５を形成する。
次に、前記拡散により形成されたシード１５を含んだ前記非晶質シリコン層１１を結晶化して多結晶シリコン層を形成する。前記結晶化は、熱処理により実行でき、前記熱処理は、ファーネス(Furnace)で長期間加熱することにより行われ、この時、結晶温度は、４００〜１０００℃が望ましい。
前記温度で熱処理する場合、前記シード１５から側面へ成長して隣接した結晶粒と接して結晶粒境界を形成することにより完全結晶化される。前記のような工程順序を有する結晶化方法は、ＳＧＳ法と呼ばれる。ＳＧＳ法により結晶粒は、２０〜２００μｍまで成長でき、大きくは３００μｍまで成長できる。
この時、前記シード１５はライン形態に形成されるので、結晶化の初期段階では、放射形に結晶化が進行されるが、後には電流が流れる方向と平行に近い方向に結晶化が進行される。
図１Ｅは、結晶化の進行が完了された多結晶シリコン層の平面図である。
図１Ｅを参照すれば、前記金属触媒１４が拡散によりシード１５を形成し、前記シード１５はライン形態をなしている。第２のキャッピング層パターン１３間の間隔(Ｃ)は、いずれか一つの第２のキャッピング層パターンとこれと隣接する他の第２のキャッピング層パターンとの間の距離を意味し、前記シード１５ができる位置の幅を意味する。図面符号Ｂは、ライン形態シード間の距離を意味し、図面符号Ａは、ライン形態シード内のシード間の距離を意味する。
上述のように、熱処理により結晶化が行われ、結晶化初期には放射形に結晶化が進行される。結晶化が進行されながらライン形態シード内の隣接したシードにより成長した結晶粒と接して結晶粒境界(a)を形成し、以後には結晶化の進行方向が電流が流れる方向と平行に近くなるように進行される。電流が流れる方向と平行に近い方向での成長が続きながら隣接するライン形態シード内のシードにより成長した結晶粒と接して結晶粒境界(ｂ)を形成しながら成長が完了される。
また、結晶が進行されながら結晶粒内部にも微細な多数の結晶粒境界が形成される。これを低角結晶粒境界(ｄ)と言う。図１Ｅでは、一部の結晶粒にだけ低角結晶粒境界を示した。
図２を参照すれば、結晶粒と隣接する結晶粒が接して成長が完了された部分に結晶粒境界２２が形成されたことが分かり、成長が完了された結晶粒内部にもシード２１を中心として放射形に形成された多数の低角結晶粒境界ら２３を観察することができる。前記結晶粒境界２２だけではなく前記低角結晶粒境界ら２３の形成方向によって薄膜トランジスターの特性は変化できる。
図１Ｅを参照すれば、本発明では、ライン形態シードを形成して結晶化することにより、低角結晶粒境界(ｄ)らが結晶化の初期段階では放射形に形成されて、以後には電流が流れる方向と平行に近くなるように形成されることが分かる。
上述のように、電流が流れる方向と平行に近い成長方向を誘導するためには、前記ライン形態シード間の距離(Ｂ)は、前記ライン形態シード内のシード間の距離(Ａ)より長いことが望ましい。
また、後述する半導体層パターン内のチャンネル層は、前記ライン形態シードにおいて前記ライン形態シード内のシード間の距離(Ａ)の１/２隔離された領域から形成されることが望ましい。
したがって、チャンネル層が形成されるチャンネル形成部(Ｌ)は、電流が流れる方向と平行に近い角度をなす低角結晶粒境界(ｄ)らが存在する領域に形成できる。本発明では、電流が流れる方向とー１５〜＋１５゜をなす低角結晶粒境界(ｄ)らを形成することができる。また、前記低角結晶粒境界(ｄ)らは、電流が流れる方向と平行をなして形成することができる。上述のように、チャンネル層が電流が流れる方向とー１５〜＋１５゜をなす低角結晶粒境界(ｄ)ら領域に形成された場合には、特性が優秀であり、均一な薄膜トランジスターを製造することができる。
前記低角結晶粒境界(ｄ)らが形成された領域に前記チャンネル層を形成するためには、前記ライン形態シード間の距離(Ｂ)と前記ライン形態シード内のシード間の距離(Ａ)との差がチャンネル層の長さより大きいことが望ましい。したがって、前記チャンネル層には電流が流れる方向と平行をなす低角結晶粒境界(ｄ)らが形成でき、結晶粒境界(ｂ)を一つだけ形成することができる。
図１Ｆを参照すれば、前記第１のキャッピング層１２、第２のキャッピング層パターン１３及び金属触媒１４を結晶化した後にエッチング(etching)により除去する。前記構造物を除去することにより結晶化された多結晶シリコン層の必要以上の金属汚染を防止できる。
次に、前記多結晶シリコン層をパターニングしてイオン注入工程を通じてソース/ドレーン領域１７ａ、１７ｂ及びチャンネル層１７ｃを形成する。即ち、半導体層パターン１６を形成する。前記半導体層パターン１６上にゲート絶縁膜１８を形成した後に、前記ゲート絶縁膜１８上に金属層及びフォトレジスト層を順次に積層する。前記フォトレジスト層をパターニングして前記パターニングされたフォトレジスト層をマスクとして前記金属層を蝕刻することによりゲート電極１９を形成する。前記結果物を用いて薄膜トランジスターを完成できる。
図３Ａ乃至図３Ｄは、本発明の第２の実施形態による薄膜トランジスターの製造方法を説明するための工程順序図である。
図３Ａを参照すれば、基板１０上に非晶質シリコン層１１を蒸着する。
前記非晶質シリコン層１１上に第１のキャッピング層を形成する。前記第１のキャッピング層は、シリコン窒化膜又はシリコン酸化膜から形成でき、プラズマ強化化学気相蒸着(ＰＥＣＶＤ)法を用いて形成することができる。
次に、前記第１のキャッピング層をパターニングして第１のキャッピング層パターン３２を形成する。この時、後述するシードがライン形態に形成されるように前記第１のキャッピング層をパターニングする。
前記第１のキャッピング層パターン３２は、シリコン窒化膜又はシリコン酸化膜を厚くするか高密度で調節して後述する金属触媒が拡散不能になるように調節する。即ち、前記第１のキャッピング層パターン３２は、金属触媒拡散不能層としての役割を担当する。
図３Ｂを参照すれば、前記第１のキャッピング層パターン３２上に第２のキャッピング層３３を形成する。前記第２のキャッピング層３３は、シリコン窒化膜又はシリコン酸化膜から形成でき、その厚さを前記第１のキャッピング層パターン３２より薄くするか、前記第１のキャッピング層パターン３２より低密度に調節して金属触媒が拡散可能になるように調節する。即ち、前記第２のキャッピング層３３は、金属触媒拡散可能層としての役割を担当する。
次に、前記第２のキャッピング層３３上に金属触媒１４の層を形成する。
図３Ｃを参照すれば、前記第１のキャッピング層は、ライン形態にパターニングされていることが分かる。図３Ｃは、図３Ｂの斜視図である。
前記第１のキャッピング層がライン形態にパターニングされることよって、前記金属触媒は、後述する拡散により非晶質シリコン層にライン形態のシードを形成できる。前記第１のキャッピング層パターン３２間の間隔(Ｄ)は、１〜５０μｍであることが前記金属触媒１４の低濃度制御及びライン形態のシード形成のために望ましい。前記ライン形態の第１のキャッピング層パターン３２上に前記第２のキャッピング層３３が形成されている。
図３Ｄを参照すれば、前記金属触媒１４を拡散させる。前記拡散は、２００〜７００℃で１時間の間に熱処理により実行でき、前記金属触媒１４は、熱処理により前記第２のキャッピング層３３をパスして前記非晶質シリコン層１１に拡散される。拡散された前記金属触媒１４は、前記非晶質シリコン層１１にシード１５を形成する。前記第１のキャッピング層パターン３２により拡散されなかった金属触媒は、前記第２のキャッピング層３３に残るようになる。
上述のことの以外には本発明の第１の実施形態による薄膜トランジスターの製造方法と同一である。
図４Ａ及び図４Ｂは、本発明の第３の実施形態による薄膜トランジスターの製造方法を説明するための工程順序図である。
図４Ａを参照すれば、非晶質シリコン層１１が形成された基板１０上にキャッピング層４２を形成した後に、シードがライン形態に形成されるように前記キャッピング層４２に凹部を形成する。
次に、前記キャッピング層４２上に金属触媒１４層を形成する。前記キャッピング層４２は、シリコン窒化膜又はシリコン酸化膜から形成でき、前記凹部が形成された部分は、その厚さが薄くて前記金属触媒１４の拡散が可能である。本発明の第１及び第２の実施形態とは異なり発明の第３の実施形態では、一つのキャっピング層だけを形成する。
図４Ｂを参照すれば、前記キャッピング層４２にライン形態の凹部が形成されていることが分かる。図４Ｂは、図４Ａの斜視図である。
前記キャッピング層４２にライン形態の凹部が形成されることによって、前記金属触媒１４は、拡散により非晶質シリコン層にライン形態のシードを形成できる。
前記キャッピング層４２に形成された凹部の幅(Ｅ)は、１〜５０μｍであることが前記金属触媒１４の低濃度制御及びライン形態のシード形成のために望ましい。
上述のことの以外には、本発明の第１の実施形態による薄膜トランジスターの製造方法と同一である。
以上、添付の図面を参照しながら本発明の好適な実施の形態について説明したが、本発明は係る例に限定されない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
本発明の第１の実施形態による薄膜トランジスターの製造方法を説明するための工程順序図である。 本発明の第１の実施形態による薄膜トランジスターの製造方法を説明するための工程順序図である。 本発明の第１の実施形態による薄膜トランジスターの製造方法を説明するための工程順序図である。 本発明の第１の実施形態による薄膜トランジスターの製造方法を説明するための工程順序図である。 本発明の第１の実施形態による薄膜トランジスターの製造方法を説明するための工程順序図である。 本発明の第１の実施形態による薄膜トランジスターの製造方法を説明するための工程順序図である。 成長が完了された結晶粒のＳＥＭ写真である。 本発明の第２の実施形態による薄膜トランジスターの製造方法を説明するための工程順序図である。 本発明の第２の実施形態による薄膜トランジスターの製造方法を説明するための工程順序図である。 本発明の第２の実施形態による薄膜トランジスターの製造方法を説明するための工程順序図である。 本発明の第２の実施形態による薄膜トランジスターの製造方法を説明するための工程順序図である。 本発明の第３の実施形態による薄膜トランジスターの製造方法を説明する工程順序図である。 本発明の第３の実施形態による薄膜トランジスターの製造方法を説明する工程順序図である。
符号の説明
１０ 基板
１１ 非晶質シリコン層
１２ 第１のキャッピング層
１３ 第２のキャッピング層パターン
１４ 金属触媒
１５ シード
１６ 半導体層パターン
１８ ゲート絶縁膜
１９ ゲート電極
３２ 第１のキャッピング層パターン
３３ 第２のキャッピング層
４２ キャッピング層
Ａ ライン形態シード内のシード間の距離
Ｂ ライン形態シード間の距離
Ｃ 第２のキャッピング層パターン間の間隔
Ｄ 第１のキャッピング層パターン間の間隔
Ｅ キャッピング層に形成された凹部の幅

Claims (30)

  1. 基板と、
    前記基板上に形成された半導体層パターンと、
    前記半導体層パターン上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極と、を含み、
    前記半導体層パターン内のチャンネル層に形成された多結晶シリコンの低角結晶粒境界らは、電流が流れる方向を基準として−１５〜＋１５゜をなすこと
    を特徴とする薄膜トランジスター。
  2. 前記多結晶シリコンの低角結晶粒境界らは、電流が流れる方向を基準として平行をなすこと
    を特徴とする請求項１に記載の薄膜トランジスター。
  3. 前記半導体層パターン内のチャンネル層には、多結晶シリコンの結晶粒境界が一つ形成されること
    を特徴とする請求項１に記載の薄膜トランジスター。
  4. 前記基板と前記半導体層パターンとの間に形成されたバッファー層をさらに含むこと
    を特徴とする請求項１に記載の薄膜トランジスター。
  5. 前記バッファー層は、シリコン窒化膜又はシリコン酸化膜からなること
    を特徴とする請求項４に記載の薄膜トランジスター。
  6. 基板上に非晶質シリコン層を形成する段階と、
    前記非晶質シリコン層上に第１のキャッピング層を形成する段階と、
    前記第１のキャッピング層上に第２のキャッピング層を形成した後に、シードがライン形態に形成されるように前記第２のキャッピング層をパターニングする段階と、
    前記第２のキャッピング層パターン上に金属触媒層を形成する段階と、
    前記金属触媒を拡散させる段階と、
    前記非晶質シリコン層を結晶化した後にパターニングして半導体層パターンを形成する段階と、を含むこと
    を特徴とする薄膜トランジスターの製造方法。
  7. 前記ライン形態シード間の距離は、前記ライン形態シード内のシード間の距離より長いこと
    を特徴とする請求項６に記載の薄膜トランジスターの製造方法。
  8. 前記半導体層パターン内のチャンネル層は、前記ライン形態シードにおいて前記ライン形態シード内のシード間の距離の少なくとも１/２以上離れた領域から形成されること
    を特徴とする請求項６に記載の薄膜トランジスターの製造方法。
  9. 前記ライン形態シード間の距離と前記ライン形態シード内のシード間の距離との差は、前記チャンネル層の長さより大きいことをこと
    を特徴とする請求項８に記載の薄膜トランジスターの製造方法。
  10. 前記第１のキャッピング層は、シリコン窒化膜又はシリコン酸化膜からなること
    を特徴とする請求項６に記載の薄膜トランジスターの製造方法。
  11. 前記第２のキャッピング層パターンは、シリコン窒化膜又はシリコン酸化膜からなること
    を特徴とする請求項６に記載の薄膜トランジスターの製造方法。
  12. 前記第２のキャッピング層パターン間の間隔は、１〜５０μｍであること
    を特徴とする請求項６に記載の薄膜トランジスターの製造方法。
  13. 前記第２のキャッピング層パターンは、前記第１のキャッピング層より厚いこと
    を特徴とする請求項６に記載の薄膜トランジスターの製造方法。
  14. 前記第２のキャッピング層パターンは、前記第１のキャッピング層より高密度であること
    を特徴とする請求項６に記載の薄膜トランジスターの製造方法。
  15. 前記第１のキャッピング層又は第２のキャッピング層は、プラズマ強化化学気相蒸着(ＰＥＣＶＤ)法を用いて形成すること
    を特徴とする請求項６に記載の薄膜トランジスターの製造方法。
  16. 基板上に非晶質シリコン層を形成する段階と、
    前記非晶質シリコン層上に第１のキャッピング層を形成した後に、シードがライン形態に形成されるように前記第１のキャッピング層をパターニングする段階と、
    前記第１のキャッピング層パターン上に第２のキャッピング層を形成する段階と
    前記第２のキャッピング層上に金属触媒層を形成する段階と、
    前記金属触媒を拡散させる段階と、
    前記非晶質シリコン層を結晶化した後にパターニングして半導体層パターンを形成する段階と、を含むこと
    を特徴とする薄膜トランジスターの製造方法。
  17. 前記ライン形態シード間の距離は、前記ライン形態シード内のシード間の距離より長いこと
    を特徴とする請求項１６に記載の薄膜トランジスターの製造方法。
  18. 前記半導体層パターン内のチャンネル層は、前記ライン形態シードにおいて前記ライン形態シード内のシード間の距離の少なくとも１/２以上離れた領域から形成されること
    を特徴とする請求項１６に記載の薄膜トランジスターの製造方法。
  19. 前記ライン形態シード間の距離と前記ライン形態シード内のシード間の距離との差は、前記チャンネル層の長さより大きいこと
    を特徴とする請求項１８に記載の薄膜トランジスターの製造方法。
  20. 前記第１のキャッピング層パターンは、シリコン窒化膜又はシリコン酸化膜からなること
    を特徴とする請求項１６に記載の薄膜トランジスターの製造方法。
  21. 前記第２のキャッピング層は、シリコン窒化膜又はシリコン酸化膜からなること
    を特徴とする請求項１６に記載の薄膜トランジスターの製造方法。
  22. 前記第１のキャッピング層パターン間の間隔は、１〜５０μｍであること
    を特徴とする請求項１６に記載の薄膜トランジスターの製造方法。
  23. 前記第１のキャッピング層パターンは、前記第２のキャッピング層より厚いこと
    を特徴とする請求項１６に記載の薄膜トランジスターの製造方法。
  24. 前記第１のキャッピング層パターンは、前記第２のキャッピング層より高密度であること
    を特徴とする請求項１６に記載の薄膜トランジスターの製造方法。
  25. 基板上に非晶質シリコン層を形成する段階と、
    前記非晶質シリコン層上にキャッピング層を形成した後に、シードがライン形態に形成されるように前記キャッピング層に凹部を形成する段階と、
    前記キャッピング層上に金属触媒層を形成する段階と、
    前記金属触媒を拡散させる段階と、
    前記非晶質シリコン層を結晶化した後にパターニングして半導体層パターンを形成する段階と、を含むこと
    を特徴とする薄膜トランジスターの製造方法。
  26. 前記ライン形態シード間の距離は、前記ライン形態シード内のシード間の距離より長いこと
    を特徴とする請求項２５に記載の薄膜トランジスターの製造方法。
  27. 前記半導体層パターン内のチャンネル層は、前記ライン形態シードにおいて前記ライン形態シード内のシード間の距離の少なくとも１/２以上離れた領域から形成されること
    を特徴とする請求項２５に記載の薄膜トランジスターの製造方法。
  28. 前記ライン形態シード間の距離と前記ライン形態シード内のシード間の距離との差は、前記チャンネル層の長さより大きいこと
    を特徴とする請求項２７に記載の薄膜トランジスターの製造方法。
  29. 前記キャッピング層は、シリコン窒化膜又はシリコン酸化膜からなること
    を特徴とする請求項２５に記載の薄膜トランジスターの製造方法。
  30. 前記キャッピング層に形成された凹分の幅は、１〜５０μｍであること
    を特徴とする請求項２５に記載の薄膜トランジスターの製造方法。
JP2004377841A 2004-07-07 2004-12-27 薄膜トランジスター及びその製造方法 Active JP4095064B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040052693A KR100611659B1 (ko) 2004-07-07 2004-07-07 박막트랜지스터 및 그의 제조 방법

Publications (2)

Publication Number Publication Date
JP2006024881A true JP2006024881A (ja) 2006-01-26
JP4095064B2 JP4095064B2 (ja) 2008-06-04

Family

ID=36574843

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004377841A Active JP4095064B2 (ja) 2004-07-07 2004-12-27 薄膜トランジスター及びその製造方法

Country Status (4)

Country Link
US (2) US7247880B2 (ja)
JP (1) JP4095064B2 (ja)
KR (1) KR100611659B1 (ja)
CN (1) CN100481508C (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008165186A (ja) * 2006-12-29 2008-07-17 Samsung Sdi Co Ltd 有機電界発光表示装置及びその製造方法
JP2011109062A (ja) * 2009-11-13 2011-06-02 Samsung Mobile Display Co Ltd 薄膜トランジスタ、有機電界発光表示装置、薄膜トランジスタの製造方法及び有機電界発光表示装置の製造方法
JP2011109075A (ja) * 2009-11-13 2011-06-02 Samsung Mobile Display Co Ltd 多結晶シリコン層の製造方法、薄膜トランジスタ、それを含む有機電界発光表示装置及びその製造方法
US9035311B2 (en) 2009-03-03 2015-05-19 Samsung Display Co., Ltd. Organic light emitting diode display device and method of fabricating the same
US9117798B2 (en) 2009-03-27 2015-08-25 Samsung Display Co., Ltd. Thin film transistor, method of fabricating the same and organic light emitting diode display device including the same

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100477103B1 (ko) * 2001-12-19 2005-03-18 삼성에스디아이 주식회사 금속유도화 측면결정화방법을 이용한 멀티플 게이트 박막트랜지스터 및 그의 제조방법
KR100700501B1 (ko) * 2006-01-19 2007-03-28 삼성에스디아이 주식회사 박막트랜지스터의 제조방법
JP5034332B2 (ja) * 2006-06-14 2012-09-26 富士通セミコンダクター株式会社 半導体装置の製造方法
KR20080015666A (ko) * 2006-08-16 2008-02-20 삼성전자주식회사 박막 트랜지스터 표시판의 제조 방법
KR100839735B1 (ko) 2006-12-29 2008-06-19 삼성에스디아이 주식회사 트랜지스터, 이의 제조 방법 및 이를 구비한 평판 표시장치
KR100891522B1 (ko) * 2007-06-20 2009-04-06 주식회사 하이닉스반도체 웨이퍼 레벨 패키지의 제조방법
KR101049799B1 (ko) * 2009-03-03 2011-07-15 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법 및 이를 포함하는 유기전계발광표시장치
KR101015849B1 (ko) * 2009-03-03 2011-02-23 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법 및 이를 포함하는 유기전계발광표시장치
KR20100100187A (ko) * 2009-03-05 2010-09-15 삼성모바일디스플레이주식회사 다결정 실리콘층의 제조방법
KR101049801B1 (ko) * 2009-03-05 2011-07-15 삼성모바일디스플레이주식회사 다결정 실리콘층의 제조방법 및 이에 이용되는 원자층 증착장치
KR101084242B1 (ko) * 2010-01-14 2011-11-16 삼성모바일디스플레이주식회사 유기 발광 표시 장치 및 그 제조 방법
CN101834126B (zh) * 2010-02-09 2012-07-04 广东中显科技有限公司 一种低温多晶硅薄膜材料
KR101094302B1 (ko) 2010-06-03 2011-12-19 삼성모바일디스플레이주식회사 유기전계발광표시장치 및 그의 제조방법
CN101859593A (zh) * 2010-06-22 2010-10-13 广东中显科技有限公司 一种具有显示屏的u盘
CN101859591A (zh) * 2010-06-22 2010-10-13 广东中显科技有限公司 一种具有显示屏及可无线传输的u盘
CN101859590A (zh) * 2010-06-22 2010-10-13 广东中显科技有限公司 一种具有显示屏且高安全性的u盘
CN101866680A (zh) * 2010-06-22 2010-10-20 广东中显科技有限公司 一种具有显示屏及太阳能电池的u盘
CN101859592A (zh) * 2010-06-22 2010-10-13 广东中显科技有限公司 一种具有显示屏及可供外接设备充电的u盘
KR20120131775A (ko) 2011-05-26 2012-12-05 삼성디스플레이 주식회사 박막 트랜지스터, 그 제조 방법, 및 유기 발광 표시 장치
US9627575B2 (en) 2014-09-11 2017-04-18 International Business Machines Corporation Photodiode structures
WO2019182262A1 (ko) * 2018-03-23 2019-09-26 홍잉 반도체 소자의 제조 방법
CN115377191A (zh) * 2022-08-10 2022-11-22 武汉华星光电技术有限公司 薄膜晶体管及电子器件

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2658152A1 (fr) 1990-02-15 1991-08-16 Biannic Jean Chistophe Dispositif de propulsion pour bicyclette a deux roues motrices et bicyclette munie de ce dispositif.
JP2814049B2 (ja) * 1993-08-27 1998-10-22 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP3190512B2 (ja) 1994-02-10 2001-07-23 株式会社半導体エネルギー研究所 半導体作製方法
US6884698B1 (en) * 1994-02-23 2005-04-26 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device with crystallization of amorphous silicon
JP3378078B2 (ja) * 1994-02-23 2003-02-17 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3269738B2 (ja) * 1994-09-21 2002-04-02 シャープ株式会社 半導体装置およびその製造方法
JPH10214974A (ja) 1997-01-28 1998-08-11 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP4180689B2 (ja) * 1997-07-24 2008-11-12 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6346437B1 (en) * 1998-07-16 2002-02-12 Sharp Laboratories Of America, Inc. Single crystal TFT from continuous transition metal delivery method
JP3927756B2 (ja) 2000-05-16 2007-06-13 シャープ株式会社 半導体装置の製造方法
US6602765B2 (en) * 2000-06-12 2003-08-05 Seiko Epson Corporation Fabrication method of thin-film semiconductor device
US6426246B1 (en) * 2001-02-21 2002-07-30 United Microelectronics Corp. Method for forming thin film transistor with lateral crystallization
KR100473996B1 (ko) 2002-01-09 2005-03-08 장 진 비정질 실리콘의 결정화 방법
KR100514179B1 (ko) * 2002-11-19 2005-09-13 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 사용하는 유기 전계 발광 소자
TWI294648B (en) * 2003-07-24 2008-03-11 Au Optronics Corp Method for manufacturing polysilicon film
US6939754B2 (en) * 2003-08-13 2005-09-06 Sharp Laboratories Of America, Inc. Isotropic polycrystalline silicon and method for producing same
KR100623689B1 (ko) * 2004-06-23 2006-09-19 삼성에스디아이 주식회사 박막트랜지스터 및 그의 제조 방법
KR100712101B1 (ko) * 2004-06-30 2007-05-02 삼성에스디아이 주식회사 박막트랜지스터 및 그의 제조 방법
KR100666564B1 (ko) * 2004-08-04 2007-01-09 삼성에스디아이 주식회사 박막트랜지스터의 제조 방법
KR100721555B1 (ko) * 2004-08-13 2007-05-23 삼성에스디아이 주식회사 박막트랜지스터 및 그 제조 방법
KR100611764B1 (ko) * 2004-08-20 2006-08-10 삼성에스디아이 주식회사 박막트랜지스터의 제조 방법

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008165186A (ja) * 2006-12-29 2008-07-17 Samsung Sdi Co Ltd 有機電界発光表示装置及びその製造方法
JP4642825B2 (ja) * 2006-12-29 2011-03-02 三星モバイルディスプレイ株式會社 有機電界発光表示装置及びその製造方法
US9035311B2 (en) 2009-03-03 2015-05-19 Samsung Display Co., Ltd. Organic light emitting diode display device and method of fabricating the same
US9117798B2 (en) 2009-03-27 2015-08-25 Samsung Display Co., Ltd. Thin film transistor, method of fabricating the same and organic light emitting diode display device including the same
JP2011109062A (ja) * 2009-11-13 2011-06-02 Samsung Mobile Display Co Ltd 薄膜トランジスタ、有機電界発光表示装置、薄膜トランジスタの製造方法及び有機電界発光表示装置の製造方法
JP2011109075A (ja) * 2009-11-13 2011-06-02 Samsung Mobile Display Co Ltd 多結晶シリコン層の製造方法、薄膜トランジスタ、それを含む有機電界発光表示装置及びその製造方法
US8384087B2 (en) 2009-11-13 2013-02-26 Samsung Display Co., Ltd. Thin film transistor, organic light emitting diode display device having the same, and method of fabricating the same
US8890165B2 (en) 2009-11-13 2014-11-18 Samsung Display Co., Ltd. Method of forming polycrystalline silicon layer, thin film transistor, organic light emitting diode display device having the same, and methods of fabricating the same

Also Published As

Publication number Publication date
US20060006465A1 (en) 2006-01-12
KR100611659B1 (ko) 2006-08-10
US20060121651A1 (en) 2006-06-08
CN100481508C (zh) 2009-04-22
US7247880B2 (en) 2007-07-24
CN1719615A (zh) 2006-01-11
KR20060003706A (ko) 2006-01-11
JP4095064B2 (ja) 2008-06-04
US7485552B2 (en) 2009-02-03

Similar Documents

Publication Publication Date Title
JP4095064B2 (ja) 薄膜トランジスター及びその製造方法
JP4384234B2 (ja) 薄膜トランジスタ
JP5021005B2 (ja) 薄膜トランジスタ
JP4850411B2 (ja) 薄膜トランジスタの製造方法
KR100470274B1 (ko) 덮개층을 이용한 비정질 물질의 상 변화 방법
JP2006066860A (ja) 薄膜トランジスタ製造方法
JP5291055B2 (ja) 薄膜トランジスタ、有機電界発光表示装置、薄膜トランジスタの製造方法及び有機電界発光表示装置の製造方法
US7601565B2 (en) Thin film transistor and method of fabricating the same
US7683373B2 (en) Thin film transistor and method of fabricating the same
US7863621B2 (en) Thin film transistor
KR100611762B1 (ko) 박막트랜지스터의 제조 방법
KR100611658B1 (ko) 박막트랜지스터의 제조 방법
US7749873B2 (en) Polycrystalline silicon layer, flat panel display using the same, and methods of fabricating the same

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070123

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070130

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070501

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20071009

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080109

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080205

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080306

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110314

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4095064

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110314

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110314

Year of fee payment: 3

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110314

Year of fee payment: 3

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110314

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110314

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120314

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130314

Year of fee payment: 5

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130314

Year of fee payment: 5

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130314

Year of fee payment: 5

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140314

Year of fee payment: 6

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250