CN115377191A - 薄膜晶体管及电子器件 - Google Patents

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CN115377191A CN202210954593.XA CN202210954593A CN115377191A CN 115377191 A CN115377191 A CN 115377191A CN 202210954593 A CN202210954593 A CN 202210954593A CN 115377191 A CN115377191 A CN 115377191A
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Wuhan China Star Optoelectronics Technology Co Ltd
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Abstract

本申请提供一种薄膜晶体管及电子器件，薄膜晶体管包括：结晶有源图案，结晶有源图案包括：沟道；两个接触部，在与结晶有源图案的厚度方向相交的方向上，两个接触部连接于沟道的相对两侧；以及凹槽，位于两个接触部中的至少一个上，且在结晶有源图案的厚度方向上延伸；源极和漏极，分别与两个接触部连接；以及保温层，保温层与沟道接触。

Description

薄膜晶体管及电子器件
技术领域
本申请涉及显示技术领域，尤其涉及一种薄膜晶体管及电子器件。
背景技术
将集成芯片(Integrated Circuit)集成在玻璃基板上(System On Glass,SOG)可以极大地提高显示面板的集成度，降低显示面板的制造成本。然而，实现集成芯片集成在玻璃基板上需要提高薄膜晶体管的迁移率。
因此，如何提高薄膜晶体管的迁移率是需要解决的技术问题。
发明内容
本申请的目的在于提供一种薄膜晶体管及电子器件，有利于提高薄膜晶体管的迁移率。
为实现上述目的，技术方案如下：
一种薄膜晶体管，所述薄膜晶体管包括：
结晶有源图案，所述结晶有源图案包括：
沟道；
两个接触部，在与所述结晶有源图案的厚度方向相交的方向上，两个所述接触部连接于所述沟道的相对两侧；以及
凹槽，位于两个所述接触部中的至少一个上，且在所述结晶有源图案的厚度方向上延伸；
源极和漏极，分别与两个所述接触部连接；以及
保温层，所述保温层与所述沟道接触。
在一些实施例的薄膜晶体管中，所述结晶有源图案还包括两个过渡部，一个所述过渡部连接于一个所述接触部与所述沟道之间，所述保温层还与两个所述过渡部接触。
在一些实施例的薄膜晶体管中，所述结晶有源图案包括尺寸大于或等于300纳米的晶粒。
在一些实施例的薄膜晶体管中，所述保温层的折射率为n，所述保温层的厚度为d，所述n、所述d以及激光的波长λ满足如下公式：
2d×n＝k×λ，其中，所述k为大于或等于1的整数，所述激光的波长λ大于或等于180纳米且小于或等于420纳米。
在一些实施例的薄膜晶体管中，所述保温层的厚度大于或等于100埃且小于或等于1000埃。
在一些实施例的薄膜晶体管中，所述凹槽的深度小于或等于所述结晶有源图案的厚度，所述凹槽位于至少一个所述接触部靠近所述沟道的位置。
在一些实施例的薄膜晶体管中，所述凹槽的深度小于所述结晶有源图案的厚度，一个所述接触部上的凹槽与所述接触部完全重叠。
在一些实施例的薄膜晶体管中，所述薄膜晶体管还包括：
栅极，对应所述沟道设置；
栅极绝缘层，位于所述栅极与所述结晶有源图案之间；
层间绝缘层，位于所述结晶有源图案与所述源极和所述漏极之间；
两个接触孔，至少贯穿所述层间绝缘层，所述源极和所述漏极分别通过两个所述接触孔与两个所述接触部连接。
在一些实施例的薄膜晶体管中，所述栅极位于所述结晶有源图案与所述源极和漏极之间，所述层间绝缘层位于所述栅极与所述源极和所述漏极之间；
两个所述接触孔还贯穿所述栅极绝缘层，两个所述接触孔中的至少一者与所述凹槽重叠，所述接触孔的孔径大于所述凹槽的开口尺寸。
一种电子器件，所述电子器件包括上述薄膜晶体管。
有益效果：本申请提供一种薄膜晶体管及电子器件，通过结晶有源图案的两个接触部的至少一者上设置凹槽，有利于在结晶以形成结晶有源图案过程中凹槽处形成籽晶，籽晶向靠近晶化前的沟道生长，配合保温层使晶化前的沟道散热较慢，以使沟道中形成大尺寸晶粒，减少结晶有源图案的沟道中的晶界，进而提高薄膜晶体管的迁移率。
附图说明
图1为本申请一实施例阵列基板的平面示意图；
图2为沿图1所示阵列基板A-A切线的截面示意图；
图3为沿图1所示阵列基板B-B切线的截面示意图；
图4为本申请另一实施例阵列基板的截面示意图；
图5为图4中结晶有源图案的平面示意图；
图6为本申请又一实施例阵列基板的截面示意图；
图7A-图7J为制造本申请一实施例阵列基板的过程示意图；
图8为本申请一实施例电子器件的截面示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
请参阅图1、图2以及图3，图1为本申请一实施例阵列基板的平面示意图，图2为沿图1所示阵列基板A-A切线的截面示意图，图3为沿图1所示阵列基板B-B切线的截面示意图。
在本实施例中，阵列基板100包括基板10和设置于基板10上的多个阵列排布的薄膜晶体管11。基板10为绝缘基板，例如为玻璃基板，但不限于此，基板10也可以为柔性基板。薄膜晶体管11为低温多晶硅薄膜晶体管，但不限于此，薄膜晶体管11也可以为结晶金属氧化物薄膜晶体管。
在本实施例中，阵列基板100还包括遮光图案12和缓冲层13。遮光图案12位于薄膜晶体管11与基板10之间，缓冲层13位于遮光图案12与薄膜晶体管11之间。
在本实施例中，遮光图案12呈平直状态设置于基板10上。遮光图案12的制备材料包括金属或黑色有机材料中的至少一种。
在本实施例中，缓冲层13覆盖遮光图案12和基板10。缓冲层13的制备材料包括氮化硅或氧化硅中的至少一种。缓冲层13的厚度大于或等于2500埃且小于或等于3500埃，例如为2500埃、2800埃、3000埃或3500埃。
在本实施例中，薄膜晶体管11包括结晶有源图案111、栅极112、源极1161、漏极1162、栅极绝缘层113、层间绝缘层114以及保温层115。
在本实施例中，结晶有源图案111为低温多晶硅有源图案，但不限于此，结晶有源图案111也可以为结晶金属氧化物有源图案。结晶有源图案111的厚度大于或等于300埃且小于或等于600埃，例如为350埃、380埃、400埃、420埃、450埃、480埃、500埃或者600埃。
在本实施例中，结晶有源图案111设置于缓冲层13上。结晶有源图案111包括沟道1111、两个接触部1112以及两个过渡部1113。在与结晶有源图案111的厚度方向相交的方向上，两个接触部1112连接于沟道1111的相对两侧，一个过渡部1113连接于一个接触部1112与沟道1111之间。
具体地，在垂直于结晶有源图案111的厚度的方向上，两个接触部1112分别连接于沟道1111的相对两侧，一个过渡部1113连接于一个接触部1112与沟道1111之间。沟道1111以及两个过渡部1113均与遮光图案12重叠，以使遮光图案12对入射至沟道1111以及两个过渡部1113的光起到遮光作用。
需要说明的是，沟道1111没有掺杂离子，两个接触部1112以及两个过渡部1113均掺杂有离子，两个过渡部1113的离子掺杂浓度低于两个接触部1112的离子掺杂浓度。
在本实施例中，结晶有源图案111还包括凹槽111a，凹槽111a位于两个接触部1112中的至少一个上，凹槽111a位于接触部1112远离基板10的一侧，凹槽111a在结晶有源图案111的厚度方向上延伸，凹槽111a的深度小于或等于结晶有源图案111的厚度。
可以理解的是，凹槽111a可以设置于一个接触部1112上，也可以设置于两个接触部1112上。每个接触部1112上可以设置一个、两个或者两个以上凹槽111a。凹槽111a的深度可以等于结晶有源图案111的厚度，凹槽111a的深度也可以小于结晶有源图案111的厚度。
在本实施例中，凹槽111a位于至少一个接触部1112靠近沟道1111的位置，换言之，凹槽111a位于接触部1112的部分位置，且凹槽111a靠近过渡部1113设置。
本申请实施例结晶有源图案的凹槽的设计，使得结晶之前的结晶有源图案上具有突变点，该突变点更容易产生形成籽晶，进而使得凹槽在结晶以形成结晶有源图案的过程中起到晶粒定位的作用，凹槽靠近过渡部设置，有利于籽晶横向向结晶之前的过渡部和沟道生长。
具体地，如图1和图2所示，一个凹槽111a位于一个接触部1112靠近沟道1111的位置，凹槽111a的深度等于结晶有源图案111的厚度，即凹槽111a为靠近沟道1111设置的通孔。而且，一个凹槽111a在基板10上的正投影位于一个接触部1112在基板10上的正投影内，一个凹槽111a在基板10上的正投影的面积小于一个接触部1112在基板10上的正投影的面积，凹槽111a没有将接触部1112断开成分割的两部分。
在本申请另一实施例中，如图4和图5所示，图4为本申请另一实施例阵列基板的截面示意图，图5为图4中结晶有源图案的平面示意图。两个凹槽111a分别位于两个接触部1112靠近沟道1111的位置，两个凹槽111a对称地设置于沟道1111的相对两侧，且两个凹槽111a的深度小于结晶有源图案111的厚度。
在本实施例中，凹槽111a沿结晶有源图案111的厚度方向上的截面的形状可以为矩形、梯形或者其他形状。凹槽111a沿垂直于结晶有源图案111的厚度的方向上的截面的形状可以为矩形、圆形或者其他形状。
在本实施例中，保温层115起到保温作用，以减小散热速率。保温层115与沟道1111接触。保温层115位于结晶有源图案111远离基板10的表面上，但不限于此，保温层115也可以位于结晶有源图案111与缓冲层13之间且与结晶有源图案111靠近基板10的表面接触。
保温层115的厚度大于或等于100埃且小于或等于1000埃，例如为200埃、300埃、400埃、600埃、800埃或者1000埃。保温层115的制备材料包括但不限于氧化硅。
保温层115与沟道1111以及两个过渡部1113接触，保温层115不与两个接触部1112接触，以降低结晶之前的沟道1111以及两个过渡部1113在激光退火之后的散热速率，有利于沟道1111以及两个过渡部1113中形成大尺寸的晶粒。
在形成结晶有源图案的过程中，采用激光对非晶有源图案进行退火结晶处理后，保温层对晶化之前的沟道以及两个过渡部进行保温，非晶有源图案中待形成沟道以及两个过渡部的部分的散热变慢，配合在凹槽处产生的籽晶沿着非晶有源图案中待形成沟道以及两个过渡部的部分横向生长，进而使沟道以及两个过渡部中形成大尺寸晶粒。
在本实施例中，保温层115的折射率为n，保温层115的厚度为d，激光的波长为λ，n、d以及λ满足如下公式：2d×n＝k×λ，其中，k为大于或等于1的整数，激光的波长λ大于或等于180纳米且小于或等于420纳米的激光。
其中，激光的波长为λ可以为305纳米至310纳米，例如激光为由XeCl准分子激光器发出的波长λ为308纳米的激光。可以理解的是，激光的波长也λ可以为185纳米至200纳米，例如，激光也可以为由ArF准分子激光器发出的波长为193纳米的激光；或者，光的波长也λ可以为230纳米至250纳米，例如激光也可以为由KrF准分子激光器发出的波长为248纳米的激光。
保温层115的制备材料为氧化硅时，保温层115的折射率为1.6。k的取值可以为2，3，4，5或者6。
本申请实施例保温层的厚度d＝kλ/(2n)，使保温层在波长为λ的激光对非晶有源图案进行退火结晶过程中对激光起到抗反射作用，更多激光穿过保温层，保温层下方的非晶有源图案获得更多的激光能量，保温层下方的非晶有源图案中趋向于形成更大尺寸的晶粒，对应的，沟道以及两个过渡部中形成更大尺寸的晶粒，有利于提高薄膜晶体管的迁移率，进而有利于实现集成芯片集成在绝缘基板上。
在本实施例中，由于保温层和凹槽的相互配合作用，使得结晶有源图案111中包括尺寸大于或等于300纳米的晶粒，例如尺寸为320纳米、330纳米、345纳米、350纳米、360纳米、370纳米或者380纳米、390纳米或者400纳米的晶粒。
在本实施例中，栅极112位于保温层115远离基板10的一侧，换言之，薄膜晶体管11为顶栅薄膜晶体管。可以理解的是，栅极112也可以位于结晶有源图案111与缓冲层13之间，换言之，薄膜晶体管11为底栅薄膜晶体管。栅极112对应沟道1111设置。栅极112的制备材料包括但不限于钼、铝、钛、铜以及银中的至少一种。
在本实施例中，栅极绝缘层113设置于栅极112与保温层115之间。栅极绝缘层113的制备材料包括但不限于氮化硅或氧化硅中的至少一种。栅极绝缘层113的厚度大于或等于500埃且小于或等于1500埃，例如为800埃、1000埃、1200埃、1300埃或者1500埃。
在本实施例中，栅极112位于结晶有源图案111与源极1161和漏极1162之间，源极1161和漏极1162同层设置，源极1161和漏极1162分别与两个接触部1112连接。源极1161和漏极1162的制备材料包括但不限于钼、铝、钛、铜以及银中的至少一种。
在本实施例中，层间绝缘层114位于结晶有源图案111与源极1161和漏极1162之间，且层间绝缘层114位于栅极112与源极1161和漏极1162之间。层间绝缘层114的制备材料包括但不限于氮化硅或氧化硅。层间绝缘层114的厚度大于或等于5000埃且小于或等于6500埃，例如为5200埃、5400埃、5500埃、5600埃或者5800埃。
在本实施例中，阵列基板100还包括两个接触孔100a，两个接触孔100a分别对应两个接触部1112设置，两个接触孔100a贯穿层间绝缘层114和栅极绝缘层113，源极1161通过一个接触孔100a与一个接触部1112接触，漏极1162通过另一个接触孔100a与另一个接触部1112接触。
可以理解的是，薄膜晶体管11为底栅薄膜晶体管时，两个接触孔100a只需要贯穿层间绝缘层114。
两个接触孔100a中的至少一者与凹槽111a重叠。具体地，在一个接触部1112上设置有一个凹槽111a的情况下，一个接触孔100a与一个凹槽111a重叠，源极1161和漏极1162中的一者通过一个接触孔100a和凹槽111a与一个接触部1112接触，使源极1161和漏极1162中的一者与接触部1112之间形成环接触；源极1161和漏极1162中的另一者通过另一个接触孔100a与另一个接触部1112远离基板10的表面接触。
可以理解的是，在两个接触部1112上均分别设置有一个凹槽111a的情况下，也可以两个接触孔100a与两个凹槽111a一一对应重叠，源极1161通过一个接触孔100a和一个凹槽111a与一个接触部1112之间形成环接触，漏极1162通过另一个接触孔100a和另一个凹槽111a与另一个接触部1112之间形成环接触。
在凹槽111a位于接触部1112的部分位置的情况下，接触孔100a的孔径R大于凹槽111a的开口尺寸L，以形成接触孔100a过程中能蚀刻掉位于凹槽111a中的栅极绝缘层，实现接触孔100a与凹槽111a之间的连通，进而实现源极1161和漏极1162中的一者与一个接触部1112的连接。
可以理解的是，两个接触孔100a也可以均不与凹槽111a重叠，凹槽111a位于接触部1112的部分位置，源极1161和漏极1162通过两个接触孔100a与接触部1112除凹槽111a之外的部分接触。
请参阅图6，其为本申请又一实施例阵列基板的截面示意图。本实施例阵列基板与图4所示阵列基板基本相似，相同之处不再赘述，不同之处包括，凹槽111a的深度小于结晶有源图案111的厚度，且一个接触部1112上的凹槽111a与接触部1112完全重叠，对应的，至少一个接触部1112与过渡部1113之间形成台阶。
在本实施例中，一个凹槽111a在基板10上的正投影与一个接触部1112在基板10上的正投影完全重合，对应的，一个凹槽111a在基板10上的正投影的面积与一个接触部1112在基板10上的正投影的面积相等。因此，凹槽111a是在结晶有源图案111的厚度方向上对接触部1112进行薄化而形成。
另外，本申请还提供一种阵列基板的制造方法，阵列基板的制造方法包括如下步骤：
如图7A所示，采用第一次构图工艺对遮光金属层进行图案化处理得到位于基板10上的遮光图案12，形成覆盖遮光图案12和基板10的缓冲层13。
如图7B、图7C以及图7D所示，于缓冲层13上形成整面的非晶硅半导体层14和整面的保温膜115a，采用第二次构图工艺对保温膜115a进行图案化处理得到保温层115；再采用第三次构图工艺对非晶硅半导体层14进行图案化处理得到非晶硅半导体图案141，非晶硅半导体图案141具有沟道区141a、两个接触区141b以及两个过渡区141c，两个接触区141b在垂直于非晶硅半导体图案141的厚度的方向上分别位于沟道区141a的相对两侧，一个过渡区141c连接于沟道区141a与一个接触区141b之间，保温层115与非晶硅半导体图案141的两个过渡区141c和沟道区141a重叠，遮光图案12与非晶硅半导体图案141的两个过渡区141c和沟道区141a重叠，非晶硅半导体图案141包括凹槽111a，凹槽111a位于一个接触区141b的部分位置且靠近过渡区141c设置，凹槽111a的深度等于非晶硅半导体图案141的厚度。
如图7E和图7F所示，采用XeCl准分子激光器发出的波长λ为308纳米的激光L对非晶硅半导体图案141进行退火处理，得到多晶硅半导体图案142。其中，激光进行退火处理时，在凹槽111a处容易形成籽晶1411，位于两个过渡区141c和沟道区141a的非晶硅半导体图案141在保温层115的作用下散热较慢，籽晶1411向过渡区141c和沟道区141a横向生长，使得过渡区141c和沟道区141a容易形成大尺寸晶粒。
另外，保温层115的折射率n、保温层115的厚度d以及激光的波长λ满足公式2d×n＝k×λ时，k为大于或等于1的整数，保温层115在激光对非晶硅半导体图案141进行退火结晶过程中对激光起到抗反射作用，更多激光穿过保温层115，保温层115下方的非晶硅半导体图案141获得更多的激光能量，保温层115下方的非晶硅半导体图案141中趋向于形成更大尺寸的晶粒，对应的，过渡区141c和沟道区141a中进一步地形成更大尺寸的晶粒。
如图7G所示，采用重离子掺杂工艺对多晶硅半导体图案142的两个接触区141b进行处理，得到重掺杂多晶硅半导体图案143，重掺杂多晶硅半导体图案143包括位于两个接触区141b的接触部1112。
如图7H所示，形成覆盖重掺杂多晶硅半导体图案143和缓冲层13的栅极绝缘层113，且于栅极绝缘层113上通过第四次构图工艺对栅极金属层进行图案化处理以得到栅极112，栅极112对应沟道区141a设置，以栅极112作为掩模且采用轻离子掺杂工艺对两个过渡区141c进行处理，得到有源图案111，结晶有源图案111包括位于沟道区141a的沟道1111和位于两个过渡区141c的过渡部1113，一个过渡部1113连接于一个接触部1112与沟道1111之间。
如图7I所示，形成覆盖栅极112和栅极绝缘层113的层间绝缘层114，采用第五次构图工艺对层间绝缘层114和栅极绝缘层113进行图案化处理，得到两个接触孔100a，两个接触孔100a均对应两个接触部1112设置，且两个接触孔100a中的一个接触孔100a与凹槽111a连通。
如图7J所示，于层间绝缘层114远离栅极绝缘层113的表面上、两个接触孔100a以及凹槽111a中形成源漏电极金属层，采用第六次构图工艺对源漏电极金属层进行图案化处理得到源极1161和漏极1162，源极1161通过一个接触孔100a和凹槽111a与一个接触部1112形成环形接触，漏极1162通过另一个接触孔100a与另一个接触部1112接触。
本申请实施例阵列基板的制造方法通过非晶硅半导体图案的两个接触区的至少一者设置凹槽，有利于在非晶硅半导体图案晶化以形成结晶有源图案过程中在凹槽处形成籽晶，籽晶向过渡区和沟道区生长，配合保温层使过渡区和沟道区的非晶硅半导体图案散热较慢，以使过渡区和沟道区中形成大尺寸晶粒，减少结晶有源图案的沟道中的晶界，进而提高薄膜晶体管的迁移率。
本申请还提供一种电子器件200，电子器件200为显示面板，电子器件200可以为液晶显示面板、有机发光二极管显示面板、量子点发光二极管显示面板、次毫米发光二极管显示面板、微米发光二极管显示面板中的至少一种。
具体地，如图8所示，其为本申请一实施例电子器件的截面示意图。电子器件200包括阵列基板100、彩膜基板300以及位于阵列基板100和彩膜基板300之间的液晶层(未示意出)，阵列基板100与上述图1和图2所示阵列基板100基本相似，相同之处不再赘述，不同之处包括，阵列基板100还包括平坦化层15、公共电极16、钝化层17以及像素电极18。
其中，平坦化层15覆盖层间绝缘层114、源极1161和漏极1162，公共电极16设置于平坦化层15上，钝化层17覆盖公共电极16和平坦化层15，像素电极18设置于钝化层17上，像素电极18通过贯穿钝化层17和平坦化层15的过孔与漏极1162连接。
本申请实施例电子器件通过结晶有源图案的两个接触部的至少一者上设置凹槽，有利于在结晶以形成结晶有源图案过程中凹槽处形成籽晶，籽晶向靠近晶化前的沟道生长，配合保温层使晶化前的沟道散热较慢，以使沟道中形成大尺寸晶粒，减少结晶有源图案的沟道中的晶界，进而提高薄膜晶体管的迁移率，有利于实现集成芯片集成在电子器件的绝缘基板上，降低电子器件的成本。
以上实施例的说明只是用于帮助理解本申请的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例的技术方案的范围。

Claims (10)

1.一种薄膜晶体管，其特征在于，所述薄膜晶体管包括：
结晶有源图案，所述结晶有源图案包括：
沟道；
两个接触部，在与所述结晶有源图案的厚度方向相交的方向上，两个所述接触部连接于所述沟道的相对两侧；以及
凹槽，位于两个所述接触部中的至少一个上，且在所述结晶有源图案的厚度方向上延伸；
源极和漏极，分别与两个所述接触部连接；以及
保温层，所述保温层与所述沟道接触。
2.根据权利要求1所述的薄膜晶体管，其特征在于，所述结晶有源图案还包括两个过渡部，一个所述过渡部连接于一个所述接触部与所述沟道之间，所述保温层还与两个所述过渡部接触。
3.根据权利要求1或2所述的薄膜晶体管，其特征在于，所述结晶有源图案包括尺寸大于或等于300纳米的晶粒。
4.根据权利要求1所述的薄膜晶体管，其特征在于，所述保温层的折射率为n，所述保温层的厚度为d，所述n、所述d以及激光的波长λ满足如下公式：
2d×n＝k×λ，其中，所述k为大于或等于1的整数，所述激光的波长λ大于或等于180纳米且小于或等于420纳米。
5.根据权利要求1或4所述的薄膜晶体管，其特征在于，所述保温层的厚度大于或等于100埃且小于或等于1000埃。
6.根据权利要求1所述的薄膜晶体管，其特征在于，所述凹槽的深度小于或等于所述结晶有源图案的厚度，所述凹槽位于至少一个所述接触部靠近所述沟道的位置。
7.根据权利要求1所述的薄膜晶体管，其特征在于，所述凹槽的深度小于所述结晶有源图案的厚度，一个所述接触部上的凹槽与所述接触部完全重叠。
8.根据权利要求1所述的薄膜晶体管，其特征在于，所述薄膜晶体管还包括：
栅极，对应所述沟道设置；
栅极绝缘层，位于所述栅极与所述结晶有源图案之间；
层间绝缘层，位于所述结晶有源图案与所述源极和所述漏极之间；
两个接触孔，至少贯穿所述层间绝缘层，所述源极和所述漏极分别通过两个所述接触孔与两个所述接触部连接。
9.根据权利要求8所述的薄膜晶体管，其特征在于，所述栅极位于所述结晶有源图案与所述源极和漏极之间，所述层间绝缘层位于所述栅极与所述源极和所述漏极之间；
两个所述接触孔还贯穿所述栅极绝缘层，两个所述接触孔中的至少一者与所述凹槽重叠，所述接触孔的孔径大于所述凹槽的开口尺寸。
10.一种电子器件，其特征在于，所述电子器件包括如权利要求1-9任一项所述薄膜晶体管。
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