KR20240011902A - 표시 장치 및 이의 제조 방법 - Google Patents

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sub
region
concentration
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히로시 오쿠무라
최종훈
백종준
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삼성디스플레이 주식회사
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Abstract

표시 장치 및 이의 제조 방법이 제공된다. 일 실시예에 따른 표시 장치는 기판, 및 기판 상에 배치되며 채널 영역, 및 채널 영역의 일 측에 배치되는 제1 서브 도전 영역과 제1 서브 도전 영역과 채널 영역 사이에 배치되는 제2 서브 도전 영역을 포함하는 제1 도전 영역을 포함하는 액티브층을 구비하고, 제1 도전 영역은 제1 서브 도전 영역에서 기판 상에 배치되며, 제1 도펀트의 농도가 제1 도펀트와 상이한 제2 도펀트의 농도보다 높은 제1 도핑층, 제1 서브 도전 영역에서 제1 도핑층 상에 배치되며, 제2 서브 도전 영역에서 기판 상에 배치되고, 제2 도펀트의 농도가 제1 도펀트의 농도보다 높은 제2 도핑층, 및 제1 서브 도전 영역 및 제2 서브 도전 영역에서 제2 도핑층 상에 배치되고, 제2 도펀트의 농도가 제1 도펀트의 농도보다 높은 제3 도핑층을 포함하고, 제3 도핑층의 제2 도펀트의 농도는 제2 도핑층의 제2 도펀트의 농도보다 높다.

Description

표시 장치 및 이의 제조 방법{DISPLAY DEVICE AND METHOD FOR FABRICATING THE SAEM}
본 발명은 표시 장치 및 이의 제조 방법에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 표시 장치는 액정 표시 장치(Liquid Crystal Display), 전계 방출 표시 장치(Field Emission Display), 발광 표시 패널(Light Emitting Display) 등과 같은 평판 표시 장치일 수 있다. 발광 표시 장치는 발광 소자로서 유기 발광 다이오드 소자를 포함하는 유기 발광 표시 장치, 발광 소자로서 무기 반도체 소자를 포함하는 무기 발광 표시 장치를 포함할 수 있다.
그 중 유기 발광 표시 장치는 전자와 정공의 재결합에 의하여 빛을 발생하는 유기 발광 소자를 이용하여 영상을 표시한다. 유기 발광 표시 장치는 유기 발광 소자에 구동 전류를 제공하는 복수의 박막 트랜지스터를 포함한다.
복수의 박막 트랜지스터 각각의 액티브층에 포함된 채널 영역에 캐리어가 축적되는 플로팅 바디 효과(Floating body effect)가 발생할 수 있다. 이 경우, 박막 트랜지스터의 채널 영역의 전위가 변동되어 박막 트랜지스터의 문턱 전압이 쉬프트되므로, 박막 트랜지스터의 신뢰성이 낮아질 수 있다.
본 발명이 해결하고자 하는 과제는 플로팅 바디 효과로 인해 박막 트랜지스터의 문턱 전압이 쉬프트되는 것을 줄이거나 방지할 수 있는 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 기판, 및 상기 기판 상에 배치되며 채널 영역, 및 상기 채널 영역의 일 측에 배치되는 제1 서브 도전 영역과 상기 제1 서브 도전 영역과 상기 채널 영역 사이에 배치되는 제2 서브 도전 영역을 포함하는 제1 도전 영역을 포함하는 액티브층을 구비하고, 상기 제1 도전 영역은 상기 제1 서브 도전 영역에서 상기 기판 상에 배치되며, 제1 도펀트의 농도가 상기 제1 도펀트와 상이한 제2 도펀트의 농도보다 높은 제1 도핑층, 상기 제1 서브 도전 영역에서 상기 제1 도핑층 상에 배치되며, 상기 제2 서브 도전 영역에서 상기 기판 상에 배치되고, 상기 제2 도펀트의 농도가 상기 제1 도펀트의 농도보다 높은 제2 도핑층, 및 상기 제1 서브 도전 영역 및 상기 제2 서브 도전 영역에서 상기 제2 도핑층 상에 배치되고, 상기 제2 도펀트의 농도가 상기 제1 도펀트의 농도보다 높은 제3 도핑층을 포함하고, 상기 제3 도핑층의 상기 제2 도펀트의 농도는 상기 제2 도핑층의 상기 제2 도펀트의 농도보다 높다.
상기 제1 도핑층의 두께는 상기 채널 영역의 두께 보다 얇을 수 있다.
상기 제2 도핑층의 두께는 상기 제1 도핑층의 두께 및 상기 제3 도핑층의 두께 보다 얇을 수 있다.
상기 제1 서브 도전 영역의 두께는 상기 제2 서브 도전 영역의 두께보다 두꺼울 수 있다.
상기 채널 영역은 상기 제1 도펀트를 포함하고, 상기 제1 도핑층의 상기 제1 도펀트의 농도는 상기 채널 영역의 상기 제1 도펀트의 농도 보다 높으며, 상기 제1 도펀트는 p형 도펀트이고, 상기 제2 도펀트는 n형 도펀트일 수 있다.
상기 채널 영역은 상기 제1 도펀트를 포함하고, 상기 제1 도핑층의 상기 제1 도펀트의 농도는 상기 채널 영역의 상기 제1 도펀트의 농도 보다 높으며, 상기 제1 도펀트는 n형 도펀트이고, 상기 제2 도펀트는 p형 도펀트일 수 있다.
상기 채널 영역은 상기 제2 도펀트를 포함하고, 상기 제2 도핑층의 상기 제2 도펀트의 농도는 상기 채널 영역의 상기 제2 도펀트의 농도 보다 높으며, 상기 제1 도펀트는 n형 도펀트이고, 상기 제2 도펀트는 p형 도펀트일 수 있다.
상기 액티브층은 상기 채널 영역의 타 측에 배치되는 제2 도전 영역을 더 포함하고, 상기 제2 도전 영역은 상기 제1 도전 영역과 동일한 구조를 가질 수 있다.
표시 장치는 상기 액티브층 상에 배치되는 제1 게이트 절연층, 및 상기 제1 게이트 절연층 상에 배치되며, 상기 채널 영역과 중첩하는 게이트 전극을 더 포함할 수 있다.
상기 제1 게이트 절연층은 상기 게이트 전극과 상기 채널 영역이 중첩하는 부분에 배치되며, 상기 제1 도전 영역 및 상기 제2 도전 영역과 비중첩할 수 있다.
표시 장치는 상기 게이트 전극 상에 배치되는 제2 게이트 절연층, 상기 제1 게이트 절연층과 상기 제2 게이트 절연층을 관통하는 제1 컨택홀과 제2 컨택홀, 상기 제2 게이트 절연층 상에 배치되고, 상기 제1 컨택홀을 통해 노출된 상기 제1 도전 영역과 연결된 소스 전극, 및 상기 제2 게이트 절연층 상에 배치되고, 상기 제2 컨택홀을 통해 노출된 상기 제2 도전 영역과 연결된 드레인 전극을 더 포함할 수 있다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시 장치는 기판, 및 상기 기판 상에 배치되며 제1 도펀트를 포함하는 채널 영역, 및 상기 채널 영역의 일 측에 배치되는 제1 서브 도전 영역과 상기 제1 서브 도전 영역과 상기 채널 영역의 사이에 배치되는 제2 서브 도전 영역을 포함하는 제1 도전 영역을 포함하는 액티브층을 구비하고, 상기 제1 도전 영역은 상기 제1 서브 도전 영역에서 상기 기판 상에 배치되며, 상기 제1 도펀트의 농도가 상기 제1 도펀트와 상이한 제2 도펀트의 농도보다 높은 제1 도핑층, 상기 제1 서브 도전 영역에서 상기 제1 도핑층 상에 배치되며, 상기 제2 서브 도전 영역에서 상기 기판 상에 배치되고, 상기 제2 도펀트의 농도가 상기 제1 도펀트의 농도보다 높은 제2 도핑층, 및 상기 제1 서브 도전 영역 및 상기 제2 서브 도전 영역에서 상기 제2 도핑층 상에 배치되고, 상기 제2 도펀트의 농도가 상기 제1 도펀트의 농도보다 높은 제3 도핑층을 포함하고, 상기 제3 도핑층의 상기 제2 도펀트의 농도는 상기 제2 도핑층의 상기 제2 도펀트의 농도보다 높으며, 상기 제1 서브 도전 영역의 그레인 사이즈는 상기 제2 서브 도전 영역의 그레인 사이즈 보다 작다.
상기 제1 서브 도전 영역의 그레인 경계의 밀도는 상기 제2 서브 도전 영역의 그레인 경계의 밀도 보다 클 수 있다.
상기 제1 서브 도전 영역의 두께는 상기 채널 영역의 두께보다 두꺼울 수 있다.
상기 제2 서브 도전 영역의 두께는 상기 채널 영역의 두께와 동일할 수 있다.
상기 다른 과제를 해결하기 위한 일 실시예에 따른 표시 장치의 제조 방법은 기판 상에 비정질 실리콘층을 형성하는 단계, 상기 비정질 실리콘층이 서로 다른 두께를 갖는 제1 영역 및 제2 영역을 갖도록 상기 비정질 실리콘층을 패터닝 하는 단계, 상기 비정질 실리콘층에 레이저 빔을 조사하여 다결정 실리콘층을 형성하는 단계, 상기 다결정 실리콘층에 제1 도펀트를 1차 도핑하는 단계, 상기 다결정 실리콘층 상에 게이트 절연층 및 상기 게이트 절연층 상에 게이트 전극을 형성하는 단계, 상기 다결정 실리콘층 상에 상기 제1 도펀트를 2차 도핑하는 단계, 및 상기 다결정 실리콘층 상에 상기 제1 도펀트와 상이한 제2 도펀트를 도핑하는 단계를 포함한다.
상기 제1 도펀트는 p형 도펀트이며, 상기 제2 도펀트는 n형일 수 있다.
상기 제1 영역의 두께는 상기 제2 영역의 두께보다 두꺼우며, 상기 제1 영역에 포함된 그레인 사이즈는 상기 제2 영역에 포함된 그레인 사이즈보다 작고, 상기 제1 영역에 포함된 그레인 경계의 밀도는 상기 제2 영역에 포함된 그레인 경계의 밀도 보다 클 수 있다.
상기 다결정 실리콘층 상에 상기 제1 도펀트를 2차 도핑하는 단계 및 상기 다결정 실리콘층 상에 상기 제1 도펀트와 상이한 제2 도펀트를 도핑하는 단계에서 상기 제1 도펀트의 도핑 깊이는 상기 다결정 실리콘층의 상면을 기준으로 상기 제2 도펀트의 도핑 깊이 보다 깊을 수 있다.
상기 다결정 실리콘층 상에 게이트 절연층 및 상기 게이트 절연층 상에 게이트 전극을 형성하는 단계는 상기 게이트 절연층을 상기 게이트 전극과 중첩하는 상기 다결정 실리콘층 상에 형성할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치에 의하면, 액티브층의 소스 영역 및 드레인 영역의 하부 영역과 채널 영역의 하부 영역이 서로 다른 도펀트로 도핑되어 양극성을 가질 수 있다. 이로 인해, 액티브층의 소스 영역 및 드레인 영역에 포함된 그레인 경계에서 채널 영역에 축적된 캐리어가 재결합하여 소멸됨에 따라 플로팅 바디 효과(Floating body effect)를 해결할 수 있으므로, 박막 트랜지스터의 신뢰성 열화 문제, 채널 영역의 전위 변화에 따른 문턱 전압 변화 등의 문제를 해결하여 표시 장치의 신뢰성이 향상될 수 있다.
일 실시예에 따른 표시 장치의 제조 방법에 의하면 박막 트랜지스터의 액티브층에 포함된 소스 영역 및 드레인 영역과 채널 영역의 두께를 상이하게 함에 따라 박막 트랜지스터의 액티브층의 복수의 도핑 공정 중에서 적어도 하나와 복수의 마스크 공정 중에서 적어도 어느 하나를 생략할 수 있으므로, 공정이 간소화될 수 있으며 제조 비용을 줄일 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 평면도이다.
도 2는 도 1의 표시 장치가 벤딩된 상태를 도시하는 측면도이다.
도 3은 일 실시예에 따른 서브 화소의 회로 구조를 설명하기 위한 회로도이다.
도 4는 일 실시예에 따른 표시 영역에 배치된 서브 화소의 개략적인 단면을 도시한 단면도이다.
도 5는 도 4의 A 영역을 확대한 확대도이다.
도 6은 일 실시예에 따른 박막 트랜지스터의 액티브층에 포함된 그레인들을 나타내는 도면이다.
도 7은 일 실시예에 따른 박막 트랜지스터의 액티브층의 일부를 나타내는 단면도이다.
도 8은 다른 실시예에 따른 박막 트랜지스터의 액티브층의 일부를 나타내는 단면도이다.
도 9는 또 다른 실시예에 따른 박막 트랜지스터의 액티브층의 일부를 나타내는 단면도이다.
도 10은 일 실시예에 표시 장치의 제조 방법을 나타내는 순서도이다.
도 11 내지 도 22는 일 실시예에 따른 표시 장치의 제조 방법을 나타내는 도면들이다.
도 23은 도 22의 X-X’선에 따른 각 영역에 도핑된 도펀트들의 농도를 나타내는 그래프이다.
도 24 내지 도 26은 다른 실시예에 따른 표시 장치의 제조 방법을 나타내는 도면들이다.
도 27은 또 다른 실시예에 따른 표시 장치의 제조 방법을 나타내는 도면이다.
도 28은 도펀트들의 가속 전압과 도핑 깊이에 따른 도펀트들의 농도의 관계를 나타내는 그래프이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하부 부재 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참조하여 구체적인 실시예들에 대하여 설명한다.
도 1은 일 실시예에 따른 표시 장치의 평면도이다. 도 2는 도 1의 표시 장치가 벤딩된 상태를 도시하는 측면도이다.
도 1 및 도 2를 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시한다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(10)에 포함될 수 있다.
일 실시예에 따른 표시 장치(10)는 평면상 실질적인 직사각형 형상으로 이루어질 수 있다. 표시 장치(10)는 평면상 모서리가 수직인 직사각형일 수 있다. 다만, 이에 한정(되는 것은 아니며, 표시 장치(10)는 평면상 모서리가 둥근 직사각형 형상일 수 있다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널(100)을 포함한다. 표시 패널(100)의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널(100)의 일 예로서, 유기 발광 소자를 포함하는 표시 장치(10)를 예시하지만, 그에 한정되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다. 표시 패널(100)은 폴리이미드 등과 같은 가요성 고분자 물질을 포함하는 플렉서블 기판일 수 있다. 이에 따라, 표시 패널(100)은 휘어지거나, 절곡되거나, 접히거나, 말릴 수 있다.
도면에서 제1 방향(X)은 평면도상 표시 장치(10)의 가로 방향을 나타내고, 제2 방향(Y)은 평면도상 표시 장치(10)의 세로 방향을 나타낸다. 또한, 제3 방향(Z)은 표시 장치(10)의 두께 방향을 나타낸다. 제1 방향(X)과 제2 방향(Y)은 서로 수직으로 교차하며, 제3 방향(Z)은 제1 방향(X) 및 제2 방향(Y)이 놓이는 평면에 교차하는 방향으로 제1 방향(X) 및 제2 방향(Y)에 모두 수직으로 교차한다. 다만, 실시예에서 언급하는 방향은 상대적인 방향을 언급한 것으로 이해되어야 하며, 실시예는 언급한 방향에 한정되지 않는다.
다른 정의가 없는 한, 본 명세서에서 제3 방향(Z)을 기준으로 표현된 “상부”, “상면”, "상측"은 표시 패널(100)을 기준으로 표시면 측을 의미하고, “하부”, “하면”, "하측"은 표시 패널(100)을 기준으로 표시면의 반대측을 의미하는 것으로 한다.
표시 패널(100)은 화면을 표시하는 표시 영역(DA) 및 표시가 이루어지지 않는 비표시 영역(NDA)을 포함할 수 있다. 표시 패널(100)은 평면도상 표시 영역(DA)과 비표시 영역(NDA)으로 구분될 수 있다. 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 배치될 수 있다. 비표시 영역(NDA)은 베젤을 구성할 수 있다.
표시 영역(DA)은 평면상 모서리가 수직인 직사각형 또는 모서리가 둥근 직사각형 형상일 수 있다. 표시 영역(DA)은 단변과 장변을 가질 수 있다. 표시 영역(DA)의 단변은 제1 방향(X)으로 연장된 변일 수 있다. 표시 영역(DA)의 장변은 제2 방향(Y)으로 연장된 변일 수 있다. 다만, 표시 영역(DA)의 평면 형상은 직사각형에 한정되는 것은 아니고, 원형, 타원형이나 기타 다양한 형상을 가질 수 있다.
표시 영역(DA)은 복수의 화소를 포함할 수 있다. 각 화소는 발광층과 발광층의 발광량을 제어하는 회로층을 포함할 수 있다. 회로층은 배선, 전극 및 적어도 하나의 트랜지스터를 포함할 수 있다. 발광층은 유기 발광 물질을 포함할 수 있다. 발광층은 봉지막에 의해 밀봉될 수 있다. 화소의 구체적인 구성에 대해서는 후술하기로 한다.
비표시 영역(NDA)은 표시 영역(DA)의 양 단변 및 양 장변에 인접 배치될 수 있다. 이 경우, 표시 영역(DA)의 모든 변을 둘러싸고, 표시 영역(DA)의 테두리를 구성할 수 있다. 다만, 이에 한정되지 않고 비표시 영역(NDA)은 표시 영역(DA)의 양 단변 또는 양 장변에만 인접 배치될 수도 있다.
표시 패널(100)은 메인 영역(MA)과 메인 영역(MA)의 제2 방향(Y) 일측에 연결된 벤딩 영역(BA)을 포함할 수 있다. 표시 패널(100)은 제2 방향(Y) 일측에서 벤딩 영역(BA)과 연결되고, 두께 방향으로 벤딩되어 메인 영역(MA)과 두께 방향으로 중첩된 서브 영역(SA)을 더 포함할 수 있다.
메인 영역(MA)에는 표시 영역(DA)이 위치할 수 있다. 메인 영역(MA)의 표시 영역(DA)의 주변 에지 부분에는 비표시 영역(NDA)이 위치할 수 있다.
메인 영역(MA)은 표시 장치(10)의 평면상 외형과 유사한 형상을 가질 수 있다. 메인 영역(MA)은 일 평면에 위치한 평탄 영역일 수 있다. 그러나, 이에 한정되는 것은 아니며, 메인 영역(MA)에서 벤딩 영역(BA)과 연결된 에지(변)를 제외한 나머지 에지들 중 적어도 하나의 에지가 휘어져 곡면을 이루거나 수직 방향으로 절곡될 수도 있다.
메인 영역(MA)에서 벤딩 영역(BA)과 연결된 에지(변)를 제외한 나머지 에지들 중 적어도 하나의 에지가 곡면을 이루거나 절곡되어 있는 경우, 해당 에지에도 표시 영역(DA)이 배치될 수도 있다. 그러나, 이에 한정되지 않고 곡면 또는 절곡된 에지는 화면을 표시하지 않는 비표시 영역(NDA)이 배치되거나, 표시 영역(DA)과 비표시 영역(NDA)이 함께 배치될 수도 있다.
메인 영역(MA)의 비표시 영역(NDA)은 표시 영역(DA)의 외측 경계로부터 표시 패널(100)의 에지까지의 영역에 놓일 수 있다. 메인 영역(MA)의 비표시 영역(NDA)에는 표시 영역(DA)에 신호를 인가하기 위한 신호 배선이나 구동 회로들이 배치될 수 있다.
벤딩 영역(BA)은 메인 영역(MA)의 일 단변을 통해 연결될 수 있다. 벤딩 영역(BA)의 폭(제1 방향(X)의 폭)은 메인 영역(MA)의 폭(단변의 폭)보다 작을 수 있다. 메인 영역(MA)과 벤딩 영역(BA)의 연결부는 베젤의 폭을 줄이기 위해 L자 커팅 형상을 가질 수 있다.
벤딩 영역(BA)에서 표시 패널(100)은 표시면의 반대 방향으로 곡률을 가지고 벤딩될 수 있다. 표시 패널(100)이 벤딩 영역(BA)에서 벤딩됨에 따라 표시 패널(100)의 면이 반전될 수 있다. 즉, 상부를 향하는 표시 패널(100)의 일면이 벤딩 영역(BA)을 통해 측면 외측을 항하였다가 다시 하부를 향하도록 변경될 수 있다.
서브 영역(SA)은 벤딩 영역(BA)으로부터 연장된다. 서브 영역(SA)은 벤딩이 완료된 이후부터 시작하여 메인 영역(MA)과 평행한 방향으로 연장될 수 있다. 서브 영역(SA)은 표시 패널(100)의 두께 방향으로 메인 영역(MA)과 중첩할 수 있다. 서브 영역(SA)은 메인 영역(MA) 에지의 비표시 영역(NDA)과 중첩하고, 나아가 메인 영역(MA)의 표시 영역(DA)과 중첩할 수 있다. 서브 영역(SA)의 폭은 벤딩 영역(BA)의 폭과 동일할 수 있지만 이에 한정되는 것은 아니다.
표시 패널(100)의 서브 영역(SA) 상에는 패드부가 배치될 수 있다. 패드부에는 외부 장치가 실장(또는 부착)될 수 있다. 외부 장치의 예로는 구동칩(200), 연성 인쇄회로기판이나 경성 인쇄회로기판으로 이루어진 구동 기판(300) 등을 들 수 있고, 그 밖에 배선 연결 필름, 커넥터 등도 외부 장치로서 패드부에 실장될 수 있다. 서브 영역(SA)에 실장되는 외부 장치는 하나일 수도 있지만, 복수 개일 수도 있다. 예를 들어, 도 1 및 도 2에 예시된 것처럼, 표시 패널(100)의 서브 영역(SA)에 구동칩(200)이 배치되고, 서브 영역(SA)의 단부에 구동 기판(300)이 부착될 수 있다. 이 경우, 표시 패널(100)은 구동칩(200)과 연결되는 패드부 및 구동 기판(300)과 연결되는 패드부를 모두 포함할 수 있다. 다른 실시예로, 구동칩이 필름 상에 실장되고, 필름이 표시 패널(100)의 서브 영역(SA)에 부착될 수도 있다.
구동칩(200)은 표시면과 동일한 면인 표시 패널(100)의 일면 상에 실장되되, 상술한 것처럼 벤딩 영역(BA)이 벤딩되어 반전됨에 따라 두께 방향으로 하부를 향하는 표시 패널(100)의 면에 실장되어 구동칩(200)의 상면이 하부를 향할 수 있다.
구동칩(200)은 이방성 도전 필름을 통해 표시 패널(100) 상에 부착되거나, 초음파 접합 본딩을 통해 표시 패널(100) 상에 부착될 수 있다. 구동칩(200)의 가로 방향 폭은 표시 패널(100)의 가로 방향 폭보다 작을 수 있다. 구동칩(200)은 서브 영역(SA)의 가로 방향(제1 방향(X))의 중앙부에 배치되고, 구동칩(200)의 좌측 에지와 우측 에지는 각각 서브 영역(SA)의 좌측 에지와 우측 에지로부터 이격될 수 있다.
구동칩(200)은 표시 패널(100)을 구동하는 집적 회로를 포함할 수 있다. 일 실시예에서, 집적 회로는 데이터 신호를 생성하여 제공하는 데이터 구동 집적 회로일 수 있지만, 이에 한정되는 것은 아니다. 구동칩(200)은 표시 패널(100) 패드부에 마련된 배선 패드에 연결되어 배선 패드 측으로 데이터 신호를 제공한다. 배선 패드에 연결된 배선들은 화소 측으로 연장되어 각 화소에 데이터 신호 등을 인가한다.
도 3은 일 실시예에 따른 서브 화소의 회로 구조를 설명하기 위한 회로도이다.
도 3를 참조하면, 표시 패널(100)(도 1 참조)의 표시 영역(DA)에 배치되는 서브 화소들은 제k-1 스캔 배선(Sk-1), 제k 스캔 배선(Sk) 및 제j 데이터 배선(Dj)에 접속될 수 있다. k 및 j는 1 이상의 자연수 일 수 있다. 또한, 서브 화소는 제1 구동 전압이 공급되는 제1 구동 전압 배선(VDDL), 초기화 전압이 공급되는 초기화 전압 배선(VIL), 및 제1 구동 전압보다 낮은 전압 값을 갖는 제2 구동 전압이 공급되는 제2 구동 전압 배선(VSSL)에 접속될 수 있다.
서브 화소는 복수의 박막 트랜지스터를 포함하는 트랜지스터부 및 발광 소자(LEL)를 포함한다. 트랜지스터부는 구동 박막 트랜지스터 및 스위칭 박막 트랜지스터를 포함한다. 구동 박막 트랜지스터는 제1 구동 전압 또는 제2 구동 전압을 제공받아 발광 소자(LEL)에 구동 전류를 공급하고, 스위칭 박막 트랜지스터는 구동 박막 트랜지스터에 데이터 신호를 전달할 수 있다.
트랜지스터부는 구동 박막 트랜지스터로서 제1 박막 트랜지스터(ST1)를 포함하고, 스위칭 박막 트랜지스터들로서 제2 박막 트랜지스터(ST2), 제3 박막 트랜지스터(ST3), 제4 박막 트랜지스터(ST4), 제5 박막 트랜지스터(ST5), 제6 박막 트랜지스터(ST6), 제7 박막 트랜지스터(ST7)를 포함할 수 있다. 다시 말해, 트랜지스터부는 복수의 박막 트랜지스터 즉, 제1 박막 트랜지스터(ST1), 제2 박막 트랜지스터(ST2), 제3 박막 트랜지스터(ST3), 제4 박막 트랜지스터(ST4), 제5 박막 트랜지스터(ST5), 제6 박막 트랜지스터(ST6) 및 제7 박막 트랜지스터(ST7)를 포함하는 개념일 수 있다.
제1 박막 트랜지스터(ST1)는 제1 게이트 전극, 제1 반도체 활성 영역, 제1 전극, 제2 전극 등을 포함할 수 있다. 제1 박막 트랜지스터(ST1)는 제1 게이트 전극에 인가되는 데이터 전압에 따라 제1 전극과 제2 전극 사이에 흐르는 드레인-소스간 전류를 제어한다. 제1 박막 트랜지스터(ST1)의 채널을 통해 흐르는 구동 전류는 수학식 1과 같이 제1 박막 트랜지스터(ST1)의 제1 게이트 전극과 제1 전극 간의 전압과 문턱 전압 간의 차이의 제곱에 비례한다.
수학식 1에서, k`는 제1 박막 트랜지스터(ST1)의 구조와 물리적 특성에 의해 결정되는 비례 계수, Vgs는 제1 박막 트랜지스터(ST1)의 게이트-소스간 전압, Vth는 제1 박막 트랜지스터(ST1)의 문턱전압, Ids는 구동 전류를 의미한다.
발광 소자(LEL)는 구동 전류에 따라 발광하는 역할을 할 수 있다. 발광 소자(LEL)의 발광량은 구동 전류에 비례할 수 있다. 발광 소자(LEL)는 제1 전극, 제2 전극 및 제1 전극과 제2 전극 사이에 배치된 발광층을 포함할 수 있다. 제1 전극은 애노드 전극이고, 제2 전극은 캐소드 전극일 수 있다.
발광 소자(LEL)의 제1 전극은 제7 박막 트랜지스터(ST7)의 제1 전극과 제5 박막 트랜지스터(ST5)의 제2 전극에 접속되며, 제2 전극은 제2 구동 전압 배선(VSSL)에 접속될 수 있다.
제2 박막 트랜지스터(ST2)는 제k 스캔 배선(Sk)의 스캔 신호에 의해 턴-온되어 제1 박막 트랜지스터(ST1)의 제1 게이트 전극과 제2 전극을 접속시킨다. 즉, 제2 박막 트랜지스터(ST2)가 턴-온 되는 경우, 제1 박막 트랜지스터(ST1)의 제1 게이트 전극과 제2 전극이 접속되므로, 제1 박막 트랜지스터(ST1)는 다이오드로 구동한다. 제2 박막 트랜지스터(ST2)는 제2 게이트 전극, 제2 반도체 활성 영역, 제1 전극 및 제2 전극을 포함할 수 있다. 제2 게이트 전극은 제k 스캔 배선(Sk)에 접속되고, 제2 박막 트랜지스터(ST2)의 제1 전극은 제1 박막 트랜지스터(ST1)의 제2 전극에 접속되며, 제2 박막 트랜지스터(ST2)의 제2 전극은 제1 박막 트랜지스터(ST1)의 제1 게이트 전극에 접속될 수 있다.
제3 박막 트랜지스터(ST3)는 제k 스캔 배선(Sk)의 스캔 신호에 의해 턴-온되어 제1 박막 트랜지스터(ST1)의 제1 전극과 제j 데이터 배선(Dj)을 접속시킨다. 제3 박막 트랜지스터(ST3)는 제3 게이트 전극, 제3 반도체 활성 영역, 제1 전극 및 제2 전극을 포함할 수 있다. 제3 박막 트랜지스터(ST3)의 제3 게이트 전극은 제k 스캔 배선(Sk)에 접속되고, 제3 박막 트랜지스터(ST3)의 제1 전극은 제1 박막 트랜지스터(ST1)의 제1 전극에 접속되며, 제3 박막 트랜지스터(ST3)의 제2 전극은 제j 데이터 배선(Dj)에 접속될 수 있다.
제4 박막 트랜지스터(ST4)는 제k-1 스캔 배선(Sk-1)의 스캔 신호에 의해 턴-온되어 제1 박막 트랜지스터(ST1)의 제1 게이트 전극과 초기화 전압 배선(VIL)을 접속시킨다. 제1 박막 트랜지스터(ST1)의 제1 게이트 전극은 초기화 전압 배선(VIL)의 초기화 전압으로 방전될 수 있다. 제4 박막 트랜지스터(ST4)는 제4 게이트 전극, 제4 반도체 활성 영역, 제1 전극 및 제2 전극을 포함할 수 있다. 제4 박막 트랜지스터(ST4)의 제4 게이트 전극은 제k-1 스캔 배선(Sk-1)에 접속되고, 제4 박막 트랜지스터(ST4)의 제1 전극은 제1 박막 트랜지스터(ST1)의 제1 게이트 전극에 접속되며, 제4 박막 트랜지스터(ST4)의 제2 전극은 초기화 전압 배선(VIL)에 접속될 수 있다.
제5 박막 트랜지스터(ST5)는 제1 박막 트랜지스터(ST1)의 제2 전극과 발광 소자(LEL)의 제1 전극 사이에 접속된다. 제5 박막 트랜지스터(ST5)는 제k 발광 배선(Ek)의 발광 제어 신호에 의해 턴-온되어 제1 박막 트랜지스터(ST1)의 제2 전극과 발광 소자(LEL)의 제1 전극을 접속한다. 제5 박막 트랜지스터(ST5)는 제5 게이트 전극, 제5 반도체 활성 영역, 제1 전극 및 제2 전극을 포함할 수 있다. 제5 박막 트랜지스터(ST5)의 제5 게이트 전극은 제k 발광 배선(Ek)에 접속되고, 제5 박막 트랜지스터(ST5)의 제1 전극은 제1 박막 트랜지스터(ST1)의 제2 전극에 접속되며, 제5 박막 트랜지스터(ST5)의 제2 전극은 발광 소자(LEL)의 제1 전극에 접속된다.
제6 박막 트랜지스터(ST6)는 제k 발광 배선(Ek)의 발광 제어 신호에 의해 턴-온되어 제1 박막 트랜지스터(ST1)의 제1 전극과 제1 구동 전압 배선(VDDL)을 접속시킨다. 제6 박막 트랜지스터(ST6)는 제6 게이트 전극, 제6 반도체 활성 영역, 제1 전극 및 제2 전극을 포함할 수 있다. 제6 박막 트랜지스터(ST6)의 제6 게이트 전극은 제k 발광 배선(Ek)에 접속되고, 제6 박막 트랜지스터(ST6)의 제1 전극은 제1 구동 전압 배선(VDDL)에 접속되며, 제6 박막 트랜지스터(ST6)의 제2 전극은 제1 박막 트랜지스터(ST1)의 제1 전극에 접속된다. 제5 박막 트랜지스터(ST5)와 제6 박막 트랜지스터(ST6)가 모두 턴-온 되는 경우, 구동 전류는 발광 소자(LEL)에 공급될 수 있다.
제7 박막 트랜지스터(ST7)는 제k 스캔 배선(Sk)의 스캔 신호에 의해 턴-온되어 발광 소자(LEL)의 제1 전극과 초기화 전압 배선(VIL)을 접속시킨다. 발광 소자(LEL)의 제1 전극은 초기화 전압으로 방전될 수 있다. 제7 박막 트랜지스터(ST7)는 제7 게이트 전극, 제7 반도체 활성 영역, 제1 전극 및 제2 전극을 포함할 수 있다. 제7 박막 트랜지스터(ST7)의 제7 게이트 전극은 제k 스캔 배선(Sk)에 접속되고, 제7 박막 트랜지스터(ST7)의 제1 전극은 발광 소자(LEL)의 제1 전극에 접속되며, 제7 박막 트랜지스터(ST7)의 제2 전극은 초기화 전압 배선(VIL)에 접속된다.
서브 화소는 커패시터(Cap)를 더 포함할 수 있다. 커패시터(Cap)는 제1 박막 트랜지스터(ST1)의 제1 게이트 전극과 제1 구동 전압 배선(VDDL) 사이에 형성된다. 커패시터(Cap)의 일 전극은 제1 박막 트랜지스터(ST1)의 제1 게이트 전극에 접속되고, 타 전극은 제1 구동 전압 배선(VDDL)에 접속될 수 있다.
제1 박막 트랜지스터(ST1), 제2 박막 트랜지스터(ST2), 제3 박막 트랜지스터(ST3), 제4 박막 트랜지스터(ST4), 제5 박막 트랜지스터(ST5), 제6 박막 트랜지스터(ST6), 및 제7 박막 트랜지스터(ST7) 각각의 제1 전극이 소스 전극인 경우, 제2 전극은 드레인 전극일 수 있다. 또는, 제1 박막 트랜지스터(ST1), 제2 박막 트랜지스터(ST2), 제3 박막 트랜지스터(ST3), 제4 박막 트랜지스터(ST4), 제5 박막 트랜지스터(ST5), 제6 박막 트랜지스터(ST6), 제7 박막 트랜지스터(ST7) 각각의 제1 전극이 드레인 전극인 경우, 제2 전극은 소스 전극일 수 있다.
제1 박막 트랜지스터(ST1), 제2 박막 트랜지스터(ST2), 제3 박막 트랜지스터(ST3), 제4 박막 트랜지스터(ST4), 제5 박막 트랜지스터(ST5), 제6 박막 트랜지스터(ST6), 제7 박막 트랜지스터(ST7)들은 상술한 바와 같이 각각 반도체 활성 영역을 포함할 수 있다. 제1 박막 트랜지스터(ST1), 제2 박막 트랜지스터(ST2), 제3 박막 트랜지스터(ST3), 제4 박막 트랜지스터(ST4), 제5 박막 트랜지스터(ST5), 제6 박막 트랜지스터(ST6), 제7 박막 트랜지스터(ST7)들은 다결정 실리콘으로 이루어진 반도체 활성 영역을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 박막 트랜지스터(ST1), 제2 박막 트랜지스터(ST2), 제3 박막 트랜지스터(ST3), 제4 박막 트랜지스터(ST4), 제5 박막 트랜지스터(ST5), 제6 박막 트랜지스터(ST6), 제7 박막 트랜지스터(ST7)의 반도체 활성 영역이 다결정 실리콘으로 이루어진 경우, 그를 형성하기 위한 공정은 저온 다결정 실리콘 공정일 수 있다. 또한, 도 3에서는 제1 박막 트랜지스터(ST1), 제2 박막 트랜지스터(ST2), 제3 박막 트랜지스터(ST3), 제4 박막 트랜지스터(ST4), 제5 박막 트랜지스터(ST5), 제6 박막 트랜지스터(ST6), 제7 박막 트랜지스터(ST7)들이 모두 p형 박막 트랜지스터로 형성된 것을 중심으로 설명하였으나, 이에 한정되지 않으며, 일부 또는 전부는 n형 박막 트랜지스터로 형성될 수도 있다.
도 4는 일 실시예에 따른 표시 영역에 배치된 서브 화소의 개략적인 단면을 도시한 단면도이다. 도 5는 도 4의 A 영역을 확대한 확대도이다.
도 4 및 도 5를 참조하면, 일 실시예에 따른 표시 패널(100)은 기판(SUB), 버퍼층(BF), 반도체층(ACTL), 제1 게이트 절연층(GI1), 게이트 도전층(GAT), 제2 게이트 절연층(GI2), 제1 금속 도전층(SD1), 제1 비아 절연층(VIA1), 제2 금속 도전층(SD2), 제2 비아 절연층(VIA2), 화소 정의막(PDL), 발광 소자(LEL)가 제3 방향(Z)을 따라 순차적으로 적층된 구조일 수 있다. 상술한 각 층들은 단일층으로 이루어질 수 있지만, 서로 동일하거나 서로 다른 복수의 층들이 적층된 다중층으로 이루어질 수도 있다. 설명의 편의를 위해 도 4에서는 도 3과 결부하여 상술한 복수의 박막 트랜지스터 중 제5 박막 트랜지스터(ST5)만을 도시하였다.
기판(SUB)은 표시 패널(100)의 기저를 이루는 역할을 할 수 있다. 기판(SUB)이 유연성을 가지는 플랙시블 기판(SUB)인 경우, 기판(SUB)은 폴리이미드를 포함할 수 있으나, 이에 한정되는 것은 아니다. 또한, 기판(SUB)이 강성을 가지는 리지드 기판(SUB)인 경우, 기판(SUB)은 유리를 포함할 수 있으나, 이에 한정되는 것은 아니다. 이하에서는 설명의 편의를 위해 기판(SUB)이 유연성을 가지는 플랙시블 기판(SUB)으로서, 폴리이미드를 포함하는 경우를 중심으로 설명한다.
버퍼층(BF)은 기판(SUB)으로부터 금속 원자들이나 불순물들이 반도체층(ACTL)으로 확산되는 현상을 방지하는 역할을 할 수 있다. 버퍼층(BF)은 기판(SUB) 상에 전체적으로 배치될 수 있다. 버퍼층(BF)은 무기 절연 물질(SiOxNy)을 포함할 수 있다.
반도체층(ACTL)은 버퍼층(BF)의 일면 바로 위에 위치할 수 있다. 즉, 반도체층(ACTL)은 버퍼층(BF)의 일면과 직접 접촉할 수 있다. 반도체층(ACTL)은 버퍼층(BF) 상에 선택적으로 패터닝 되어 배치될 수 있다.
반도체층(ACTL)은 도 3과 결부하여 상술한 제1 박막 트랜지스터(ST1), 제2 박막 트랜지스터(ST2), 제3 박막 트랜지스터(ST3), 제4 박막 트랜지스터(ST4), 제5 박막 트랜지스터(ST5), 제6 박막 트랜지스터(ST6), 및 제7 박막 트랜지스터(ST7)의 액티브층을 포함할 수 있다. 액티브층은 제1 박막 트랜지스터(ST1), 제2 박막 트랜지스터(ST2), 제3 박막 트랜지스터(ST3), 제4 박막 트랜지스터(ST4), 제5 박막 트랜지스터(ST5), 제6 박막 트랜지스터(ST6), 및 제7 박막 트랜지스터(ST7) 각각의 채널 영역, 소스 영역 및 드레인 영역을 포함할 수 있다. 예를 들어, 도 4에 도시된 바와 같이, 제5 박막 트랜지스터(ST5)는 제5 액티브층(ACT5)을 포함하며, 제5 액티브층(ACT5)은 후술할 제5 게이트 전극(GE5)과 중첩하는 제5 채널 영역(CR5), 제5 채널 영역(CR5)의 일측에 위치한 제5 소스 영역(SR5) 및 제5 채널 영역(CR5)의 타측에 위치한 제5 드레인 영역(DR5)을 포함할 수 있다.
도 5를 참조하면, 제5 액티브층(ACT5)의 제5 소스 영역(SR5)은 제1 서브 소스 영역(SR5_1)과 제2 서브 소스 영역(SR5_2)을 포함하고, 제5 드레인 영역(DR5)은 제1 서브 드레인 영역(DR5_1)과 제2 서브 드레인 영역(DR5_2)을 포함할 수 있다.
제1 서브 소스 영역(SR5_1)과 제2 서브 소스 영역(SR5_2)은 제5 채널 영역(CR5)의 일측에 배치될 수 있다. 구체적으로, 제1 서브 소스 영역(SR5_1)은 제2 서브 소스 영역(SR5_2)을 사이에 두고 제5 채널 영역(CR5)과 제1 방향(X)으로 이격되어 제5 채널 영역(CR5)의 일측에 배치되고, 제2 서브 소스 영역(SR5_2)은 제1 서브 소스 영역(SR5_1)과 제5 채널 영역(CR5) 사이에 배치되며 제5 채널 영역(CR5)의 일측과 접할 수 있다.
제1 서브 소스 영역(SR5_1)의 제3 방향(Z)의 두께(W1)는 제2 서브 소스 영역(SR5_2)의 제3 방향(Z)의 두께(W2) 보다 두꺼우며, 제2 서브 소스 영역(SR5_2)의 제3 방향(Z)의 두께(W2)는 제5 채널 영역(CR5)의 두께와 실질적으로 동일할 수 있다. 다시 말해, 제1 서브 소스 영역(SR5_1)의 제3 방향(Z)의 두께(W1)는 제5 채널 영역(CR5)의 두께보다 두꺼울 수 있다. 따라서 제2 서브 소스 영역(SR5_2)의 상면과 제5 채널 영역(CR5)의 상면은 평탄할 수 있으며, 제1 서브 소스 영역(SR5_1)의 상면은 제2 서브 소스 영역(SR5_2)의 상면 및 제5 채널 영역(CR5)의 상면을 기준으로 이보다 높은 곳에 위치할 수 있다.
제5 액티브층(ACT5)의 제5 드레인 영역(DR5)은 제5 채널 영역(CR5)을 사이에 두고 제5 소스 영역(SR5)과 제1 방향(X)으로 이격되어 제5 채널 영역(CR5)의 타측에 배치될 수 있다. 다시 말해, 제5 소스 영역(SR5)과 제5 드레인 영역(DR5)은 제5 채널 영역(CR5)을 기준으로 제1 방향(X)을 따라 대칭적으로 배치될 수 있다.
제5 액티브층(ACT5)의 제5 드레인 영역(DR5)은 제1 서브 드레인 영역(DR5_1)과 제2 서브 드레인 영역(DR5_2)을 포함할 수 있다.
구체적으로, 제1 서브 드레인 영역(DR5_1)은 제2 서브 드레인 영역(DR5_2)을 사이에 두고 제5 채널 영역(CR5)과 제1 방향(X)으로 이격되어 제5 채널 영역(CR5)의 타측에 배치되고, 제2 서브 드레인 영역(DR5_2)은 제1 서브 드레인 영역(DR5_1)과 제5 채널 영역(CR5) 사이에 배치되며 제5 채널 영역(CR5)의 타측과 접할 수 있다.
일 실시예에서 제1 서브 소스 영역(SR5_1)의 두께(W1)와 제1 서브 드레인 영역(DR5_1)의 두께(W1)가 동일하고, 제2 서브 소스 영역(SR5_2)의 두께(W2)와 제2 서브 드레인 영역(DR5_2)의 두께(W2)가 동일할 수 있다.
따라서 제1 서브 드레인 영역(DR5_1)의 제3 방향(Z)의 두께(W1)는 제2 서브 드레인 영역(DR5_2)의 제3 방향(Z)의 두께(W2) 보다 두꺼우며, 제2 서브 드레인 영역(DR5_2)의 제3 방향(Z)의 두께(W2)는 제5 채널 영역(CR5)의 두께와 실질적으로 동일할 수 있다. 다시 말해, 제1 서브 드레인 영역(DR5_1)의 제3 방향(Z)의 두께(W1)는 제5 채널 영역(CR5)의 두께보다 두꺼울 수 있다. 따라서 제5 드레인 영역(DR5)의 제2 서브 드레인 영역(DR5_2)의 상면과 제5 채널 영역(CR5)의 상면은 평탄할 수 있으며, 제5 드레인 영역(DR5)의 제1 서브 드레인 영역(DR5_1)의 상면은 제2 서브 드레인 영역(DR5_2)의 상면 및 제5 채널 영역(CR5)의 상면을 기준으로 이보다 높은 곳에 위치할 수 있다.
다만, 이에 한정되는 것은 아니며, 몇몇 실시예에서 제1 서브 소스 영역(SR5_1)의 두께와 제1 서브 드레인 영역(DR5_1)의 두께는 제5 채널 영역(CR5)의 두께 보다 두꺼우며, 제1 서브 소스 영역(SR5_1)의 두께와 제1 서브 드레인 영역(DR5_1)의 두께는 상이할 수 있다.
도 4 및 도 5에서는 제5 박막 트랜지스터(ST5)를 중심으로 설명하였으나, 도 3과 결부하여 상술한 제1 박막 트랜지스터(ST1), 제2 박막 트랜지스터(ST2), 제3 박막 트랜지스터(ST3), 제4 박막 트랜지스터(ST4), 제6 박막 트랜지스터(ST6), 및 제7 박막 트랜지스터(ST7)의 구조는 제5 박막 트랜지스터(ST5)와 동일할 수 있다. 다만, 이에 한정되는 것은 아니다.
제1 게이트 절연층(GI1)은 반도체층(ACTL) 상에 배치될 수 있다. 제1 게이트 절연층(GI1)은 제1 컨택홀(CNT1)과 제2 컨택홀(CNT2)이 형성된 부분을 제외한 반도체층(ACTL)의 상면을 덮을 뿐만 아니라, 반도체층(ACTL)의 측면까지도 덮을 수 있다. 제1 게이트 절연층(GI1)은 대체로 기판(SUB)의 전면에 걸쳐 배치될 수 있다.
다만, 이에 한정되지 않으며, 몇몇 실시예에서 제1 게이트 절연층(GI1)은 제5 액티브층(ACT5)의 제5 채널 영역(CR5)과 후술할 제5 게이트 전극(GE5)이 중첩하는 영역 사이에만 배치될 수 있다.
제1 게이트 절연층(GI1)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들면, 제1 게이트 절연층(GI1)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 탄탈륨 산화물(TaOx), 하프늄 산화물(HfOx), 지르코늄 산화물(ZrOx), 티타늄 산화물(TiOx) 등을 포함할 수 있다. 제1 게이트 절연층(GI1)은 물질들로 이루어진 단층 구조, 또는 2 이상의 층들로 이루어진 다중층 구조를 가질 수 있다.
게이트 도전층(GAT)은 제1 게이트 절연층(GI1) 상에 배치될 수 있다. 게이트 도전층(GAT)은 도 3과 결부하여 상술한 제1 박막 트랜지스터(ST1), 제2 박막 트랜지스터(ST2), 제3 박막 트랜지스터(ST3), 제4 박막 트랜지스터(ST4), 제5 박막 트랜지스터(ST5), 제6 박막 트랜지스터(ST6), 제7 박막 트랜지스터(ST7)의 게이트 전극을 포함할 수 있다. 예를 들어, 게이트 도전층(GAT)은 도 4에 도시된 바와 같이 제5 박막 트랜지스터(ST5)의 제5 게이트 전극(G5)을 포함할 수 있다.
도 4 및 도 5를 참조하면, 제5 게이트 전극(GE5)은 제5 액티브층(ACT5)의 제5 채널 영역(CR)과 제3 방향(Z)에서 중첩되도록 배치되며, 제5 액티브층(ACT)의 제5 소스 영역(SR) 및 제5 드레인 영역(DR)과 비중첩할 수 있다.
게이트 도전층(GAT)은 금속을 포함할 수 있다. 예를 들어, 제1 게이트 도전층(GAT1)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다.
제2 게이트 절연층(GI2)은 게이트 도전층(GAT) 상에 배치될 수 있다. 제2 게이트 절연층(GI2)은 제1 컨택홀(CNT1) 및 제2 컨택홀(CNT2)이 형성된 부분을 제외한 게이트 도전층(GAT)의 상면을 덮을 뿐만 아니라, 게이트 도전층(GAT)의 측면까지도 덮을 수 있다. 제2 게이트 절연층(GI2)은 대체로 기판(SUB)의 전면에 걸쳐 배치될 수 있다.
제2 게이트 절연층(GI2)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들면, 제2 게이트 절연층(GI2)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 탄탈륨 산화물(TaOx), 하프늄 산화물(HfOx), 지르코늄 산화물(ZrOx), 티타늄 산화물(TiOx) 등을 포함할 수 있다. 제2 게이트 절연층(GI2)은 물질들로 이루어진 단층 구조, 또는 2 이상의 층들로 이루어진 다중층 구조를 가질 수 있다.
제1 금속 도전층(SD1)은 제2 게이트 절연층(GI2) 상에 배치될 수 있다. 제1 금속 도전층(SD1)은 도 3과 결부하여 상술한 제1 박막 트랜지스터(ST1), 제2 박막 트랜지스터(ST2), 제3 박막 트랜지스터(ST3), 제4 박막 트랜지스터(ST4), 제5 박막 트랜지스터(ST5), 제6 박막 트랜지스터(ST6), 제7 박막 트랜지스터(ST7)의 소스 전극 및 드레인 전극을 포함할 수 있다. 예를 들어, 제1 금속 도전층(SD1)은 도 4에 도시된 바와 같이 제5 박막 트랜지스터(ST5)의 제5 소스 전극(SE5) 및 제5 드레인 전극(DE5)을 포함할 수 있다.
제1 금속 도전층(SD1)이 배치되어 제2 게이트 절연층(GI2) 상에 소스 전극 및 드레인 전극이 형성되면, 제1 박막 트랜지스터(ST1), 제2 박막 트랜지스터(ST2), 제3 박막 트랜지스터(ST3), 제4 박막 트랜지스터(ST4), 제5 박막 트랜지스터(ST5), 제6 박막 트랜지스터(ST6), 제7 박막 트랜지스터(ST7)가 정의될 수 있다. 예를 들어, 도 4에 도시된 바와 같이, 제5 소스 전극(S5) 및 제5 드레인 전극(D5)은 제1 게이트 절연층(GI1) 및 제2 게이트 절연층(GI2)을 관통하여 형성되는 제1 컨택홀(CNT1) 및 제2 컨택홀(CNT2)을 통해 각각 제5 액티브층(ACT5)의 제5 소스 영역(SR5) 과 제5 드레인 영역(DR5)과 전기적으로 연결될 수 있다.
제1 금속 도전층(SD1)은 금속을 포함할 수 있다. 예를 들어, 제1 금속 도전층(SD1)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 몇몇 실시예에서 제1 금속 도전층(SD1)은 다층 구조를 가질 수 있는데, 예를 들어, 제1 금속 도전층(SD1)은 Ti/Al의 2층 구조를 갖거나 Ti/Al/Ti의 3층 구조를 가질 수도 있다.
제1 비아 절연층(VIA1)은 제1 금속 도전층(SD1)과 후술할 제2 금속 도전층(SD2)을 부분적으로 절연시키고, 제5 박막 트랜지스터(ST5)의 소자에 의해 발생한 단차를 평탄화 시키는 역할을 할 수 있다. 제1 비아 절연층(VIA1)은 제1 금속 도전층(SD1)이 형성된 제2 게이트 절연층(GI2) 상에 배치될 수 있다. 제1 비아 절연층(VIA1)은 아크릴계 수지, 폴리이미드계 수지, 폴리아미드계 수지 등의 유기 절연 물질을 사용하여 형성될 수 있다.
제2 금속 도전층(SD2)은 제1 비아 절연층(VIA1) 상에 배치될 수 있다. 제2 금속 도전층(SD2)은 도 3과 결부하여 상술한 제1 박막 트랜지스터(ST1), 제2 박막 트랜지스터(ST2), 제3 박막 트랜지스터(ST3), 제4 박막 트랜지스터(ST4), 제5 박막 트랜지스터(ST5), 제6 박막 트랜지스터(ST6), 및 제7 박막 트랜지스터(ST7)의 소스 전극 또는 드레인 전극과 전기적으로 연결되는 연결 전극과 초기화 전압 배선 등을 포함할 수 있다. 예를 들어 제2 금속 도전층(SD2)은 도 4에 도시된 바와 같이, 제5 드레인 전극(DE5)과 전기적으로 연결되는 연결 전극(CNE)을 포함할 수 있다. 연결 전극(CNE)은 제1 비아 절연층(VIA1)을 관통하여 형성되는 컨택홀을 통해 제5 드레인 전극(DE5)과 전기적으로 연결될 수 있다.
제2 금속 도전층(SD2)은 금속을 포함할 수 있다. 예를 들어, 제2 금속 도전층(SD2)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 몇몇 실시예에서 제2 금속 도전층(SD2)은 다층 구조를 가질 수 있는데, 예를 들어, 제2 금속 도전층(SD2)은 Ti/Al의 2층 구조를 갖거나 Ti/Al/Ti의 3층 구조를 가질 수도 있다.
제2 비아 절연층(VIA2)은 제2 금속 도전층(SD2)이 형성된 제1 비아 절연층(VIA1) 상에 배치될 수 있다. 제2 비아 절연층(VIA2)은 아크릴계 수지, 폴리이미드계 수지, 폴리아미드계 수지 등의 유기 절연 물질을 사용하여 형성될 수 있다. 제2 비아 절연층(VIA2)의 제3 방향(Z) 일측 면은 화소 정의막(PDL)이 배치되는 상면이고, 제3 방향(Z) 타측 면은 제1 비아 절연층(VIA1)이 배치되는 저면일 수 있다.
발광 소자(LEL)는 애노드 전극(ANO), 발광층(EML) 및 캐소드 전극(CAT)을 포함하고, 제2 비아 절연층(VIA2) 상에 배치될 수 있다.
발광 소자(LEL)의 애노드 전극(ANO)은 도 4에 도시된 바와 같이 제2 비아 절연층(VIA2)을 관통하여 형성된 컨택홀을 통해 연결 전극(CNE)과 전기적으로 연결되어 제5 박막 트랜지스터(ST5)의 제5 드레인 전극(DE5)과 전기적으로 연결될 수 있다.
애노드 전극(ANO)이 배치된 제2 비아 절연층(VIA2) 상에 화소 정의막(PDL)이 배치될 수 있다. 화소 정의막(PDL)은 아크릴계 수지, 폴리이미드계 수지 등의 유기 물질을 사용하여 형성될 수 있다. 화소 정의막(PDL)은 애노드 전극을 부분적으로 노출시키는 개구를 형성할 수 있다. 개구에 의해 발광층(EML)의 발광 영역(EMA)이 정의될 수 있다.
발광층(EML)은 애노드 전극(ANO) 및 화소 정의막(PDL) 상에 배치될 수 있다. 발광층(EML)이 유기물을 포함하는 유기 발광층인 경우, 발광 소자(LEL)는 유기 발광 다이오드이고, 발광층(EML)이 양자점 발광층을 포함하는 경우, 발광 소자(LEL)는 양자점 발광 소자이며, 발광층(EML)이 무기 반도체를 포함하는 경우, 발광 소자(LEL)는 무기 발광 소자일 수 있다. 또는, 발광 소자(LEL)는 초소형 발광 다이오드일 수 있다.
캐소드 전극(CAT)은 발광층(EML) 상에 배치될 수 있다. 캐소드 전극(CAT)은 발광층(EML)이 형성된 화소 정의막(PDL) 전체를 덮을 수 있다. 다시 말해, 캐소드 전극(CAT)은 발광층(EML)이 형성된 화소 정의막(PDL)의 프로파일을 따라 실질적으로 동일한 두께로 형성될 수 있다.
도 4에서는 도시하지 않았으나, 발광 소자(LEL) 상에는 박막 봉지층이 더 배치될 수 있다. 박막 봉지층은 외부의 습기 및 산소가 발광 소자(LEL)로 침투하는 것을 막는 역할을 할 수 있다.
또한, 도 4에서는 도시하지 않았으나, 박막 봉지층 상에는 터치 센서층이 더 배치될 수 있다. 터치 센서층은 표시 장치(10)에 가해지는 터치 입력을 감지하는 역할을 할 수 있다. 터치 센서층은 도전층과 절연층이 순차 적층된 구조를 가질 수 있다. 터치 센서층의 도전층은 평면상 메쉬 타입의 형상을 가질 수 있다.
도 6은 일 실시예에 따른 박막 트랜지스터의 액티브층에 포함된 그레인들을 나타내는 도면이다.
도 6을 참조하면, 일 실시예에 따른 박막 트랜지스터(ST)에 포함된 액티브층(ACT)의 소스 영역(SR), 채널 영역(CR), 및 드레인 영역(DR)은 상이한 크기를 갖는 복수의 그레인(GR)들 및 복수의 그레인(GR)들을 정의하는 그레인 경계(GB)들을 포함할 수 있으며, 복수의 그레인(GR)들은 평면상 랜덤하게 배열될 수 있다. 그레인(GR)의 크기는 평면상 그레인(GR)의 폭을 의미하는 것으로, 인접한 그레인 경계(GB)들 사이의 거리일 수 있다.
액티브층(ACT)을 형성하는 과정에서 고체 상태의 비정질 실리콘층에 레이저 빔이 조사되면 비정질 실리콘층이 열을 흡수하여 액체 상태로 변하고, 이후 열을 방출하여 다시 고체 상태로 변할 수 있다. 이 경우, 결정 시드로부터 결정이 성장하여 그레인(GR)이 형성될 수 있다. 비정질 실리콘층이 액체 상태에서 고체 상태로 변하는 과정에서 냉각 속도의 차이가 있는 경우, 냉각 속도가 빠른 영역으로부터 느린 영역을 향하여 그레인(GR)이 성장하므로, 냉각 속도가 느린 영역에서 그레인 경계(GB)가 형성될 수 있다.
또한, 액티브층(ACT)을 형성하는 과정에서 비정질 실리콘층의 두께, 비정질 실리콘층에 조사되는 레이저 빔의 파장, 스캔 피치, 에너지 밀도 등에 따라 액티브층(ACT)에 포함된 그레인(GR)의 크기가 결정될 수 있다.
구체적으로, 소스 영역(SR)은 제1 서브 소스 영역(SR1)에 포함된 제1 서브 소스 영역 그레인(SG1)과 제2 서브 소스 영역(SR2)에 포함된 제2 서브 소스 영역 그레인(SG2)을 포함하고, 채널 영역(CR)은 채널 영역 그레인(CG)을 포함하며, 드레인 영역(DR)은 제1 서브 드레인 영역(DR1)에 포함된 제1 서브 드레인 영역 그레인(DG1)과 제2 드레인 소스 영역(DR2)에 포함된 제2 드레인 소스 영역 그레인(DG2)을 포함할 수 있다.
도 6에 도시된 바와 같이, 제1 서브 소스 영역 그레인(SG1)과 제1 서브 드레인 영역 그레인(DG1)은 동일한 크기를 가질 수 있고, 제2 서브 소스 영역 그레인(SG2), 채널 영역 그레인(CG), 및 제2 서브 드레인 영역 그레인(DG2)은 서로 동일한 크기를 가질 수 있다.
또한, 제1 서브 소스 영역 그레인(SG1)과 제1 서브 드레인 영역 그레인(DG1)은 제2 서브 소스 영역 그레인(SG2), 채널 영역 그레인(CG), 및 제2 서브 드레인 영역 그레인(DG2) 보다 클 수 있다.
제1 서브 소스 영역의 그레인 경계(SGB1)의 밀도와 제1 서브 드레인 영역의 그레인 경계(DGB1)의 밀도는 동일하고, 제2 서브 소스 영역의 그레인 경계(SGB2)의 밀도, 채널 영역의 그레인 경계(CGB)의 밀도, 및 제2 서브 드레인 영역의 그레인 경계(DGB2)의 밀도는 서로 동일할 수 있다.
또한, 제1 서브 소스 영역의 그레인 경계(SGB1)의 밀도와 제1 서브 드레인 영역의 그레인 경계(DGB1)의 밀도는 제2 서브 소스 영역의 그레인 경계(SGB2)의 밀도, 채널 영역의 그레인 경계(CGB)의 밀도, 및 제2 서브 드레인 영역의 그레인 경계(DGB2)의 밀도보다 클 수 있다.
즉, 액티브층(ACT)의 각 영역에 포함된 그레인(GR)의 크기 차이로 인해 그레인 경계(GB)의 밀도 차이가 발생할 수 있다. 다시 말해, 액티브층(ACT)에서 제1 서브 소스 영역(SR1)과 제1 서브 드레인 영역(DR1)에 포함된 제1 서브 소스 영역 그레인(SG1)과 제1 서브 드레인 영역 그레인(SG1)의 크기는 제2 서브 소스 영역(SR2), 채널 영역(CR), 및 제2 서브 드레인 영역(DR2)에 포함된 제2 서브 소스 영역 그레인(SG2), 채널 영역 그레인(CG), 및 제2 서브 드레인 영역 그레인(DG2)의 크기 보다 작으므로, 이들을 정의하는 제1 서브 소스 영역의 그레인 경계(SGB1)의 밀도와 제1 서브 드레인 영역의 그레인 경계(DGB1)의 밀도는 제2 서브 소스 영역의 그레인 경계(SGB2)의 밀도, 채널 영역의 그레인 경계(CGB)의 밀도, 및 제2 서브 드레인 영역의 그레인 경계(DGB2)의 밀도 보다 클 수 있다.
여기서 그레인 경계(GB)의 밀도는 액티브층(ACT)의 각 영역에 그레인 경계(GB)가 빽빽이 들어선 정도를 의미할 수 있다. 다시 말해, 그레인 경계(GB)의 밀도는 액티브층(ACT)의 각 영역의 단위 면적당 포함된 그레인 경계(GB)의 수를 의미할 수 있다.
이와 같이, 액티브층(ACT)의 각 영역에 포함된 그레인(GR)의 크기와 이들을 정의하는 그레인 경계(GB)의 밀도 차이가 발생하는 이유는 액티브층(ACT)을 형성하는 과정에서 상이한 두께를 갖는 고체 상태의 비정질 실리콘층의 각 영역에 레이저 빔이 조사되면 두께 차이에 의해 에너지를 흡수하는 정도 차이가 발생할 수 있으며, 이로 인해 각 영역의 온도 차이가 발생할 수 있다.
이에 따라 비정질 실리콘층이 액체 상태에서 고체 상태로 변화는 과정에서 그레인(GR)의 크기 및 이에 따른 그레인 경계(GB)의 밀도 차이가 발생할 수 있다. 예를 들어, 액티브층(ACT)을 형성하는 과정에서 제1 서브 소스 영역(SR1)에 포함된 비정질 실리콘층은 제2 서브 소스 영역(SR2)에 포함된 비정질 실리콘층 및 채널 영역(CR)에 포함된 비정질 실리콘층에 비하여 상대적으로 두꺼운 두께를 가지므로, 제1 서브 소스 영역(SR1)에 포함된 비정질 실리콘층, 제2 서브 소스 영역(SR2)에 포함된 비정질 실리콘층, 및 채널 영역(CR)에 포함된 비정질 실리콘층에 동일한 파장의 레이저 빔이 조사되더라도, 상대적으로 두께를 갖는 제1 서브 소스 영역(SR1)에 포함된 비정질 실리콘층은 제2 서브 소스 영역(SR2)에 포함된 비정질 실리콘층 및 채널 영역(CR)에 포함된 비정질 실리콘층에 비하여 레이저 빔에 의한 에너지 흡수율이 적으므로 온도가 낮을 수 있다.
이로 인해, 제1 서브 소스 영역(SR1)에 포함된 비정질 실리콘층이 액체 상태에서 고체 상태로 변화하는 과정에서 제2 서브 소스 영역(SR2)에 포함된 비정질 실리콘층 및 채널 영역(CR)에 포함된 비정질 실리콘층에 비하여 냉각 속도가 빠르므로, 제1 서브 소스 영역(SR1)에 형성되는 제1 서브 소스 영역 그레인(SG1)의 크기는 제2 서브 소스 영역(SR2) 및 채널 영역(CR) 각각에 형성되는 제2 서브 소스 영역 그레인(SG2) 및 채널 영역 그레인(CG)의 크기 보다 작을 수 있다. 이에 따라 제1 서브 소스 영역(SR1)에 형성되는 제1 서브 소스 영역의 그레인 경계(SGB1)의 밀도는 제2 서브 소스 영역 그레인(SG2) 및 채널 영역 그레인(CG) 각각에 형성되는 제2 서브 소스 영역의 그레인 경계(SGB2) 및 채널 영역의 그레인 경계(CGB)의 밀도 보다 클 수 있다.
도 7은 일 실시예에 따른 박막 트랜지스터의 액티브층의 일부를 나타내는 단면도이다.
도 7에서는 일 실시예에 따른 액티브층(ACT)의 소스 영역(SR) 및 채널 영역(CR)에 포함된 도핑층들을 나타낸 도면이며, 도 7에서는 도시하지 않았지만, 드레인 영역(DR)에 포함된 도핑층들은 소스 영역(SR)과 대칭적일 수 있다. 다시 말해, 드레인 영역(DR)에 포함된 도핑층들의 종류와 도핑층들의 배치는 소스 영역(SR)과 동일할 수 있다. 이하, 액티브층(ACT)의 소스 영역(SR) 및 채널 영역(CR)에 포함된 도펀트 및 도핑층들을 중심으로 설명한다.
또한, 도 7에서 '+'는 각 도핑층에 포함된 도펀트가 상대적으로 고농도로 도핑된 상태를 의미하고, '-'는 각 도핑층에 포함된 도펀트가 상대적으로 저농도로 도핑된 상태를 의미한다.
도 7을 참조하면, 액티브층(ACT)의 소스 영역(SR)은 p형 도펀트의 농도가 n형 도펀트의 농도 보다 높은 p형 도핑층(PL), n형 도펀트의 농도가 p형 도펀트의 농도 보다 높은 제1 n형 도핑층(NL1), n형 도펀트의 농도가 p형 도펀트의 농도 보다 높으며, 제1 n형 도핑층(NL1) 보다 n형 도펀트의 농도가 낮은 제2 n형 도핑층(NL2)을 포함할 수 있다.
즉, p형 도핑층(PL), 제1 n형 도핑층(NL1), 및 제2 n형 도핑층(NL2)은 서로 다른 p형 도펀트와 n형 도펀트를 포함할 수 있으며, 각 도핑층은 p형 도펀트와 n형 도펀트 중 높은 농도를 갖는 도펀트에 의해 정의될 수 있다.
예를 들어, p형 도핑층(PL)의 경우, p형 도펀트의 농도가 n형 도펀트의 농도 보다 높으므로, p+로 도핑된 p형 도핑층(PL)으로 정의되며, 제1 n형 도핑층(NL1)의 경우, n형 도펀트의 농도가 p형 도펀트의 농도 보다 높으므로, n+로 도핑된 제1 n형 도핑층(NL1)으로 정의되고, 제2 n형 도핑층(NL2)의 경우, 제1 n형 도핑층(NL1)과 마찬가지로 n형 도펀트의 농도가 p형 도펀트 농도 보다 높으나, 제1 n형 도핑층(NL1)과 비교하여 상대적으로 n형 도펀트의 농도가 낮으므로 n-로 도핑된 제2 n형 도핑층(NL2)으로 정의될 수 있다.
구체적으로, p형 도핑층(PL)은 버퍼층(BF)과 접촉하며, 제1 서브 소스 영역(SR1)의 하부 영역에 배치될 수 있다.
제1 n형 도핑층(NL1)은 제1 게이트 절연층(GI1)과 접촉하며, 제1 서브 소스 영역(SR1) 및 제2 서브 소스 영역(SR2)의 상부 영역에 배치될 수 있다.
제2 n형 도핑층(NL2)은 p형 도핑층(PL)과 제1 n형 도핑층(NL1) 사이에 위치하며, 제1 서브 소스 영역(SR1) 및 제2 서브 소스 영역(SR2)에 배치될 수 있다. 즉, 제2 n형 도핑층(NL2)은 p형 도핑층(PL)과 제1 n형 도핑층(NL1)이 상이한 도핑 깊이로 도핑되는 과정에서 p형 도핑층(PL)과 제1 n형 도핑층(NL1)의 경계 영역에 형성될 수 있다.
여기서, 도핑 깊이는 액티브층(ACT)의 상면으로부터 제1 도펀트 또는 제2 도펀트가 가장 높은 농도로 도핑되는 영역까지의 거리를 가리킨다.
따라서 p형 도핑층(PL)은 제1 서브 소스 영역(SR1)에만 배치되며, 제1 n형 도핑층(NL1)과 제2 n형 도핑층(NL2)은 제1 서브 소스 영역(SR1) 및 제2 서브 소스 영역(SR2)에 배치될 수 있다.
일 실시예에서 p형 도핑층(PL)의 두께(W3)는 제1 n형 도핑층(NL1)의 두께와 동일하며, 제2 n형 도핑층(NL2)의 두께보다 두꺼울 수 있다.
또한, p형 도핑층(PL)의 두께(W3)는 액티브층(ACT)의 채널 영역(CR)의 두께(W2) 보다 얇을 수 있다. p형 도핑층(PL)의 두께(W3)가 채널 영역(CR)의 두께(W2) 보다 얇은 경우, p형 도핑층(PL)이 제1 서브 소스 영역(SR1)의 하부 영역에 도핑되는 과정에서 제2 서브 소스 영역(SR2)의 하부 영역에 제1 도펀트가 제2 도펀트 보다 높은 농도로 도핑되는 것을 방지할 수 있다. 다만, 이에 한정되는 것은 아니다.
액티브층(ACT)의 채널 영역(CR)은 p-로 도핑된 p형 도핑층을 포함할 수 있으며, 채널 영역(CR)에 포함된 p형 도펀트의 농도는 제1 서브 소스 영역(SR1)의 p형 도핑층(PL)에 포함된 p형 도펀트의 농도 보다 상대적으로 작을 수 있다. 다만, n형 도펀트를 도핑하는 과정에서 게이트 전극(GE)이 마스크 역할을 하기 때문에 채널 영역(CR)은 소스 영역(SR)에 포함된 p형 도핑층(PL)과 달리, n형 도펀트가 도핑되지 않으므로 채널 영역(CR)은 n형 도펀트를 포함하지 않을 수 있다. 이에 대한 상세한 설명은 도 21과 결부하여 후술된다.
일 실시예에서 n형 도펀트로는 인(P), 비소(As), 안티몬(Sb) 및 비스무스(Bi) 중 어느 하나 일 수 있으며, p형 도펀트로는 붕소(B), 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 어느 하나 일 수 있다. 다만, 이에 한정되는 것은 아니다.
따라서 제1 서브 소스 영역(SR1)의 하부 영역에 위치하며, p+로 도핑된 p형 도핑층(PL), 제2 서브 소스 영역(SR2)의 하부 영역에 위치하며, n-로 도핑된 제2 n형 도핑층(NL2), 및 p-로 도핑된 채널 영역(CR)이 제1 서브 소스 영역(SR1)의 하부 영역을 기준으로 제1 방향(X)을 따라 순차적으로 배치됨에 따라 액티브층(ACT)의 하부 영역은 제1 서브 소스 영역(SR1)의 하부 영역을 기준으로 제1 방향(X)을 따라 순차적으로 p+, n-, p-로 도핑되어 양극성을 갖는 바이 폴라(bipolar) 구조를 가질 수 있다.
따라서 채널 영역(CR)에서 발생한 정공(또는 캐리어)들이 제1 서브 소스 영역(SR1)으로 이동할 수 있으며, 제1 서브 소스 영역(SR1)으로 이동한 정공들은 제1 서브 소스 영역(SR1)에 포함된 그레인 경계(GB)에서 소멸될 수 있다. 즉, 도 6에서 상술한 바와 같이, 제1 서브 소스 영역(SR1)에 포함된 그레인 경계(GB)의 밀도가 채널 영역(CR) 및 제2 서브 소스 영역(SR2)에 포함된 그레인 경계(GB)의 밀도 보다 높으므로, 그레인 경계(GB)의 밀도가 높은 제1 서브 소스 영역(SR1)으로 이동한 정공(또는 캐리어)들은 제1 서브 소스 영역(SR1)의 상부 영역에 위치하는 제1 n형 도핑층(NL1)에서 발생하는 전자와 그레인 경계(GB)에서 결합하여 소멸될 수 있다. 이로 인해, 채널 영역(CR)에 축적되는 정공(캐리어)들을 소멸시켜 플로팅 바디 효과(Floating Body Effect)로 인해 박막 트랜지스터(ST)의 문턱 전압이 쉬프트되는 것을 줄이거나 방지할 수 있다.
도 8은 다른 실시예에 따른 박막 트랜지스터의 액티브층의 일부를 나타내는 단면도이다.
도 8을 참조하면, 본 실시예 따른 박막 트랜지스터(ST_1)에 포함된 도핑층들은 도 7에 따른 실시예 따른 박막 트랜지스터(ST)에 포함된 도핑층들과 반전된 타입을 갖는다는 점에서 차이점이 있다. 구체적으로, n+로 도핑된 n형 도핑층(NL_1)은 제1 버퍼층(BF)과 접촉하며, 제1 서브 소스 영역(SR1_1)의 하부 영역에 배치되고, p+로 도핑된 제1 p형 도핑층(PL_1)은 제1 게이트 절연층(GI1)과 접촉하며, 제1 서브 소스 영역(SR1) 및 제2 서브 소스 영역(SR2)의 상부 영역에 배치되며, p-로 도핑된 제2 p형 도핑층(PL_2)은 n형 도핑층(NL_1)과 제1 p형 도핑층(PL_1) 사이에 위치하며, 제1 서브 소스 영역(SR1_1) 및 제2 서브 소스 영역(SR2_1)에 배치될 수 있다. 즉, n형 도핑층(NL_1)은 제1 서브 소스 영역(SR1)에만 배치되며, 제1 p형 도핑층(PL_1)과 제2 p형 도핑층(PL_2)은 제1 서브 소스 영역(SR1) 및 제2 서브 소스 영역(SR2)에 배치될 수 있다.
액티브층(ACT_1)의 채널 영역(CR_1)은 n형 도핑층을 포함할 수 있으며, 채널 영역(CR_1)에 포함된 n형 도펀트의 농도는 제1 서브 소스 영역(SR1_1)의 n형 도핑층(NL_1)에 포함된 n형 도펀트의 농도 보다 작을 수 있다.
따라서 제1 서브 소스 영역(SR1)의 하부 영역에 위치하며, n+로 도핑된 n형 도핑층(NL_1), 제2 서브 소스 영역(SR2)의 하부 영역에 위치하며, p-로 도핑된 제2 p형 도핑층(PL2_1), 및 n+로 도핑된 채널 영역(CR)이 제1 서브 소스 영역(SR1)의 하부 영역을 기준으로 제1 방향(X)을 따라 순차적으로 배치됨에 따라 액티브층(ACT)의 하부 영역은 제1 서브 소스 영역(SR1)의 하부 영역을 기준으로 제1 방향(X)을 따라 순차적으로 n+, p-, n-로 도핑되어 양극성을 갖는 바이 폴라(bipolar) 구조를 가질 수 있다.
따라서 채널 영역(CR)에서 발생한 전자(또는 캐리어)들이 제1 서브 소스 영역(SR1_1)으로 이동할 수 있으며, 그레인 경계(GB)의 밀도가 높은 제1 서브 소스 영역(SR1_1)으로 이동한 전자(또는 캐리어)들은 제1 서브 소스 영역(SR1_1)의 상부 영역에 위치하는 제1 p형 도핑층(PL_1)에서 발생하는 정공과 그레인 경계(GB)에서 결합하여 효과적으로 소멸될 수 있다. 즉, 이로 인해 도 7의 실시예와 동일한 효과를 가질 수 있다.
도 9는 또 다른 실시예에 따른 박막 트랜지스터의 액티브층의 일부를 나타내는 단면도이다.
본 실시예에 따른 액티브층(ACT_2)의 채널 영역(CR_2)은 도 8에 도시된 실시예에 따른 액티브층(ACT_1)의 채널 영역(CR_1)과 달리, p형 도핑층을 포함한다는 점에서 차이가 있다.
구체적으로, 채널 영역(CR_2)에 포함된 p형 도펀트의 농도가 제1 서브 소스 영역(SR1_2) 및 제2 서브 소스 영역(SR2_2)에 위치하는 제2 p형 도핑층(PL2_2)에 포함된 p형 도펀트의 농도 보다 작을 수 있다. 즉, 채널 영역(CR_2)에 포함된 p형 도펀트들의 농도는 제2 p형 도핑층(PL2_2)에 포함된 p형 도펀트들의 농도 보다 상대적으로 작으므로, 채널 영역(CR_2)은 p--로 도핑될 수 있다.
따라서 제1 서브 소스 영역(SR1_2)의 하부 영역에 위치하며, n+로 도핑된 n형 도핑층(NL_2), 제2 서브 소스 영역(SR2_2)의 하부 영역에 위치하며, p-로 도핑된 제2 p형 도핑층(PL2_2), 및 p--로 도핑된 채널 영역(CR_2)이 제1 서브 소스 영역(SR1_2)의 하부 영역을 기준으로 제1 방향(X)을 따라 순차적으로 배치된다. 이에 따라 액티브층(ACT_2)의 하부 영역은 제1 방향(X)을 따라 순차적으로 n+, p-, p--로 될 수 있다.
본 실시예에 따른 경우에도 따라서 채널 영역(CR_2)에서 발생한 정공(또는 캐리어)들이 제1 서브 소스 영역(SR1_2)으로 이동할 수 있으며, 제1 서브 소스 영역(SR1_2)으로 이동한 정공들은 제1 서브 소스 영역(SR1_2)에 포함된 그레인 경계(GB)에서 소멸되며, 도 7 및 도 8에 따른 실시예와 동일한 효과를 가질 수 있다.이하, 다른 도면들을 더 참조하여 표시 장치의 제조 방법에 대하여 설명한다.
도 10은 일 실시예에 표시 장치의 제조 방법을 나타내는 순서도이다. 도 11 내지 도 22는 일 실시예에 따른 표시 장치의 제조 방법을 나타내는 도면들이다.
도 11을 참조하면, 기판(SUB) 상에 비정질 실리콘층(AL)을 형성할 수 있다(S100).
도 11에 도시된 바와 같이, 기판(SUB) 상에는 버퍼층(BF)이 배치될 수 있다. 기판(SUB) 및 버퍼층(BF)에 대한 설명은 상술한 바와 동일하다. 비정질 실리콘층(AL)은 저압 화학 기상 증착(LPCVD), 상압 화학 기상 증착(APCVD), 플라즈마 강화 화학 기상 증착(PECVD), 스퍼터링, 진공 증착 등의 방법으로 형성될 수 있다. 다만, 이에 한정되는 것은 아니다.
도 12 내지 도 16을 참조하면, 비정질 실리콘층(AL)을 패터닝할 수 있다(S200).
먼저, 도 12에 도시된 바와 같이, 비정질 실리콘층(AL) 상에 포토레지스트층(PR)을 형성할 수 있다. 포토레지스트층(PR)은 감광성 유기물로 형성될 수 있다. 일 실시예에 있어서, 포토레지스트층(PR)은 광에 노출되는 부분이 제거되는 포지티브 감광성 유기물을 포함할 수 있다. 다만, 이에 한정되지 않으며, 몇몇 실시예에서 포토레지스트층(PR)은 광에 노출되는 부분이 경화되는 네거티브 감광성 유기물을 포함할 수도 있다.
이어, 포토레지스트층(PR) 상부에 하프톤 마스크(H-MASK)를 배치하고, 하프톤 마스크(H-MASK)를 이용하여 포토레지스트층(PR)을 노광할 수 있다. 하프톤 마스크(H-MASK)는 투광부(HMR1), 차광부(HMR2), 및 반투광부(HMR3)를 포함할 수 있다. 투광부(HMR1)는 광을 투과하고, 차광부(HMR2)는 광을 차단하며, 반투광부(HMR3)는 광의 일부를 투과할 수 있다. 즉, 반투광부(HMR3)의 광 투과율은 투광부(HMR1)의 광 투과율보다 낮고 차광부(HMR2)의 광 투과율보다 높을 수 있다.
이어, 도 13을 참조하면, 하프톤 마스크(H-MASK)를 통해 광이 조사된 포토레지스트층(PR)을 현상하여 제1 포토레지스트 패턴(PR1)을 형성할 수 있다. 포토레지스트층(PR) 중에서 투광부(HMR1)에 대응하는 부분은 포토레지스트층(PR)이 실질적으로 완전히 제거되고, 포토레지스트층(PR) 중에서 차광부(HMR2)에 대응하는 부분은 포토레지스트층(PR)이 실질적으로 제거되지 않고 남아있을 수 있다. 포토레지스트층(PR) 중에서 반투광부(HMR3)에 대응하는 부분은 포토레지스트층(PR)이 부분적으로 제거될 수 있다. 이에 따라, 반투광부(HMR3)에 대응하는 부분의 두께보다 차광부(HMR2)에 대응하는 부분의 두께가 두꺼운 제1 포토레지스트 패턴(PR1)이 형성될 수 있다.
이어, 도 13 및 도 14에 도시된 바와 같이, 제1 포토레지스트 패턴(PR1)을 이용하여 비정질 실리콘층(AL)을 식각할 수 있다. 즉, 제1 포토레지스트 패턴(PR1)에 의해 노출된 비정질 실리콘층(AL) 영역을 식각할 수 있다. 따라서 제1 포토레지스트 패턴(PR1)과 중첩하는 비정질 실리콘층(AL) 영역을 제외한 영역이 전체적으로 식각됨에 따라, 예비 비정질 실리콘 패턴(AL_P)이 형성될 수 있다.
이어, 도 15에 도시된 바와 같이, 제1 포토레지스트 패턴(PR1)을 패터닝하여 제2 포토레지스트 패턴(PR2)을 형성할 수 있다.
도 14 및 도 15를 참조하면, 제2 포토레지스트 패턴(PR2)을 형성하기 위하여 제1 포토레지스트 패턴(PR1)을 애싱(ashing)할 수 있다. 제1 포토레지스트 패턴(PR1)은 O2 가스를 포함하는 산소 플라즈마를 사용하여 애싱될 수 있다. 제1 포토레지스트 패턴(PR1)을 애싱함에 따라, 제1 포토레지스트 패턴(PR1) 중에서 상대적으로 얇은 부분은 제1 포토레지스트 패턴
(PR1)이 실질적으로 완전히 제거되고, 제1 포토레지스트 패턴(PR1) 중에서 상대적으로 두꺼운 부분은 제1 포토레지스트 패턴(PR1)이 부분적으로 제거되어 남아있을 수 있다. 이에 따라, 예비 비정질 실리콘 패턴(AL_P)과 중첩하는 제2 포토레지스트 패턴(PR2)이 형성될 수 있다.
이어, 도 15 및 도 16에 도시된 바와 같이, 제2 포토레지스트 패턴(PR2)을 이용하여 예비 비정질 실리콘 패턴(AL_P)을 식각할 수 있다. 즉, 제2 포토레지스트 패턴(PR2)에 의해 노출된 예비 비정질 실리콘 패턴(AL_P) 영역이 부분적으로 식각됨에 따라, 비정질 실리콘 패턴(AP)이 형성될 수 있다.
이어, 도 17을 참조하면, 비정질 실리콘 패턴(AP) 상에 레이저빔을 조사하여 다결정 실리콘층을 형성할 수 있다(S300).
구체적으로, 다결정 실리콘층(CL)(도 18 참조)은 비정질 실리콘 패턴(AP) 상에 레이저 빔(L)을 조사하여 형성될 수 있다. 레이저는 레이저 빔(L)을 단속적으로 발생시켜 비정질 실리콘 패턴(AP)에 조사할 수 있다. 예를 들면, 레이저는 단파장, 고출력, 및 고효율의 레이저 빔(L)을 발생시키는 엑시머(excimer) 레이저일 수 있다. 예를 들면, 엑시머 레이저는 비활성기체, 비활성기체 할로겐화물, 할로겐화 수은, 비활성기체 산화합물, 다원자 엑시머 등을 포함할 수 있다. 예를 들면, 비활성기체는 Ar2, Kr2, Xe2 등이고, 비활성기체 할로겐화물은 ArF, ArCl, KrF, KrCl, XeF, XeCl 등이며, 할로겐화 수은은 HgCl, HgBr, HgI 등이고, 비활성 기체 산화합물은 ArO, KrO, XeO 등이며, 다원자 엑시머는 Kr2F, Xe2F 등일 수 있다.
레이저를 수평 방향을 따라 이동시키면서 레이저로부터 레이저 빔(L)을 비정질 실리콘 패턴(AP)에 조사하여 비정질 실리콘 패턴(AP)을 다결정 실리콘층(CL)으로 결정화할 수 있다. 레이저는 비정질 실리콘 패턴(AP)에 약 450 mJ/cm2 내지 약 500 mJ/cm2의 에너지 밀도를 가지는 레이저 빔(L)을 조사할 수 있다. 레이저 빔(L)의 에너지 밀도가 약 450 mJ/cm2 보다 큰 경우에는 다결정 실리콘층(CL)이 그레인을 형성하며 결정화될 수 있으며, 레이저 빔(L)의 에너지 밀도가 약 500 mJ/cm2 보다 작은 경우에는 레이저 빔(L)에 의해 비정질 실리콘 패턴(AP)이 완전히 액체화되어 실리콘의 결정화를 위한 결정 시드(seed)가 형성되지 않는 것을 방지할 수 있다.
따라서 이와 같이, 서로 다른 두께를 갖는 영역을 포함하는 비정질 실리콘 패턴(AP)에 레이저 빔(L)을 조사하여 결정화하는 경우, 도 6과 결부하여 상술한 바와 같이, 서로 다른 크기의 그레인과 영역별로 상이한 그레인 경계의 밀도를 갖는 다결정 실리콘층(CL)을 형성할 수 있다.
이어, 도 18을 참조하면, 다결정 실리콘층(CL)에 제1 도펀트를 1차 도핑할 수 있다(S400).
구체적으로, 다결정 실리콘층(CL)의 상부에 별도의 마스크를 배치하지 않고, 다결정 실리콘층(CL) 전 영역에 제1 도펀트를 도핑한다. 일 실시예에서 제1 도펀트는 이온 주입법(ion implantation)을 통해 다결정 실리콘층(CL)에 도핑될 수 있다. 이온 주입법을 이용하는 경우, 이온 상태인 도펀트를 수십 내지 수백 KeV로 가속하여 다결정 실리콘층(CL)에 주입하게 된다.
일 실시예에서 제1 도펀트는 p형 도펀트로 붕소(B), 알루미늄(Al), 갈륨(Ga), 및 인듐(In) 중 어느 하나 일수 있다. 다만, 이에 한정되지 않으며, 몇몇 실시에에서 제1 도펀트는 n형 도펀트로 인(P), 비소(As), 안티몬(Sb), 및 비스무스(Bi) 중 어느 하나 일 수 있다. 이하에서는 제1 도펀트가 p형 도펀트이며, 제2 도펀트가 n형 도펀트임을 전제로 설명한다.
일 실시예에서 다결정 실리콘층(CL)이 p형 도펀트로 도핑되는 경우, 다결정 실리콘층(CL)의 전 영역은 p형 도펀트로 도핑된 상태일 수 있다.
이어, 도 19 내지 도 22를 참조하면, 제1 도펀트로 도핑된 다결정 실리콘층(CL) 상에 순차적으로 제1 게이트 절연층(GI1) 및 게이트 전극(GE)을 형성(S500)하고, 다결정 실리콘층(CL) 상에 제2 도펀트를 도핑한다(S600).
구체적으로, 다결정 실리콘층(CL) 상에 제1 게이트 절연층(GI1)을 형성할 수 있다. 제1 게이트 절연층(GI)은 버퍼층(BF) 상에 배치되어 다결정 실리콘층(CL)의 상면과 측면을 덮으며, 버퍼층(BF) 전반에 걸쳐 버퍼층(BF)의 상면을 덮을 수 있다.
이어, 게이트 전극(GE)이 다결정 실리콘층(CL)의 일부와 중첩하도록 제1 게이트 절연층(GI1) 상에 배치될 수 있다. 구체적으로, 게이트 전극(GE)은 서로 다른 두께를 갖는 다결정 실리콘층(CL)의 영역 중 상대적으로 얇은 두께를 갖는 영역에 배치될 수 있다. 즉, 다결정 실리콘층(CL)의 영역 중 상대적으로 두꺼운 제1 두께(W1)를 갖는 영역은 후술될 액티브층(ACT)의 소스 영역(SR)이 형성되는 예비 소스 영역(SR_P)일 수 있고, 얇은 두께인 제2 두께(W2)를 갖는 영역은 후술될 액티브층(ACT)의 채널 영역(CR)이 형성되는 예비 채널 영역(CR_P)일 수 있다.
이어, 제1 게이트 절연층(GI1) 상에 배치된 게이트 전극(GE)을 셀프 얼라인(self align) 마스크로 사용하여, 제1 도펀트가 도핑된 다결정 실리콘층(CL) 상에 제1 도펀트를 2차 도핑한다(S600). 본 단계에서는 다결정 실리콘층(CL)에 제1 도펀트를 1차 도핑하는 단계(S400)와 마찬가지로, 이온 주입법을 통해 이온 상태의 도펀트가 주입될 수 있으나, 다결정 실리콘층(CL)에 제1 도펀트를 1차 도핑하는 단계(S400)와 달리, 제1 도펀트가 다결정 실리콘층(CL)의 일부 영역에서 높은 농도를 가질 수 있도록 도핑될 수 있다.
구체적으로, 도 20을 참조하면, 제1 게이트 절연층(GI1) 상에 배치된 게이트 전극(GE)은 예비 채널 영역(CR_P)과 중첩되어 다결정 실리콘층(CL)에 제1 도펀트를 2차적으로 도핑할 때, 마스크 역할을 할 수 있으므로, 예비 채널 영역(CR_P)에는 제1 도펀트가 2차적으로 도핑되지 않는다.
또한, 다결정 실리콘층(CL)의 예비 소스 영역(SR_P)은 제1 두께(W1)를 갖는 제1 예비 서브 소스 영역(SR1_P)과 상대적으로 제1 두께(W1) 보다 얇은 제2 두께(W2)를 갖는 제2 예비 서브 소스 영역(SR2_P)을 포함하므로, 제1 도펀트를 주입시에 가속 전압을 조절하여, 제1 도펀트가 도핑되는 영역을 설정할 수 있다. 다시 말해, 이온 주입법에 의해 다결정 실리콘층(CL)에 제1 도펀트가 도핑되는 경우, 제1 도펀트의 가속 전압을 조절하여 제1 도펀트가 다결정 실리콘층(CL)의 특정 영역에서 높은 농도를 가질 수 있도록 도핑될 수 있다.
구체적으로, 제1 예비 서브 소스 영역(SR1_P)의 상면으로부터 제1 깊이(D1)를 갖도록 제1 도펀트가 도핑되는 경우, 예비 서브 소스 영역(SR2_P)의 두께(W2)는 제1 예비 서브 소스 영역(SR1_P)의 두께(W1) 보다 얇으므로, 제1 예비 서브 소스 영역(SR1_P)의 하부 영역에는 제1 도펀트가 높은 농도를 갖도록 도핑될 수 있다. 또한, 제1 깊이(D1)의 폭이 제2 예비 서브 소스 영역(SR2_P)의 두께(W2)의 폭 보다 크므로, 제2 예비 서브 소스 영역(SR2_P)에는 제1 예비 서브 소스 영역(SR1_P)과 같이, 제1 도펀트가 높은 농도를 갖도록 도핑되지 않는다.
따라서 결과적으로 다결정 실리콘층(CL)의 제1 예비 서브 소스 영역(SR1_P)의 하부 영역은 제1 예비 서브 소스 영역(SR1_P)의 하부 영역을 제외한 다결정 실리콘층(CL)의 다른 영역 보다 제1 도펀트의 농도가 높으므로, p+로 도핑된다.
이어, 도 21 및 도 22를 참조하면, 제1 도펀트가 2차 도핑된 다결정 실리콘층(CL)에 제2 도펀트를 도핑한다(S700).
제1 도펀트가 2차 도핑된 다결정 실리콘층(CL)에 제2 도펀트를 이온 형태로 주입하여 도핑하여, 소스 영역(SR), 채널 영역(CR), 및 드레인 영역(DR)을 포함하는 액티브층(ACT)을 형성할 수 있다.
구체적으로, 다결정 실리콘층(CL)에 제1 도펀트를 2차 도핑하는 단계(S600)와 마찬가지로, 도 22를 참조하면, 제1 게이트 절연층(GI1) 상에 배치된 게이트 전극(GE)은 채널 영역(CR)과 중첩되어 다결정 실리콘층(CL)에 제2 도펀트를 도핑할 때, 마스크 역할을 할 수 있으므로, 채널 영역(CR)에는 제2 도펀트가 도핑되지 않는다.
또한, 제1 서브 소스 영역(SR1)의 상면으로부터 제1 깊이(D1)보다 얕은 깊이를 갖는 제2 깊이(D2)를 갖는 영역에서 제2 도펀트가 높은 농도를 가질 수 있도록 제2 도펀트의 가속 전압을 변화시켜 제2 도펀트를 도핑할 수 있다. 예를 들어, 제2 깊이(D2)를 갖는 영역에 도핑되는 제2 도펀트의 도핑 깊이는 제1 깊이(D1)를 갖는 영역에 도핑되는 제1 도펀트의 도핑 깊이 보다 얕으므로, 제2 깊이(D2)를 갖는 영역에 도핑되는 제2 도펀트의 가속 전압은 제1 깊이(D1)를 갖는 영역에 도핑되는 제1 도펀트의 가속 전압 보다 작을 수 있다.
이 경우, 제1 도펀트를 제1 깊이(D1)로 도핑하는 경우와 달리, 제1 서브 소스 영역(SR1)과 제2 서브 소스 영역(SR2)이 상이한 두께를 갖더라도, 제2 깊이(D2)의 폭은 제2 서브 소스 영역(SR2) 두께(W2)의 폭 보다 작으므로, 제2 도펀트의 가속 전압을 변화시켜 제1 서브 소스 영역(SR1)의 상면 및 제2 서브 소스 영역(SR2)의 상면으로부터 제2 깊이(D2)를 갖는 영역에서 제2 도펀트가 높은 농도를 갖도록 도핑하는 경우에도, 제1 서브 소스 영역(SR1)의 상부 영역 및 제2 서브 소스 영역(SR2)의 상부 영역에 제2 도펀트가 높은 농도를 갖도록 도핑될 수 있다.
또한, 제1 서브 소스 영역(SR1)의 하부 영역에는 위에서 상술한 바와 같이, 제1 도펀트의 농도가 높으며, p+로 도핑된 p형 도핑층(PL)이 형성되고 제1 서브 소스 영역(SR1)의 상부 영역에는 제2 도펀트의 농도가 높으며, n+로 도핑된 제1 n형 도핑층(NL1)이 형성되며, p형 도핑층(PL)과 제1 n형 도핑층(NL1) 사이에는 제2 도펀트의 농도가 높으며, n-로 도핑된 제2 n형 도핑층(NL2)이 형성될 수 있다.
즉, 위에서 상술한 바와 같이, 제1 서브 소스 영역(SR1)에 제1 깊이(D1)를 갖는 영역에 제1 도펀트를 도핑하고, 제2 깊이(D2)를 갖는 영역에 제2 도펀트를 도핑하는 과정에서 제2 n형 도핑층(NL2)이 형성될 수 있다. 다시 말해, 제1 서브 소스 영역(SR1)의 상면으로부터 제3 깊이(D3)를 갖는 영역은 제1 깊이(D1)를 갖는 영역과 제2 깊이(D2)를 갖는 영역 사이에 위치하므로, 제1 도펀트 및 제2 도펀트를 도핑하는 과정에서 제1 도펀트와 제2 도펀트의 일부가 도핑될 수 있으며, 제3 깊이(D3)를 갖는 영역은 제2 도펀트가 높은 농도를 갖도록 도핑되는 제2 깊이(D2)를 갖는 영역과 더 가까우므로, 제3 깊이(D3)를 갖는 영역은 제1 도펀트의 농도 보다 제2 도펀트의 농도가 높을 수 있다. 또한, 제2 n형 도핑층(NL2)은 제1 n형 도핑층(NL1)에 포함된 제2 도펀트의 농도보다 적은 제2 도펀트의 농도를 가지므로, n-로 도핑될 수 있다.
제2 서브 소스 영역(SR2)은 제1 서브 소스 영역(SR1)과 동일한 과정에 의해 제2 서브 소스 영역(SR2)의 상부 영역에는 제2 도펀트의 농도가 높으며, n+로 도핑된 제1 n형 도핑층(NL1)이 형성되고, 제2 서브 소스 영역(SR2)의 하부 영역에는 n-로 도핑된 제2 n형 도핑층(NL2)이 형성될 수 있다.
따라서 일 실시예에 따른 표시 장치(10)의 제조 방법에 의해 표시 장치(10)를 제조하는 경우, 박막 트랜지스터(ST)의 액티브층(ACT)에 포함된 소스 영역(SR) 및 드레인 영역(DR)과 채널 영역(CR)의 두께를 상이하게 함에 따라 박막 트랜지스터(ST)의 액티브층(ACT)의 복수의 도핑 공정 중에서 적어도 하나와 복수의 마스크 공정 중에서 적어도 어느 하나를 생략할 수 있다.
또한, 도핑 마스크의 역할을 수행하는 게이트 전극(GE)의 측벽에 무기막을 증착하는 공정 및 이를 식각하는 공정이 생략될 수 있으므로, 표시 장치(10)의 제조 공정이 간소화될 수 있다.
도 18 내지 도 22에서는 액티브층(ACT)의 소스 영역(SR) 및 채널 영역(CR)을 중심으로 도핑되는 과정을 상술하였으나, 액티브층(ACT)의 드레인 영역(DR)도 소스 영역(SR)과 동일 공정을 통해 소스 영역(SR)과 동일한 도펀트 및 도핑층을 포함하며, 대칭적인 구조를 가질 수 있다.
도 23은 도 22의 X-X'선에 따른 각 영역에 도핑된 도펀트들의 농도를 나타내는 그래프이다.
도 23을 참조하면, X축은 도 22의 X-X'선에 따른 액티브층(ACT)의 소스 영역(SR) 및 채널 영역(CR)을 나타내며, Y축은 도 22의 X-X'선에 따른 액티브층(ACT)의 소스 영역(SR) 및 채널 영역(CR)에 도핑된 도펀트들의 농도를 나타낸다.
도 22를 참조하면, X-X'선은 액티브층(ACT)의 하부 영역을 제1 방향(X)을 따라 연장되는 임의의 선이며, X-X'선은 제1 서브 소스 영역(SR1), 제2 서브 소스 영역(SR2), 및 채널 영역(CR)의 하부 영역을 따라 연장되므로, 도 23에 도시된 그래프는 제1 서브 소스 영역(SR1)의 하부 영역, 제2 서브 소스 영역(SR2)의 하부 영역, 및 채널 영역(CR)의 하부 영역에 포함된 도펀트들의 농도를 나타낸다.
도 22 및 도 23을 참조하면, 제1 서브 소스 영역(SR1)의 하부 영역에는 p형 도펀트의 농도가 n형 도펀트의 농도 보다 높은 p형 도핑층(PL)이 위치하므로, p형 도펀트의 농도가 n형 도펀트의 농도 보다 높다.
구체적으로, 액티브층(ACT)의 상면으로부터 제1 깊이(D1)를 갖는 영역에 p형 도펀트가 높은 농도를 갖도록 도핑하는 과정에 의해 제1 서브 소스 영역(SR1)의 하부 영역에 위치하는 p형 도핑층(PL)은 p형 도펀트가 높은 농도로 도핑될 수 있으며, 액티브층(ACT)의 상면으로부터 제2 깊이(D2)를 갖는 영역에 n형 도펀트가 높은 농도를 갖도록 도핑하는 과정에서 n형 도펀트의 일부가 도핑될 수 있다. 다시 말해, 이온 주입법에 의해 이온 형태의 도펀트들을 주입하는 경우, 액티브층(ACT)의 상면으로부터 제2 깊이(D2)를 갖는 영역에 n형 도펀트가 가장 높은 농도를 갖도록 도핑되며, 제2 깊이(D2)를 갖는 영역의 주변 영역은 n형 도펀트가 낮은 농도로 도핑될 수 있으므로, 제1 서브 소스 영역(SR1)의 하부 영역에 위치하는 p형 도핑층(PL)은 n형 도펀트를 소량 포함할 수 있다.
제2 서브 소스 영역(SR2)의 하부 영역에는 n형 도펀트의 농도가 p형 도펀트의 농도 보다 높은 제2 n형 도핑층(NL2)이 위치하므로, n형 도펀트들의 농도가 p형 도펀트들의 농도 보다 높다.
구체적으로, 액티브층(ACT)의 상면으로부터 제2 깊이(D2)를 갖는 영역에 n형 도펀트가 높은 농도를 갖도록 도핑하는 과정에 의해 제2 서브 소스 영역(SR2)의 상부 영역에 위치하는 제1 n형 도핑층(NL1)은 n형 도펀트가 높은 농도로 도핑될 수 있으며, 제2 서브 소스 영역(SR2)의 하부 영역에 위치하는 제2 n형 도핑층(NL2)은 액티브층(ACT)의 상면으로부터 제1 깊이(D1)를 갖는 영역에 p형 도펀트가 높은 농도를 갖도록 도핑하는 과정에서 p형 도펀트가 일부 도핑될 수 있으므로, 이에 의해 제2 n형 도핑층(NL2)은 제2 서브 소스 영역(SR2)의 상부 영역에 위치하는 제1 n형 도핑층(NL1)에 포함된 n형 도펀트의 농도 보다 낮은 농도로 도핑될 수 있다.
제1 서브 소스 영역(SR1)의 하부 영역에 위치하는 p형 도핑층(PL)은 액티브층(ACT)의 상면으로부터 제1 깊이(D1)를 갖는 영역에 p형 도펀트가 높은 농도를 갖도록 도핑되는 과정에서 p형 도펀트가 높은 농도를 갖도록 도핑되며, 제2 서브 소스 영역(SR2)의 하부 영역에 위치하는 제2 n형 도핑층(NL2)은 액티브층(ACT)의 상면으로부터 제1 깊이(D1)를 갖는 영역에 p형 도펀트가 높은 농도를 갖도록 도핑하는 과정에서 p형 도펀트가 일부 도핑될 수 있으므로, 소량의 p형 도펀트를 포함할 수 있다. 이로 인해, p형 도핑층(PL)에 포함된 p형 도펀트의 농도는 제2 n형 도핑층(NL2)에 포함된 p형 도펀트의 농도 보다 높다.
채널 영역(CR)의 하부 영역은 n형 도펀트를 포함하지 않으며, p형 도펀트만을 포함한다.
구체적으로, 위에서 상술한 바와 같이, 다결정 실리콘층에 p형 도펀트를 1차 도핑하는 단계(S400)에서 채널 영역(CR)은 p형 도펀트로 도핑되므로, 채널 영역(CR)은 p형 도펀트를 포함하며, n형 도펀트를 다결정 실리콘층에 도핑하는 과정에서 게이트 전극(GE)이 마스크 역할을 수행하므로, 게이트 전극(GE)과 중첩하는 채널 영역(CR)은 n형 도펀트가 도핑되지 않는다.
또한, 도 23에 도시된 그래프를 참조하면, 채널 영역(CR)에 포함된 p형 도펀트의 농도는 제2 서브 소스 영역(SR2)의 하부 영역에 포함된 p형 도펀트의 농도와 실질적으로 동일하거나 작을 수 있다.
구체적으로, 도 23에 도시된 그래프에서 채널 영역(CR)에 포함된 p형 도펀트의 농도가 점선으로 나타내는 경우는 제2 서브 소스 영역(SR2)의 하부 영역에 위치하는 제2 n형 도핑층(NL2)이 액티브층(ACT)의 상면으로부터 제1 깊이(D1)를 갖는 영역에 p형 도펀트가 높은 농도를 갖도록 도핑되는 과정에서 일부 p형 도펀트가 도핑되어 제2 n형 도핑층(NL2)에 포함된 p형 도펀트의 농도가 채널 영역(CR)에 포함된 p형 도펀트의 농도와 실질적으로 동일해지는 경우를 나타내며, 채널 영역(CR)에 포함된 p형 도펀트의 농도가 실선으로 나타내는 경우는 제2 서브 소스 영역(SR2)의 하부 영역에 위치하는 제2 n형 도핑층(NL2)이 액티브층(ACT)의 상면으로부터 제1 깊이(D1)를 갖는 영역에 p형 도펀트가 높은 농도를 갖도록 도핑되는 과정에서 일부 p형 도펀트가 도핑되어 제2 n형 도핑층(NL2)에 포함된 p형 도펀트의 농도가 채널 영역(CR)에 포함된 p형 도펀트의 농도 보다 높은 경우를 나타낸다.
따라서 액티브층(ACT)의 하부 영역은 제1 서브 소스 영역(SR1)을 기준으로 제1 방향(X)을 따라 순차적으로 p+, n-, p-로 도핑되어 바이 폴라(bipolar) 구조를 가질 수 있다.
이하, 표시 장치의 제조 방법의 다른 실시예들에 대해 설명한다. 이하의 실시예에서, 이전에 설명한 실시예와 동일한 구성에 대해서는 동일한 참조 부호로 지칭하며, 중복 설명은 생략하거나 간략화하고, 차이점을 위주로 설명하기로 한다.
도 24 내지 도 26은 다른 실시예에 따른 표시 장치의 제조 방법을 나타내는 도면들이다.
도 24 내지 도 26은 다른 실시예에 따른 비정질 실리콘층(AL)을 패터닝하는 단계(S200)를 나타내는 도면들이다.
먼저, 도 24에 도시된 바와 같이, 제1 비정질 실리콘층(AL1) 상에 포토레지스트층(PR)을 형성할 수 있다. 이어, 포토레지스트층(PR) 상부에 포토 마스크(MASK)를 배치하고, 포토 마스크(MASK)를 이용하여 포토레지스트층(PR)을 노광할 수 있다. 포토 마스크(MASK)는 투광부(MR1)와 차광부(MR2)를 포함할 수 있다. 투광부(MR1)는 광을 투과하고, 차광부(MR2)는 광을 차단할 수 있다.
이어, 도 25에 도시된 바와 같이, 포토 마스크(MASK)를 통해 광이 조사된 포토레지스트층(PR)을 현상하여 제1 포토레지스트 패턴(PR1)을 형성할 수 있다. 포토레지스트층(PR) 중에서 투광부(MR1)에 대응하는 부분은 포토레지스트층(PR)이 실질적으로 완전히 제거되고, 포토레지스트층(PR) 중에서 차광부(MR2)에 대응하는 부분은 포토레지스트층(PR)이 실질적으로 제거되지 않고 남아있을 수 있다. 이에 따라, 제1 비정질 실리콘층(AL1)상에 제1 포토레지스트 패턴(PR1)이 형성될 수 있다.
이어, 도 25 및 도 26에 도시된 바와 같이, 제1 포토레지스트 패턴(PR1)을 이용하여 제1 비정질 실리콘층(AL1)을 식각할 수 있다. 즉, 제1 포토레지스트 패턴(PR1)에 의해 노출된 제1 비정질 실리콘층(AL1) 영역을 식각할 수 있다. 따라서 제1 포토레지스트 패턴(PR1)과 중첩하는 제1 비정질 실리콘층(AL1) 영역을 제외한 영역이 전체적으로 식각됨에 따라, 예비 비정질 실리콘 패턴(AL_P1)이 형성될 수 있다.
이어, 도 26을 참조하면, 예비 비정질 실리콘 패턴(AL_P1) 및 버퍼층(BF) 상에 제2 비정질 실리콘층(AL2)을 도포한 뒤, 제1 예비 비정질 실리콘 패턴(AL_P1)과 중첩하는 제2 비정질 실리콘층(AL2) 상에 제2 포토레지스트 패턴(PR2)을 형성한다. 제2 포토레지스트 패턴(PR2)을 형성하는 방법은 앞서 상술한 바와 동일한 방법으로 형성할 수 있다.
이어, 제2 포토레지스트 패턴(PR2)을 이용하여 제2 비정질 실리콘층(AL2)을 식각할 수 있다. 즉, 제2 포토레지스트 패턴(PR2)에 의해 노출된 제2 비정질 실리콘층(AL2) 영역을 식각할 수 있다. 따라서 제2 포토레지스트 패턴(PR2)과 중첩하는 제2 비정질 실리콘층(AL2) 영역을 제외한 영역이 전체적으로 식각됨에 따라, 도 16에 도시된 비정질 실리콘 패턴(AP)이 형성될 수 있다.
도 27은 또 다른 실시예에 따른 표시 장치의 제조 방법을 나타내는 도면이다.
도 27에 따른 실시예는 도 19 및 도 21에 따른 실시예와 마찬가지로, 제1 도펀트로 도핑된 다결정 실리콘층(CL) 상에 제1 게이트 절연층(GI1)과 게이트 전극(GE)을 순차적으로 형성한다는 점에서 동일하나, 제1 게이트 절연층(GI1)이 다결정 실리콘층(CL)의 상면 및 측면과 버퍼층(BF)의 상면을 전부 덮으며 다결정 실리콘층(CL)과 버퍼층(BF) 상에 배치되는 도 19 및 도 21에 따른 실시예와 달리, 제1 게이트 절연층(GI1)이 게이트 전극(GE)과 중첩되는 다결정 실리콘층(CL) 상에만 배치된다는 점에서 차이가 있다.
이어, 도 27에 도시된 바와 같이, p형 도펀트 및 n형 도펀트를 도핑하는 경우, 도 19 및 도 21에 따른 실시예와 달리, 제1 게이트 절연층(GI1)이 배치되지 않은 다결정 실리콘층(CL)은 p형 도펀트 및 n형 도펀트가 다결정 실리콘층(CL) 상에 직접 도핑되며, 제1 게이트 절연층(GI1)의 두께만큼 도핑 깊이가 감소한다는 점에서 차이가 있다.
도 28은 도펀트들의 가속 전압과 도핑 깊이에 따른 도펀트들의 농도의 관계를 나타내는 그래프이다.
도 28에 도시된 그래프를 참조하면, X축은 다결정 실리콘층에 도핑되는 도펀트의 도핑 깊이를 의미하며, Y축은 도핑 깊이에 따른 도펀트의 농도를 나타낸다. 그래프 상에서 실선은 p형 도펀트인 붕소(B)의 가속전압별 도핑 깊이에 따른 p형 도펀트인 붕소(B)의 농도 변화를 나타내며, 점선은 n형 도펀트인 인(P)의 가속전압별 도핑 깊이에 따른 n형 도펀트인 붕소(B)의 농도 변화를 나타낸다.
구체적으로, p형 도펀트 및 n형 도펀트의 경우, 도핑되는 도펀트의 농도를 유지하면서 도펀트가 도핑되는 깊이를 증가시키기 위해서는 도펀트의 가속 전압이 상승되어야 한다. 도펀트의 가속 전압 값이 상승할수록 도핑 깊이에 따른 도펀트의 농도 변화가 완만해지는 경향이 나타난다.
또한, n형 도펀트의 경우, p형 도펀트 보다 깊은 도핑 깊이에서 p형 도펀트와 같은 농도로 도핑되기 위해서는 p형 도펀트의 가속 전압 보다 높은 전압으로 가속되어야 한다.
예를 들어, p형 도펀트의 경우, 약 150 A(옹스트롱)의 도핑 깊이에서 약 1cm3당 1.0E+17.02개 내지 1.0E+17.03개의 도펀트가 도핑되기 위해서는 p형 도펀트가 5keV 전압으로 가속되어야 하고, 약 350A의 도핑 깊이에서 약 1cm3당 1.0E+17.02개 내지 1.0E+17.03개의 도펀트가 도핑되기 위해서는 p형 도펀트가 10keV 전압으로 가속되어야 한다.
또한, p형 도펀트가 5keV로 가속되는 경우, 10keV의 전압으로 가속되는 경우와 비교하여, 도핑 깊이에 따른 도펀트 농도의 변화 폭이 크므로, 다결정 실리콘층에 도핑되는 도펀트의 농도를 더 정밀하게 제어하여 도핑할 수 있다.
n형 도펀트의 경우에도 p형 도펀트의 경우와 마찬가지로, 약 500 A(옹스트롱)의 도핑 깊이에서 약 1cm3당 1.0E+17.02개 내지 1.0E+17.03개의 도펀트가 도핑되기 위해서는 n형 도펀트가 40keV 전압으로 가속되어야하고, 약 650A의 도핑 깊이에서 약 1cm3당 1.0E+17.02개 내지 1.0E+17.03개의 도펀트가 도핑되기 위해서는 n형 도펀트가 50keV 전압으로 가속되어야 한다.
또한, n형 도펀트의 경우에도 p형 도펀트의 경우와 마찬가지로, n형 도펀트가 40keV로 가속되는 경우, 50keV의 전압으로 가속되는 경우에 비해, 도핑 깊이에 따른 도펀트의 농도의 변화폭이 증가하나 p형 도펀트의 경우 보다는 도핑 깊이에 따른 도펀트의 농도의 변화의 폭이 작다.
이와 같이, 다결정 실리콘층에 도핑되는 도펀트의 도핑 깊이가 얕을수록 도펀트에 가속되는 전압이 낮아지고, 이에 따라 도핑 깊이에 따른 농도 변화의 폭이 커지므로 도핑 공정 과정에서 도핑되는 도펀트의 농도를 정밀하게 제어할 수 있다.
도 26에 따른 실시예의 경우, n형 도펀트와 p형 도퍼트가 도핑되는 다결정 실리콘층(CL)의 영역 상에는 제1 게이트 절연층(GI1)이 배치되지 않으므로, 다결정 실리콘층(CL) 상에 제1 게이트 절연층(GI1)이 배치된 경우와 비교하여, 도핑 깊이를 얕게 하여 n형 도펀트와 p형 도펀트를 도핑할 수 있다.
따라서 위에서 상술한 바와 같이, 다결정 실리콘층(CL)에 도핑되는 n형 도펀트와 p형 도펀트의 가속 전압을 낮출 수 있고, 이로 인해 n형 도펀트와 p형 도펀트의 농도를 정밀하게 제어하여 다결정 실리콘층(CL)의 하부 영역과 상부 영역에 도핑층을 형성할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치 200: 구동칩
300: 구동 기판 ST: 박막 트랜지스터
ACT: 액티브층 SR: 소스 영역
CR: 채널 영역 DR: 드레인 영역
GR: 그레인 GB: 그레인 경계
PL: p형 도핑층 NL: n형 도핑층
AL: 비정질 실리콘층 PR: 포토레지스트층
AP: 비정질 실리콘 패턴 CL: 다결정 실리콘층

Claims (20)

  1. 기판; 및
    상기 기판 상에 배치되며, 채널 영역, 및 상기 채널 영역의 일 측에 배치되는 제1 서브 도전 영역과 상기 제1 서브 도전 영역과 상기 채널 영역 사이에 배치되는 제2 서브 도전 영역을 포함하는 제1 도전 영역을 포함하는 액티브층을 구비하고,
    상기 제1 도전 영역은,
    상기 제1 서브 도전 영역에서 상기 기판 상에 배치되며, 제1 도펀트의 농도가 상기 제1 도펀트와 상이한 제2 도펀트의 농도보다 높은 제1 도핑층;
    상기 제1 서브 도전 영역에서 상기 제1 도핑층 상에 배치되며, 상기 제2 서브 도전 영역에서 상기 기판 상에 배치되고, 상기 제2 도펀트의 농도가 상기 제1 도펀트의 농도보다 높은 제2 도핑층; 및
    상기 제1 서브 도전 영역 및 상기 제2 서브 도전 영역에서 상기 제2 도핑층 상에 배치되고, 상기 제2 도펀트의 농도가 상기 제1 도펀트의 농도보다 높은 제3 도핑층을 포함하고,
    상기 제3 도핑층의 상기 제2 도펀트의 농도는 상기 제2 도핑층의 상기 제2 도펀트의 농도보다 높은 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 도핑층의 두께는 상기 채널 영역의 두께 보다 얇은 표시 장치.
  3. 제1 항에 있어서,
    상기 제2 도핑층의 두께는 상기 제1 도핑층의 두께 및 상기 제3 도핑층의 두께 보다 얇은 표시 장치.
  4. 제1 항에 있어서,
    상기 제1 서브 도전 영역의 두께는 상기 제2 서브 도전 영역의 두께보다 두꺼운 표시 장치.
  5. 제1 항에 있어서,
    상기 채널 영역은 상기 제1 도펀트를 포함하고,
    상기 제1 도핑층의 상기 제1 도펀트의 농도는 상기 채널 영역의 상기 제1 도펀트의 농도 보다 높으며,
    상기 제1 도펀트는 p형 도펀트이고, 상기 제2 도펀트는 n형 도펀트인 표시 장치.
  6. 제1 항에 있어서,
    상기 채널 영역은 상기 제1 도펀트를 포함하고,
    상기 제1 도핑층의 상기 제1 도펀트의 농도는 상기 채널 영역의 상기 제1 도펀트의 농도 보다 높으며,
    상기 제1 도펀트는 n형 도펀트이고, 상기 제2 도펀트는 p형 도펀트인 표시 장치.
  7. 제1 항에 있어서,
    상기 채널 영역은 상기 제2 도펀트를 포함하고,
    상기 제2 도핑층의 상기 제2 도펀트의 농도는 상기 채널 영역의 상기 제2 도펀트의 농도 보다 높으며,
    상기 제1 도펀트는 n형 도펀트이고, 상기 제2 도펀트는 p형 도펀트인 표시 장치.
  8. 제1 항에 있어서,
    상기 액티브층은 상기 채널 영역의 타 측에 배치되는 제2 도전 영역을 더포함하고,
    상기 제2 도전 영역은 상기 제1 도전 영역과 동일한 구조를 갖는 표시 장치.
  9. 제8 항에 있어서,
    상기 액티브층 상에 배치되는 제1 게이트 절연층; 및
    상기 제1 게이트 절연층 상에 배치되며, 상기 채널 영역과 중첩하는 게이트 전극을 더 포함하는 표시 장치.
  10. 제9 항에 있어서,
    상기 제1 게이트 절연층은 상기 게이트 전극과 상기 채널 영역이 중첩하는 부분에 배치되며,
    상기 제1 도전 영역 및 상기 제2 도전 영역과 비중첩하는 표시 장치.
  11. 제9 항에 있어서,
    상기 게이트 전극 상에 배치되는 제2 게이트 절연층;
    상기 제1 게이트 절연층과 상기 제2 게이트 절연층을 관통하는 제1 컨택홀과 제2 컨택홀;
    상기 제2 게이트 절연층 상에 배치되고, 상기 제1 컨택홀을 통해 노출된 상기 제1 도전 영역과 연결된 소스 전극; 및
    상기 제2 게이트 절연층 상에 배치되고, 상기 제2 컨택홀을 통해 노출된 상기 제2 도전 영역과 연결된 드레인 전극; 을 더 포함하는 표시 장치.
  12. 기판; 및
    상기 기판 상에 배치되며 제1 도펀트를 포함하는 채널 영역, 및 상기 채널 영역의 일 측에 배치되는 제1 서브 도전 영역과 상기 제1 서브 도전 영역과 상기 채널 영역의 사이에 배치되는 제2 서브 도전 영역을 포함하는 제1 도전 영역을 포함하는 액티브층을 구비하고,
    상기 제1 도전 영역은,
    상기 제1 서브 도전 영역에서 상기 기판 상에 배치되며, 상기 제1 도펀트의 농도가 상기 제1 도펀트와 상이한 제2 도펀트의 농도보다 높은 제1 도핑층;
    상기 제1 서브 도전 영역에서 상기 제1 도핑층 상에 배치되며, 상기 제2 서브 도전 영역에서 상기 기판 상에 배치되고, 상기 제2 도펀트의 농도가 상기 제1 도펀트의 농도보다 높은 제2 도핑층; 및
    상기 제1 서브 도전 영역 및 상기 제2 서브 도전 영역에서 상기 제2 도핑층 상에 배치되고, 상기 제2 도펀트의 농도가 상기 제1 도펀트의 농도보다 높은 제3 도핑층을 포함하고,
    상기 제3 도핑층의 상기 제2 도펀트의 농도는 상기 제2 도핑층의 상기 제2 도펀트의 농도보다 높으며,
    상기 제1 서브 도전 영역의 그레인 사이즈는 상기 제2 서브 도전 영역의 그레인 사이즈 보다 작은 표시 장치.
  13. 제12 항에 있어서,
    상기 제1 서브 도전 영역의 그레인 경계의 밀도는 상기 제2 서브 도전 영역의 그레인 경계의 밀도 보다 큰 표시 장치.
  14. 제12 항에 있어서,
    상기 제1 서브 도전 영역의 두께는 상기 채널 영역의 두께보다 두꺼운 표시 장치.
  15. 제12 항에 있어서,
    상기 제2 서브 도전 영역의 두께는 상기 채널 영역의 두께와 동일한 표시 장치.
  16. 기판 상에 비정질 실리콘층을 형성하는 단계;
    상기 비정질 실리콘층이 서로 다른 두께를 갖는 제1 영역 및 제2 영역을 갖도록 상기 비정질 실리콘층을 패터닝 하는 단계;
    상기 비정질 실리콘층에 레이저 빔을 조사하여 다결정 실리콘층을 형성하는 단계;
    상기 다결정 실리콘층에 제1 도펀트를 1차 도핑하는 단계;
    상기 다결정 실리콘층 상에 게이트 절연층 및 상기 게이트 절연층 상에 게이트 전극을 형성하는 단계;
    상기 다결정 실리콘층 상에 상기 제1 도펀트를 2차 도핑하는 단계; 및
    상기 다결정 실리콘층 상에 상기 제1 도펀트와 상이한 제2 도펀트를 도핑하는 단계를 포함하는 표시 장치.
  17. 제16 항에 있어서,
    상기 제1 도펀트는 p형 도펀트이며, 상기 제2 도펀트는 n형인 표시 장치의 제조 방법.
  18. 제16 항에 있어서,
    상기 제1 영역의 두께는 상기 제2 영역의 두께보다 두꺼우며,
    상기 제1 영역에 포함된 그레인 사이즈는 상기 제2 영역에 포함된 그레인 사이즈보다 작고,
    상기 제1 영역에 포함된 그레인 경계의 밀도는 상기 제2 영역에 포함된 그레인 경계의 밀도 보다 큰 표시 장치의 제조 방법.
  19. 제16 항에 있어서,
    상기 다결정 실리콘층 상에 상기 제1 도펀트를 2차 도핑하는 단계 및 상기 다결정 실리콘층 상에 상기 제1 도펀트와 상이한 제2 도펀트를 도핑하는 단계에서,
    상기 제1 도펀트의 도핑 깊이는 상기 다결정 실리콘층의 상면을 기준으로 상기 제2 도펀트의 도핑 깊이 보다 깊은 표시 장치의 제조 방법.
  20. 제16 항에 있어서,
    상기 다결정 실리콘층 상에 게이트 절연층 및 상기 게이트 절연층 상에 게이트 전극을 형성하는 단계는,
    상기 게이트 절연층을 상기 게이트 전극과 중첩하는 상기 다결정 실리콘층 상에 형성하는 표시 장치의 제조 방법.
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