CN117425371A - 显示装置及其制造方法 - Google Patents

显示装置及其制造方法 Download PDF

Info

Publication number
CN117425371A
CN117425371A CN202310365214.8A CN202310365214A CN117425371A CN 117425371 A CN117425371 A CN 117425371A CN 202310365214 A CN202310365214 A CN 202310365214A CN 117425371 A CN117425371 A CN 117425371A
Authority
CN
China
Prior art keywords
dopant
sub
region
layer
concentration
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202310365214.8A
Other languages
English (en)
Inventor
奥村展
崔钟勋
白种埈
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Display Co Ltd
Original Assignee
Samsung Display Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Display Co Ltd filed Critical Samsung Display Co Ltd
Publication of CN117425371A publication Critical patent/CN117425371A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/10—OLEDs or polymer light-emitting diodes [PLED]
    • H10K50/11—OLEDs or polymer light-emitting diodes [PLED] characterised by the electroluminescent [EL] layers
    • H10K50/12—OLEDs or polymer light-emitting diodes [PLED] characterised by the electroluminescent [EL] layers comprising dopants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
    • H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1229—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with different crystal properties within a device or between different devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78663—Amorphous silicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/1201—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/124—Insulating layers formed between TFT elements and OLED elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/30—Doping active layers, e.g. electron transporting layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/60—Forming conductive regions or layers, e.g. electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K2102/00—Constructional details relating to the organic devices covered by this subclass
    • H10K2102/301—Details of OLEDs
    • H10K2102/351—Thickness

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Geometry (AREA)
  • Optics & Photonics (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

提供一种显示装置及其制造方法。显示装置具备：基板；及有源层，包括：沟道区域；及第一导电区域，包括：第一子导电区域，配置于沟道区域的一侧；及第二子导电区域，配置于第一子导电区域和沟道区域之间，第一导电区域包括：第一掺杂层，在第一子导电区域中配置于基板上，并且第一掺杂剂的浓度高于第二掺杂剂的浓度；第二掺杂层，在第一子导电区域中配置于第一掺杂层上，并在第二子导电区域中配置于基板上，并且第二掺杂剂的浓度高于第一掺杂剂的浓度；及第三掺杂层，在第一子导电区域以及第二子导电区域中配置于第二掺杂层上，并且第二掺杂剂的浓度高于第一掺杂剂的浓度，第三掺杂层的第二掺杂剂的浓度高于第二掺杂层的第二掺杂剂的浓度。

Description

显示装置及其制造方法
技术领域
本发明涉及一种显示装置及其制造方法。
背景技术
随着信息化社会发展，针对用于显示图像的显示装置的需求以各种形式增加。显示装置可以是液晶显示装置(Liquid Crystal Display)、场发射显示装置(FieldEmission Display)、发光显示装置(Light Emitting Display)等之类平板显示装置。发光显示装置可以包括具有有机发光二极管元件作为发光元件的有机发光显示装置、具有无机半导体元件作为发光元件的无机发光显示装置。
其中有机发光显示装置利用通过电子和空穴的复合而产生光的有机发光元件而显示图像。有机发光显示装置包括将驱动电流提供于有机发光元件的多个薄膜晶体管。
在包括在多个薄膜晶体管各自的有源层中的沟道区域可以发生载流子蓄积的浮体效应(Floating body effect)。在此情况下，薄膜晶体管的沟道区域的电位变动而薄膜晶体管的阈值电压移位，因此可以降低薄膜晶体管的可靠性。
发明内容
本发明要解决的课题是要提供一种可以减少或者防止由于浮体效应而薄膜晶体管的阈值电压移位的显示装置。
本发明的课题不限于以上提及的课题，未提及的又另一技术课题将可以对于本领域技术人员从下面的记载明确地理解。
用于解决所述课题的根据一实施例的显示装置具备：基板；以及有源层，配置于所述基板上，并包括：沟道区域；以及第一导电区域，包括：第一子导电区域，配置于所述沟道区域的一侧；以及第二子导电区域，配置于所述第一子导电区域和所述沟道区域之间，所述第一导电区域包括：第一掺杂层，在所述第一子导电区域中配置于所述基板上，并且第一掺杂剂的浓度高于与所述第一掺杂剂不同的第二掺杂剂的浓度；第二掺杂层，在所述第一子导电区域中配置于所述第一掺杂层上，并在所述第二子导电区域中配置于所述基板上，并且所述第二掺杂剂的浓度高于所述第一掺杂剂的浓度；以及第三掺杂层，在所述第一子导电区域以及所述第二子导电区域中配置于所述第二掺杂层上，并且所述第二掺杂剂的浓度高于所述第一掺杂剂的浓度，所述第三掺杂层的所述第二掺杂剂的浓度高于所述第二掺杂层的所述第二掺杂剂的浓度。
可以是，所述第一掺杂层的厚度比所述沟道区域的厚度薄。
可以是，所述第二掺杂层的厚度比所述第一掺杂层的厚度以及所述第三掺杂层的厚度薄。
可以是，所述第一子导电区域的厚度比所述第二子导电区域的厚度厚。
可以是，所述沟道区域包含所述第一掺杂剂，所述第一掺杂层的所述第一掺杂剂的浓度高于所述沟道区域的所述第一掺杂剂的浓度，所述第一掺杂剂是p型掺杂剂，所述第二掺杂剂是n型掺杂剂。
可以是，所述沟道区域包含所述第一掺杂剂，所述第一掺杂层的所述第一掺杂剂的浓度高于所述沟道区域的所述第一掺杂剂的浓度，所述第一掺杂剂是n型掺杂剂，所述第二掺杂剂是p型掺杂剂。
可以是，所述沟道区域包含所述第二掺杂剂，所述第二掺杂层的所述第二掺杂剂的浓度高于所述沟道区域的所述第二掺杂剂的浓度，所述第一掺杂剂是n型掺杂剂，所述第二掺杂剂是p型掺杂剂。
可以是，所述有源层还包括：第二导电区域，配置于所述沟道区域的另一侧，所述第二导电区域具有与所述第一导电区域相同的结构。
可以是，显示装置还包括：第一栅极绝缘层，配置于所述有源层上；以及栅极电极，配置于所述第一栅极绝缘层，并与所述沟道区域重叠。
可以是，所述第一栅极绝缘层配置于所述栅极电极和所述沟道区域重叠的部分，与所述第一导电区域以及所述第二导电区域不重叠。
可以是，显示装置还包括：第二栅极绝缘层，配置于所述栅极电极上；第一接触孔和第二接触孔，贯通所述第一栅极绝缘层和所述第二栅极绝缘层；源极电极，配置于所述第二栅极绝缘层上，并与通过所述第一接触孔暴露的所述第一导电区域连接；以及漏极电极，配置于所述第二栅极绝缘层上，并与通过所述第二接触孔暴露的所述第二导电区域连接。
用于解决所述课题的根据另一实施例的显示装置具备：基板；以及有源层，配置于所述基板上，并包括：沟道区域，包含第一掺杂剂；以及第一导电区域，包括：第一子导电区域，配置于所述沟道区域的一侧；以及第二子导电区域，配置于所述第一子导电区域和所述沟道区域之间，所述第一导电区域包括：第一掺杂层，在所述第一子导电区域中配置于所述基板上，并且所述第一掺杂剂的浓度高于与所述第一掺杂剂不同的第二掺杂剂的浓度；第二掺杂层，在所述第一子导电区域中配置于所述第一掺杂层上，并在所述第二子导电区域中配置于所述基板上，并且所述第二掺杂剂的浓度高于所述第一掺杂剂的浓度；以及第三掺杂层，在所述第一子导电区域以及所述第二子导电区域中配置于所述第二掺杂层上，并且所述第二掺杂剂的浓度高于所述第一掺杂剂的浓度，所述第三掺杂层的所述第二掺杂剂的浓度高于所述第二掺杂层的所述第二掺杂剂的浓度，所述第一子导电区域的晶粒尺寸小于所述第二子导电区域的晶粒尺寸。
可以是，所述第一子导电区域的晶粒边界的密度大于所述第二子导电区域的晶粒边界的密度。
可以是，所述第一子导电区域的厚度比所述沟道区域的厚度厚。
可以是，所述第二子导电区域的厚度和所述沟道区域的厚度相同。
用于解决所述另一课题的根据一实施例的显示装置的制造方法包括：在基板上形成非晶硅层的步骤；将所述非晶硅层图案化为所述非晶硅层具有包括彼此不同厚度的第一区域以及第二区域的步骤；在所述非晶硅层照射激光束而形成多晶硅层的步骤；在所述多晶硅层一次掺杂第一掺杂剂的步骤；在所述多晶硅层上形成栅极绝缘层以及在所述栅极绝缘层上形成栅极电极的步骤；在所述多晶硅层上二次掺杂所述第一掺杂剂的步骤；以及在所述多晶硅层上掺杂与所述第一掺杂剂不同的第二掺杂剂的步骤。
可以是，所述第一掺杂剂是p型掺杂剂，所述第二掺杂剂是n型掺杂剂。
可以是，所述第一区域的厚度比所述第二区域的厚度厚，包括在所述第一区域中的晶粒尺寸比包括在所述第二区域中的晶粒尺寸小，包括在所述第一区域中的晶粒边界的密度比包括在所述第二区域中的晶粒边界的密度大。
可以是，在所述多晶硅层上二次掺杂所述第一掺杂剂的步骤以及在所述多晶硅层上掺杂与所述第一掺杂剂不同的第二掺杂剂的步骤中，所述第一掺杂剂的掺杂深度以所述多晶硅层的上面为基准比所述第二掺杂剂的掺杂深度深。
可以是，在所述多晶硅层上形成栅极绝缘层以及在所述栅极绝缘层上形成栅极电极的步骤将所述栅极绝缘层形成在与所述栅极电极重叠的所述多晶硅层上。
其它实施例的具体事项包括在详细的说明以及附图中。
依据根据一实施例的显示装置，有源层的源极区域以及漏极区域的下区域和沟道区域的下区域可以以彼此不同的掺杂剂掺杂而具有两极性。由于此，根据在包括在有源层的源极区域以及漏极区域中的晶粒边界处蓄积于沟道区域的载流子复合而消失，可以解决浮体效应(Floating body effect)，因此可以解决薄膜晶体管的可靠性劣化问题、根据沟道区域的电位变化的阈值电压变化等问题，从而提升显示装置的可靠性。
依据根据一实施例的显示装置的制造方法，根据使包括在薄膜晶体管的有源层中的源极区域以及漏极区域与沟道区域的厚度不同，可以省略在薄膜晶体管的有源层的多个掺杂工艺中的至少一个和多个掩模工艺中的至少任一个，因此可以简化工艺，可以减少制造费用。
根据实施例的效果不由以上例示的内容限制，更加多样的效果包括在本说明书内。
附图说明
图1是根据一实施例的显示装置的平面图。
图2是示出图1的显示装置弯曲的状态的侧面图。
图3是用于说明根据一实施例的子像素的电路结构的电路图。
图4是示出根据一实施例的配置于显示区域的子像素的简要截面的截面图。
图5是放大图4的A区域的放大图。
图6是表示根据一实施例的包括在薄膜晶体管的有源层中的晶粒的图。
图7是表示根据一实施例的薄膜晶体管的有源层的一部分的截面图。
图8是表示根据另一实施例的薄膜晶体管的有源层的一部分的截面图。
图9是表示根据又另一实施例的薄膜晶体管的有源层的一部分的截面图。
图10是表示根据一实施例的显示装置的制造方法的顺序图。
图11至图22是表示根据一实施例的显示装置的制造方法的图。
图23是表示在沿着图22的X-X'线的各区域中掺杂的掺杂剂的浓度的曲线图。
图24至图26是表示根据另一实施例的显示装置的制造方法的图。
图27是表示根据又另一实施例的显示装置的制造方法的图。
图28是表示掺杂剂的加速电压和根据掺杂深度的掺杂剂的浓度的关系的曲线图。
(附图标记说明)
10：显示装置 200：驱动芯片
300：驱动基板 ST：薄膜晶体管
ACT：有源层 SR：源极区域
CR：沟道区域 DR：漏极区域
GR：晶粒 GB：晶粒边界
PL：p型掺杂层 NL：n型掺杂层
AL：非晶硅层 PR：光刻胶层
AP：非晶硅图案 CL：多晶硅层
具体实施方式
若参照与所附的附图一起详细后述的实施例，则本发明的优点和特征以及实现它们的方法将变得明确。但是，本发明不限于以下公开的实施例，将以彼此不同的多种形式实现，本实施例仅使得本发明的公开完整，为了向在本发明所属的技术领域中具有通常知识的人完整地告知发明的范畴而提供，本发明仅由所要求权利的范畴来界定。
指称元件或层在其它元件或层的“上(on)”的情况将直接在其它元件之上或在中间介有其它层或其它元件的情况全部包括。贯穿说明书全文相同附图标记指称相同构成要件。在用于说明实施例的附图中公开的形状、尺寸、比率、角度、数量等为示例性的，因此本发明不限于图示的事项。
尽管第一、第二等为了叙述多种构成要件而使用，但是当然这些构成要件不受这些用语限制。这些用语只是为了将一个构成要件区分于其它构成要件而使用。因此，当然以下提及的第一构成要件在本公开的技术构思内也可以是第二构成要件。
以下，参照所附的附图，针对具体的实施例进行说明。
图1是根据一实施例的显示装置的平面图。图2是示出图1的显示装置弯曲的状态的侧面图。
参照图1以及图2，显示装置10显示动态图像或静态图像。显示装置10可以指称提供显示画面的所有电子装置。例如，提供显示画面的电视、笔记本计算机、监视器、广告板、物联网、移动电话、智能电话、平板PC(Personal Computer，个人计算机)、电子手表、智能手表、手表电话、头戴式显示器、移动通信终端、电子手册、电子书、PMP(Portable MultimediaPlayer，便携式多媒体播放器)、导航仪、游戏机、数码相机、摄像机等可以包括于显示装置10。
根据一实施例的显示装置10可以构成平面上实质的矩形形状。显示装置10可以是平面上的角垂直的矩形。但是，不限于此，显示装置10可以是平面上的角圆的矩形形状。
显示装置10包括提供显示画面的显示面板100。作为显示面板100的例子可以举出无机发光二极管显示面板、有机发光显示面板、量子点发光显示面板、等离子显示面板、场发射显示面板等。以下作为显示面板100的一例，例示包括有机发光元件的显示装置10，但是不限于其，若适用相同的技术构思是可以的，则也可以适用于其它显示面板。显示面板100可以是包含聚酰亚胺等之类柔性聚合物物质的柔性基板。由此，显示面板100可以弯曲、弯折、折叠或者卷曲。
在附图中第一方向X表示平面图上显示装置10的横向方向，第二方向Y表示平面图上显示装置10的纵向方向。另外，第三方向Z表示显示装置10的厚度方向。第一方向X和第二方向Y彼此垂直交叉，第三方向Z在与第一方向X以及第二方向Y所放的平面交叉的方向上与第一方向X以及第二方向Y全部垂直交叉。但是，在实施例中提及的方向应理解为提及相对的方向，实施例不限于提及的方向。
除非有其它界定，否则本说明书中以第三方向Z为基准表述的“上方”、“上面”、“上侧”以显示面板100为基准意指显示面侧，“下方”、“下面”、“下侧”以显示面板100为基准意指显示面的相反侧。
显示面板100可以包括显示画面的显示区域DA以及不实现显示的非显示区域NDA。显示面板100可以在平面图上划分为显示区域DA和非显示区域NDA。非显示区域NDA可以配置为围绕显示区域DA。非显示区域NDA可以构成边框。
显示区域DA可以是平面上角垂直的矩形或者角圆的矩形形状。显示区域DA可以具有短边和长边。显示区域DA的短边可以是在第一方向X上延伸的边。显示区域DA的长边可以是在第二方向Y上延伸的边。但是，显示区域DA的平面形状不限于矩形，可以具有圆形、椭圆形或其它各种形状。
显示区域DA可以包括多个像素。各像素可以包括发光层和控制发光层的发光量的电路层。电路层可以包括布线、电极以及至少一个晶体管。发光层可以包含有机发光物质。发光层可以通过封装膜密封。针对像素的具体结构，将进行后述。
非显示区域NDA可以与显示区域DA的两短边以及两长边相邻配置。在此情况下，可以围绕显示区域DA的所有边，构成显示区域DA的边缘。但是，不限于此，非显示区域NDA也可以仅与显示区域DA的两短边或两长边相邻配置。
显示面板100可以包括主区域MA和连接于主区域MA的第二方向Y一侧的弯曲区域BA。显示面板100可以在第二方向Y一侧与弯曲区域BA连接，在厚度方向上弯曲而还包括与主区域MA在厚度方向上重叠的子区域SA。
在主区域MA可以设置显示区域DA。在主区域MA的显示区域DA的周边边缘部分可以设置非显示区域NDA。
主区域MA可以具有与显示装置10的平面上外形相似的形状。主区域MA可以是位于一平面的平坦区域。但是，不限于此，也可以是，在主区域MA中除了与弯曲区域BA连接的边缘(边)之外的其余边缘中的至少一个边缘弯曲而构成曲面或在垂直方向上弯折。
在主区域MA中除了与弯曲区域BA连接的边缘(边)之外的其余边缘中的至少一个边缘构成曲面或弯折的情况下，在相应边缘也可以配置显示区域DA。但是，不限于此，也可以是，曲面或弯折的边缘配置不显示画面的非显示区域NDA，或者一起配置显示区域DA和非显示区域NDA。
主区域MA的非显示区域NDA可以放于从显示区域DA的外侧边界到显示面板100的边缘的区域。在主区域MA的非显示区域NDA可以配置用于将信号施加于显示区域DA的信号布线或驱动电路。
弯曲区域BA可以通过主区域MA的一短边连接。弯曲区域BA的宽度(第一方向X的宽度)可以小于主区域MA的宽度(短边的宽度)。主区域MA和弯曲区域BA的连接部可以为了减小边框的宽度而具有L字切割形状。
在弯曲区域BA中显示面板100可以在显示面的相反方向上具有曲率并弯曲。随着显示面板100在弯曲区域BA中弯曲，显示面板100的面可以翻转。即，朝向上方的显示面板100的一面可以通过弯曲区域BA朝向侧面外侧，然后再变更为朝向下方。
子区域SA从弯曲区域BA延伸。子区域SA可以从弯曲完成之后开始而在与主区域MA平行的方向上延伸。子区域SA可以在显示面板100的厚度方向上与主区域MA重叠。子区域SA可以与主区域MA边缘的非显示区域NDA重叠，进而与主区域MA的显示区域DA重叠。子区域SA的宽度可以与弯曲区域BA的宽度相同，但不限于此。
在显示面板100的子区域SA上可以配置焊盘部。在焊盘部可以安装(或附着)外部装置。作为外部装置的例子可以举出驱动芯片200、由柔性印刷电路基板或硬性印刷电路基板构成的驱动基板300等，其外布线连接膜、连接器等也可以作为外部装置安装于焊盘部。安装于子区域SA的外部装置也可以是一个，但也可以是多个。例如，如图1以及图2所示，可以是，在显示面板100的子区域SA配置驱动芯片200，在子区域SA的端部附着驱动基板300。在此情况下，显示面板100可以将与驱动芯片200连接的焊盘部以及与驱动基板300连接的焊盘部全部包括。作为另一实施例，也可以是，驱动芯片安装在膜上，膜附着于显示面板100的子区域SA。
驱动芯片200可以安装于作为与显示面相同的面的显示面板100的一面上，如上所述随着弯曲区域BA弯曲而翻转，安装于在厚度方向上朝向下方的显示面板100的面，从而驱动芯片200的上面朝向下方。
驱动芯片200可以通过各向异性导电膜附着于显示面板100上，或者通过超声波接合粘合剂附着于显示面板100上。驱动芯片200的横向方向宽度可以小于显示面板100的横向方向宽度。可以是，驱动芯片200配置于子区域SA的横向方向(第一方向X)的中央部，驱动芯片200的左侧边缘和右侧边缘分别从子区域SA的左侧边缘和右侧边缘隔开。
驱动芯片200可以包括驱动显示面板100的集成电路。在一实施例中，集成电路可以是生成并提供数据信号的数据驱动集成电路，但不限于此。驱动芯片200与设置于显示面板100焊盘部的布线焊盘连接而向布线焊盘侧提供数据信号。与布线焊盘连接的布线向像素侧延伸而向将数据信号等施加于各像素。
图3是用于说明根据一实施例的子像素的电路结构的电路图。
参照图3，配置于显示面板100(参照图1)的显示区域DA的子像素可以接通于第k-1扫描布线Sk-1、第k扫描布线Sk以及第j数据线Dj。K以及j可以是1以上的自然数。另外，子像素可以接通于供应有第一驱动电压的第一驱动电压布线VDDL、供应有初始化电压的初始化电压布线VIL以及供应有具有比第一驱动电压低的电压值的第二驱动电压的第二驱动电压布线VSSL。
子像素包括具有多个薄膜晶体管的晶体管部以及发光元件LEL。晶体管部包括驱动薄膜晶体管以及开关薄膜晶体管。可以是，驱动薄膜晶体管接收第一驱动电压或第二驱动电压而将驱动电流供应于发光元件LEL，开关薄膜晶体管将数据信号传输于驱动薄膜晶体管。
晶体管部可以包括第一薄膜晶体管ST1作为驱动薄膜晶体管，并包括第二薄膜晶体管ST2、第三薄膜晶体管ST3、第四薄膜晶体管ST4、第五薄膜晶体管ST5、第六薄膜晶体管ST6、第七薄膜晶体管ST7作为开关薄膜晶体管。换句话说，晶体管部可以是包括多个薄膜晶体管的概念，即包括第一薄膜晶体管ST1、第二薄膜晶体管ST2、第三薄膜晶体管ST3、第四薄膜晶体管ST4、第五薄膜晶体管ST5、第六薄膜晶体管ST6以及第七薄膜晶体管ST7的概念。
第一薄膜晶体管ST1可以包括第一栅极电极、第一半导体激活区域，第一电极、第二电极等。第一薄膜晶体管ST1根据施加于第一栅极电极的数据电压来控制在第一电极和第二电极之间流动的漏极-源极间电流。通过第一薄膜晶体管ST1的沟道流动的驱动电流如数学式1一样与第一薄膜晶体管ST1的第一栅极电极和第一电极间的电压和阈值电压间的差的平方成比例。
【数学式1】
Ids＝k′×(Vgs-Vth)2
在数学式1中，k'意指通过第一薄膜晶体管ST1的结构和物理特性确定的比例系数，Vgs意指第一薄膜晶体管ST1的栅极-源极间电压，Vth意指第一薄膜晶体管ST1的阈值电压，Ids意指驱动电流。
发光元件LEL可以起到根据驱动电流发光的作用。发光元件LEL的发光量可以与驱动电流成比例。发光元件LEL可以包括第一电极、第二电极以及配置于第一电极和第二电极之间的发光层。可以是，第一电极是阳极电极，第二电极是阴极电极。
可以是，发光元件LEL的第一电极接通于第七薄膜晶体管ST7的第一电极和第五薄膜晶体管ST5的第二电极，第二电极接通于第二驱动电压布线VSSL。
第二薄膜晶体管ST2通过第k扫描布线Sk的扫描信号导通而使第一薄膜晶体管ST1的第一栅极电极和第二电极接通。即，在第二薄膜晶体管ST2导通的情况下，第一薄膜晶体管ST1的第一栅极电极和第二电极接通，因此第一薄膜晶体管ST1以二极管驱动。第二薄膜晶体管ST2可以包括第二栅极电极、第二半导体激活区域、第一电极以及第二电极。可以是，第二栅极电极接通于第k扫描布线Sk，第二薄膜晶体管ST2的第一电极接通于第一薄膜晶体管ST1的第二电极，第二薄膜晶体管ST2的第二电极接通于第一薄膜晶体管ST1的第一栅极电极。
第三薄膜晶体管ST3通过k扫描布线Sk的扫描信号导通而使第一薄膜晶体管ST1的第一电极和第j数据布线Dj接通。第三薄膜晶体管ST3可以包括第三栅极电极、第三半导体激活区域、第一电极以及第二电极。可以是，第三薄膜晶体管ST3的第三栅极电极接通于第k扫描布线Sk，第三薄膜晶体管ST3的第一电极接通于第一薄膜晶体管ST1的第一电极，第三薄膜晶体管ST3的第二电极接通于第j数据布线Dj。
第四薄膜晶体管ST4通过第k-1扫描布线Sk-1的扫描信号导通而使第一薄膜晶体管ST1的第一栅极电极与初始化电压布线VIL接通。第一薄膜晶体管ST1的第一栅极电极可以放电为初始化电压布线VIL的初始化电压。第四薄膜晶体管ST4可以包括第四栅极电极、第四半导体激活区域、第一电极以及第二电极。可以是，第四薄膜晶体管ST4的第四栅极电极接通于第k-1扫描布线Sk-1，第四薄膜晶体管ST4的第一电极接通于第一薄膜晶体管ST1的第一栅极电极，第四薄膜晶体管ST4的第二电极接通于初始化电压布线VIL。
第五薄膜晶体管ST5接通于第一薄膜晶体管ST1的第二电极和发光元件LEL的第一电极之间。第五薄膜晶体管ST5通过第k发光布线Ek的发光控制信号导通而接通第一薄膜晶体管ST1的第二电极和发光元件LEL的第一电极。第五薄膜晶体管ST5可以包括第五栅极电极、第五半导体激活区域、第一电极以及第二电极。第五薄膜晶体管ST5的第五栅极电极接通于第k发光布线Ek，第五薄膜晶体管ST5的第一电极接通于第一薄膜晶体管ST1的第二电极，第五薄膜晶体管ST5的第二电极接通于发光元件LEL的第一电极。
第六薄膜晶体管ST6根据第k发光布线Ek的发光控制信号导通而使第一薄膜晶体管ST1的第一电极和第一驱动电压布线VDDL接通。第六薄膜晶体管ST6可以包括第六栅极电极、第六半导体激活区域、第一电极以及第二电极。第六薄膜晶体管ST6的第六栅极电极接通于第k发光布线Ek，第六薄膜晶体管ST6的第一电极接通于第一驱动电压布线VDDL，第六薄膜晶体管ST6的第二电极接通于第一薄膜晶体管ST1的第一电极。在第五薄膜晶体管ST5和第六薄膜晶体管ST6全部导通的情况下，驱动电流可以供应于发光元件LEL。
第七薄膜晶体管ST7通过第k扫描布线Sk的扫描信号导通而使发光元件LEL的第一电极与初始化电压布线VIL接通。发光元件LEL的第一电极可以放电为初始化电压。第七薄膜晶体管ST7可以包括第七栅极电极、第七半导体激活区域、第一电极以及第二电极。第七薄膜晶体管ST7的第七栅极电极接通于第k扫描布线Sk，第七薄膜晶体管ST7的第一电极接通于发光元件LEL的第一电极，第七薄膜晶体管ST7的第二电极接通于初始化电压布线VIL。
子像素可以还包括电容器Cap。电容器Cap形成于第一薄膜晶体管ST1的第一栅极电极和第一驱动电压布线VDDL之间。可以是，电容器Cap的一电极接通于第一薄膜晶体管ST1的第一栅极电极，另一电极接通于第一驱动电压布线VDDL。
在第一薄膜晶体管ST1、第二薄膜晶体管ST2、第三薄膜晶体管ST3、第四薄膜晶体管ST4、第五薄膜晶体管ST5、第六薄膜晶体管ST6以及第七薄膜晶体管ST7各自的第一电极是源极电极的情况下，第二电极可以是漏极电极。另外，在第一薄膜晶体管ST1、第二薄膜晶体管ST2、第三薄膜晶体管ST3、第四薄膜晶体管ST4、第五薄膜晶体管ST5、第六薄膜晶体管ST6、第七薄膜晶体管ST7各自的第一电极是漏极电极的情况下，第二电极可以是源极电极。
如上所述，第一薄膜晶体管ST1、第二薄膜晶体管ST2、第三薄膜晶体管ST3、第四薄膜晶体管ST4、第五薄膜晶体管ST5、第六薄膜晶体管ST6、第七薄膜晶体管ST7可以各自包括半导体激活区域。第一薄膜晶体管ST1、第二薄膜晶体管ST2、第三薄膜晶体管ST3、第四薄膜晶体管ST4、第五薄膜晶体管ST5、第六薄膜晶体管ST6、第七薄膜晶体管ST7可以包括由多晶硅构成的半导体激活区域，但不限于此。
在第一薄膜晶体管ST1、第二薄膜晶体管ST2、第三薄膜晶体管ST3、第四薄膜晶体管ST4、第五薄膜晶体管ST5、第六薄膜晶体管ST6、第七薄膜晶体管ST7的半导体激活区域由多晶硅构成的情况下，用于形成其的工艺可以是低温多晶硅工艺。另外，在图3中以第一薄膜晶体管ST1、第二薄膜晶体管ST2、第三薄膜晶体管ST3、第四薄膜晶体管ST4、第五薄膜晶体管ST5、第六薄膜晶体管ST6、第七薄膜晶体管ST7全部由p型薄膜晶体管形成为中心进行了说明，但不限于此，一部分或全部也可以由n型薄膜晶体管形成。
图4是示出根据一实施例的配置于显示区域的子像素的简要截面的截面图。图5是放大图4的A区域的放大图。
参照图4以及图5，根据一实施例的显示面板100可以是基板SUB、缓冲层BF、半导体层ACTL、第一栅极绝缘层GI1、栅极导电层GAT、第二栅极绝缘层GI2、第一金属导电层SD1、第一过孔绝缘层VIA1、第二金属导电层SD2、第二过孔绝缘层VIA2、像素界定膜PDL、发光元件LEL沿着第三方向Z依次层叠的结构。上述各层可以由单层构成，但也可以由彼此相同或彼此不同的多个层层叠的多层构成。为了便于说明，在图4中，结合图3仅示出了上述的多个薄膜晶体管中的第五薄膜晶体管ST5。
基板SUB可以起到构成显示面板100的基底的作用。在基板SUB是具有柔性的柔性基板SUB的情况下，基板SUB可以包含聚酰亚胺，但不限于此。另外，在基板SUB是具有刚性的刚性基板SUB的情况下，基板SUB可以包含玻璃，但不限于此。以下为了便于说明，以基板SUB作为具有柔性的柔性基板SUB包含聚酰亚胺的情况为中心进行说明。
缓冲层BF可以起到防止金属原子或杂质从基板SUB向半导体层ACTL扩散的现象的作用。缓冲层BF可以整体地配置于基板SUB上。缓冲层BF可以包含无机绝缘物质(SiOxNy)。
半导体层ACTL可以直接位于缓冲层BF的一面之上。即，半导体层ACTL可以与缓冲层BF的一面直接接触。半导体层ACTL可以在缓冲层BF上选择性地图案化而配置。
半导体层ACTL可以包括与图3结合而上述的第一薄膜晶体管ST1、第二薄膜晶体管ST2、第三薄膜晶体管ST3、第四薄膜晶体管ST4、第五薄膜晶体管ST5、第六薄膜晶体管ST6以及第七薄膜晶体管ST7的有源层。有源层可以包括第一薄膜晶体管ST1、第二薄膜晶体管ST2、第三薄膜晶体管ST3、第四薄膜晶体管ST4、第五薄膜晶体管ST5、第六薄膜晶体管ST6以及第七薄膜晶体管ST7各自的沟道区域、源极区域以及漏极区域。例如，如图4所示，可以是，第五薄膜晶体管ST5包括第五有源层ACT5，第五有源层ACT5包括与后述的第五栅极电极GE5重叠的第五沟道区域CR5、位于第五沟道区域CR5一侧的第五源极区域SR5以及位于第五沟道区域CR5的另一侧的第五漏极区域DR5。
参照图5，可以是，第五有源层ACT5的第五源极区域SR5包括第一子源极区域SR5_1和第二子源极区域SR5_2，第五漏极区域DR5包括第一子漏极区域DR5_1和第二子漏极区域DR5_2。
第一子源极区域SR5_1和第二子源极区域SR5_2可以配置于第五沟道区域CR5的一侧。具体地，可以是，第一子源极区域SR5_1隔着第二子源极区域SR5_2与第五沟道区域CR5在第一方向X上隔开而配置于第五沟道区域CR5的一侧，第二子源极区域SR5_2配置于第一子源极区域SR5_1和第五沟道区域CR5之间并与第五沟道区域CR5的一侧接触。
可以是，第一子源极区域SR5_1的第三方向Z的厚度W1比第二子源极区域SR5_2的第三方向Z的厚度W2厚，第二子源极区域SR5_2的第三方向Z的厚度W2与第五沟道区域CR5的厚度实质上相同。换句话说，第一子源极区域SR5_1的第三方向Z的厚度W1可以比第五沟道区域CR5的厚度厚。因此，第二子源极区域SR5_2的上面和第五沟道区域CR5的上面可以是平坦的，第一子源极区域SR5_1的上面可以以第二子源极区域SR5_2的上面以及第五沟道区域CR5的上面为基准位于比此高的地方。
第五有源层ACT5的第五漏极区域DR5可以隔着第五沟道区域CR5与第五源极区域SR5在第一方向X上隔开而配置于第五沟道区域CR5的另一侧。换句话说，第五源极区域SR5和第五漏极区域DR5可以以第五沟道区域CR5为基准沿着第一方向X对称地配置。
第五有源层ACT5的第五漏极区域DR5可以包括第一子漏极区域DR5_1和第二子漏极区域DR5_2。
具体地，可以是，第一子漏极区域DR5_1隔着第二子漏极区域DR5_2与第五沟道区域CR5在第一方向X上隔开而配置于第五沟道区域CR5的另一侧，第二子漏极区域DR5_2配置于第一子漏极区域DR5_1和第五沟道区域CR5之间并与第五沟道区域CR5的另一侧接触。
在一实施例中，可以是，第一子源极区域SR5_1的厚度W1和第一子漏极区域DR5_1的厚度W1相同，第二子源极区域SR5_2的厚度W2和第二子漏极区域DR5_2的厚度W2相同。
因此，可以是，第一子漏极区域DR5_1的第三方向Z的厚度W1比第二子漏极区域DR5_2的第三方向Z的厚度W2厚，第二子漏极区域DR5_2的第三方向Z的厚度W2与第五沟道区域CR5的厚度实质上相同。换句话说，第一子漏极区域DR5_1的第三方向Z的厚度W1可以比第五沟道区域CR5的厚度厚。因此，第五漏极区域DR5的第二子漏极区域DR5_2的上面和第五沟道区域CR5的上面可以是平坦的，第五漏极区域DR5的第一子漏极区域DR5_1的上面可以以第二子漏极区域DR5_2的上面以及第五沟道区域CR5的上面为基准位于比此高的地方。
但是，不限于此，在一些实施例中，可以是，第一子源极区域SR5_1的厚度和第一子漏极区域DR5_1的厚度比第五沟道区域CR5的厚度厚，第一子源极区域SR5_1的厚度与第一子漏极区域DR5_1的厚度不同。
在图4以及图5中以第五薄膜晶体管ST5为中心进行了说明，但结合图3而上述的第一薄膜晶体管ST1、第二薄膜晶体管ST2、第三薄膜晶体管ST3、第四薄膜晶体管ST4、第五薄膜晶体管ST5、第六薄膜晶体管ST6以及第七薄膜晶体管ST7的结构可以与第五薄膜晶体管ST5相同。但是，不限于此。
第一栅极绝缘层GI1可以配置于半导体层ACTL上。第一栅极绝缘层GI1可以不仅覆盖除了形成有第一接触孔CNT1和第二接触孔CNT2的部分之外的半导体层ACTL的上面，而且覆盖到半导体层ACTL的侧面。第一栅极绝缘层GI1可以大体上跨基板SUB的全面而配置。
但是，不限于此，在一些实施例中，第一栅极绝缘层GI1可以仅配置于第五有源层ACT5的第五沟道区域CR5和后述的第五栅极电极GE5重叠的区域之间。
第一栅极绝缘层GI1可以包含硅化合物、金属氧化物等。例如，第一栅极绝缘层GI1可以包含硅氧化物(SiOx)、硅氮化物(SiNx)、硅氮氧化物(SiOxNy)、铝氧化物(AlOx)、钽氧化物(TaOx)、铪氧化物(HfOx)、锆氧化物(ZrOx)、钛氧化物(TiOx)等。第一栅极绝缘层GI1可以具有由物质构成的单层结构，或者由两个以上的层构成的多层结构。
栅极导电层GAT可以配置于第一栅极绝缘层GI1上。栅极导电层GAT可以包括结合图3而上述的第一薄膜晶体管ST1、第二薄膜晶体管ST2、第三薄膜晶体管ST3、第四薄膜晶体管ST4、第五薄膜晶体管ST5、第六薄膜晶体管ST6、第七薄膜晶体管ST7的栅极电极。例如，如图4所示，栅极导电层GAT可以包括第五薄膜晶体管ST5的第五栅极电极G5。
参照图4以及图5，第五栅极电极GE5可以配置为与第五有源层ACT5的第五沟道区域CR在第三方向Z上重叠，与第五有源层ACT的第五源极区域SR以及第五漏极区域DR不重叠。
栅极导电层GAT可以包含金属。例如，第一栅极导电层GAT1可以包含从钼(Mo)、铝(Al)、铂(Pt)、钯(Pd)、银(Ag)、镁(Mg)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、钙(Ca)、钛(Ti)、钽(Ta)、钨(W)、铜(Cu)中选择的一种以上的金属。
第二栅极绝缘层GI2可以配置于栅极导电层GAT上。第二栅极绝缘层GI2可以不仅覆盖除了形成有第一接触孔CNT1以及第二接触孔CNT2的部分之外的栅极导电层GAT的上面，而且覆盖到栅极导电层GAT的侧面。第二栅极绝缘层GI2可以大体上跨基板SUB的全面而配置。
第二栅极绝缘层GI2可以包含硅化合物、金属氧化物等。例如，第二栅极绝缘层GI2可以包含硅氧化物(SiOx)、硅氮化物(SiNx)、硅氮氧化物(SiOxNy)、铝氧化物(AlOx)、钽氧化物(TaOx)、铪氧化物(HfOx)、锆氧化物(ZrOx)、钛氧化物(TiOx)等。第二栅极绝缘层GI2可以具有由物质构成的单层结构，或者由两个以上的层构成的多层结构。
第一金属导电层SD1可以配置于第二栅极绝缘层GI2上。第一金属导电层SD1可以包括结合图3而上述的第一薄膜晶体管ST1、第二薄膜晶体管ST2、第三薄膜晶体管ST3、第四薄膜晶体管ST4、第五薄膜晶体管ST5、第六薄膜晶体管ST6、第七薄膜晶体管ST7的源极电极以及漏极电极。例如，如图4所示，第一金属导电层SD1可以包括第五薄膜晶体管ST5的第五源极电极SE5以及第五漏极电极DE5。
若配置第一金属导电层SD1而在第二栅极绝缘层GI2上形成源极电极以及漏极电极，则可以界定第一薄膜晶体管ST1、第二薄膜晶体管ST2、第三薄膜晶体管ST3、第四薄膜晶体管ST4、第五薄膜晶体管ST5、第六薄膜晶体管ST6、第七薄膜晶体管ST7。例如，如图4所示，第五源极电极S5以及第五漏极电极D5可以通过贯通第一栅极绝缘层GI1以及第二栅极绝缘层GI2而形成的第一接触孔CNT1以及第二接触孔CNT2分别与第五有源层ACT5的第五源极区域SR5和第五漏极区域DR5电连接。
第一金属导电层SD1可以包含金属。例如，第一金属导电层SD1可以包含从钼(Mo)、铝(Al)、铂(Pt)、钯(Pd)、银(Ag)、镁(Mg)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、钙(Ca)、钛(Ti)、钽(Ta)、钨(W)、铜(Cu)中选择的一种以上的金属。在一些实施例中，第一金属导电层SD1可以具有多层结构，例如，第一金属导电层SD1可以具有Ti/Al的两层结构或者具有Ti/Al/Ti的三层结构。
第一过孔绝缘层VIA1可以起到使第一金属导电层SD1和后述的第二金属导电层SD2部分地绝缘，并使通过第五薄膜晶体管ST5的元件产生的台阶平坦化的作用。第一过孔绝缘层VIA1可以配置于形成有第一金属导电层SD1的第二栅极绝缘层GI2上。第一过孔绝缘层VIA1可以使用丙烯酸类树脂、聚酰亚胺类树脂、聚酰胺类树脂等有机绝缘物质形成。
第二金属导电层SD2可以配置于第一过孔绝缘层VIA1上。第二金属导电层SD2可以包括与结合图3而上述的第一薄膜晶体管ST1、第二薄膜晶体管ST2、第三薄膜晶体管ST3、第四薄膜晶体管ST4、第五薄膜晶体管ST5、第六薄膜晶体管ST6以及第七薄膜晶体管ST7的源极电极或漏极电极电连接的连接电极和初始化电压布线等。例如，如图4所示，第二金属导电层SD2可以包括与第五漏极电极DE5电连接的连接电极CNE。连接电极CNE可以通过贯通第一过孔绝缘层VIA1而形成的接触孔与第五漏极电极DE5电连接。
第二金属导电层SD2可以包含金属。例如，第二金属导电层SD2可以包含从钼(Mo)、铝(Al)、铂(Pt)、钯(Pd)、银(Ag)、镁(Mg)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、钙(Ca)、钛(Ti)、钽(Ta)、钨(W)、铜(Cu)中选择的一种以上的金属。在一些实施例中，第二金属导电层SD2可以具有多层结构，例如，第二金属导电层SD2可以具有Ti/Al的两层结构或者具有Ti/Al/Ti的三层结构。
第二过孔绝缘层VIA2可以配置于形成有第二金属导电层SD2的第一过孔绝缘层VIA1上。第二过孔绝缘层VIA2可以使用丙烯酸类树脂、聚酰亚胺类树脂、聚酰胺类树脂等有机绝缘物质形成。可以是，第二过孔绝缘层VIA2的第三方向Z一侧面是配置有像素界定膜PDL的上面，第三方向Z另一侧面是配置有第一过孔绝缘层VIA1的底面。
发光元件LEL可以包括阳极电极ANO、发光层EML以及阴极电极CAT，并配置于第二过孔绝缘层VIA2上。
如图4所示，发光元件LEL的阳极电极ANO可以通过贯通第二过孔绝缘层VIA2而形成的接触孔与连接电极CNE电连接，从而与第五薄膜晶体管ST5的第五漏极电极DE5电连接。
在配置有阳极电极ANO的第二过孔绝缘层VIA2上可以配置像素界定膜PDL。像素界定膜PDL可以使用丙烯酸类树脂、聚酰亚胺类树脂等有机绝缘物质形成。像素界定膜PDL可以形成使阳极电极部分地暴露的开口。可以通过开口界定发光层EML的发光区域EMA。
发光层EML可以配置于阳极电极ANO以及像素界定膜PDL上。可以是，在发光层EML是包含有机物的有机发光层的情况下，发光元件LEL是有机发光二极管，在发光层EML包括量子点发光层的情况下，发光元件LEL是量子点发光元件，在发光层EML包含无机半导体的情况下，发光元件LEL是无机发光元件。另外，发光元件LEL可以是超小型发光二极管。
阴极电极CAT可以配置于发光层EML上。阴极电极CAT可以覆盖形成有发光层EML的像素界定膜PDL整体。换句话说，阴极电极CAT可以沿着形成有发光层EML的像素界定膜PDL的轮廓形成为实质上相同的厚度。
尽管在图4中未示出，在发光元件LEL上可以还配置薄膜封装层。薄膜封装层可以起到阻挡外部的湿气以及氧气渗透至发光元件LEL的作用。
另外，尽管在图4中未示出，在薄膜封装层上可以还配置触摸传感器层。触摸传感器层可以起到感测施加于显示装置10的触摸输入的作用。触摸传感器层可以具有导电层和绝缘层依次层叠的结构。触摸传感器层的导电层可以具有平面上网状类型的形状。
图6是表示根据一实施例的包括在薄膜晶体管的有源层中的晶粒的图。
参照图6，根据一实施例的包括在薄膜晶体管ST中的有源层ACT的源极区域SR、沟道区域CR以及漏极区域DR可以包括具有不同尺寸的多个晶粒GR以及界定多个晶粒GR的晶粒边界GB，多个晶粒GR可以在平面上随机地排列。晶粒GR的尺寸意指平面上晶粒GR的宽度，可以是相邻的晶粒边界GB之间的距离。
若在形成有源层ACT的过程中在固体形态的非晶硅层照射激光束，则非晶硅层可以吸收热而变为液体形态，之后放出热而再次变为固体形态。在此情况下，晶体可以从晶种生长而形成晶粒GR。在非晶硅层从液体形态变为固体形态的过程中，在有冷却速度的差异的情况下，晶粒GR从冷却速度快的区域朝向缓慢的区域生长，因此可以在冷却速度缓慢的区域中形成晶粒边界GB。
另外，在形成有源层ACT的过程中，根据非晶硅层的厚度、照射于非晶硅层的激光束的波长、扫描间距、能量密度等，可以确定包括在有源层ACT中的晶粒GR的尺寸。
具体地，可以是，源极区域SR具有包括在第一子源极区域SR1中的第一子源极区域晶粒SG1和包括在第二子源极区域SR2中的第二子源极区域晶粒SG2，沟道区域CR包括沟道区域晶粒CG，漏极区域DR具有包括在第一子漏极区域DR1中的第一子漏极区域晶粒DG1和包括在第二子漏极区域DR2中的第二子漏极区域晶粒DG2。
如图6所示，第一子源极区域晶粒SG1和第一子漏极区域晶粒DG1可以具有相同的尺寸，第二子源极区域晶粒SG2、沟道区域晶粒CG以及第二子漏极区域晶粒DG2可以具有相同的尺寸。
另外，第一子源极区域晶粒SG1和第一子漏极区域晶粒DG1可以小于第二子源极区域晶粒SG2、沟道区域晶粒CG以及第二子漏极区域晶粒DG2。
可以是，第一子源极区域的晶粒边界SGB1的密度与第一子漏极区域的晶粒边界DGB1的密度相同，第二子源极区域的晶粒边界SGB2的密度、沟道区域的晶粒边界CGB的密度以及第二子漏极区域的晶粒边界DGB2的密度彼此相同。
另外，第一子源极区域的晶粒边界SGB1的密度和第一子漏极区域的晶粒边界DGB1的密度可以大于第二子源极区域的晶粒边界SGB2的密度、沟道区域的晶粒边界CGB的密度以及第二子漏极区域的晶粒边界DGB2的密度。
即，由于包括在有源层ACT的各区域中的晶粒GR的尺寸差异，可以产生晶粒边界GB的密度差异。换句话说，在有源层ACT中包括在第一子源极区域SR1和第一子漏极区域DR1中的第一子源极区域晶粒SG1和第一子漏极区域晶粒DG1的尺寸比包括在第二子源极区域晶粒SG2、沟道区域CR以及第二子漏极区域DR2中的第二子源极区域晶粒SG2、沟道区域晶粒CG以及第二子漏极区域晶粒DG2的尺寸小，因此界定它们的第一子源极区域的晶粒边界SGB1的密度和第一子漏极区域的晶粒边界DGB1的密度可以大于第二子源极区域的晶粒边界SGB2的密度、沟道区域的晶粒边界CGB的密度以及第二子漏极区域的晶粒边界DGB2的密度。
在此，晶粒边界GB的密度可以意指在有源层ACT各区域晶粒边界GB密密麻麻地进入的程度。换句话说，晶粒边界GB的密度可以意指有源层ACT的各区域的每单位面积包括的晶粒边界GB的数量。
如此，包括在有源层ACT的各区域中的晶粒GR的尺寸和界定它们的晶粒边界GB的密度差异产生的原因可以是在形成有源层ACT的过程中，若在具有不同厚度的固体形态的非晶硅层的各区域照射激光束，则通过厚度差异可以产生吸收能量的程度差异，由于此可以产生各区域的温度差异。
由此在非晶硅层从液体形态转变为固体形态的过程中，可以产生晶粒GR的尺寸以及根据此的晶粒边界GB的密度差异。例如，可以是，在形成有源层ACT的过程中，包括在第一子源极区域SR1中的非晶硅层与包括在第二子源极区域SR2中的非晶硅层以及包括在沟道区域CR中的非晶硅层相比具有相对厚的厚度，因此即使在包括在第一子源极区域SR1中的非晶硅层、包括在第二子源极区域SR2中的非晶硅层以及包括在沟道区域CR中的非晶硅层照射相同波长的激光束，相对地具有厚度的包括在第一子源极区域SR1中的非晶硅层与包括在第二子源极区域SR2中的非晶硅层以及包括在沟道区域CR中的非晶硅层相比通过激光束的能量吸收率小，因此温度低。
由于此，包括在第一子源极区域SR1中的非晶硅层从液体形态变为固体形态的过程中与包括在第二子源极区域SR2中的非晶硅层以及包括在沟道区域CR中的非晶硅层相比冷却速度快，因此形成于第一子源极区域SR1中的第一子源极区域晶粒SG1的尺寸可以小于形成于第二子源极区域SR2以及沟道区域CR各自中的第二子源极区域晶粒SG2以及沟道区域晶粒CG的尺寸。由此，形成于第一子源极区域SR1的第一子源极区域的晶粒边界SGB1的密度可以大于形成于第二子源极区域颗粒SG2以及沟道区域晶粒CG各自的第二子源极区域的晶粒边界SGB2以及沟道区域的晶粒边界CGB的密度。
图7是表示根据一实施例的薄膜晶体管的有源层的一部分的截面图。
图7是示出根据一实施例的包括在有源层ACT的源极区域SR以及沟道区域CR中的掺杂层的图，尽管在图7中未示出，包括在漏极区域DR中的掺杂层可以与源极区域SR对称。换句话说，包括在漏极区域DR中的掺杂层的种类和掺杂层的配置可以与源极区域SR相同。以下，以包括在有源层ACT的源极区域SR以及沟道区域CR中的掺杂剂以及掺杂层为中心进行说明。
此外，在图7中，“+”意指包括在各掺杂层中的掺杂剂以相对高浓度掺杂的状态，“-”意指包括在各掺杂层中的掺杂剂以相对低浓度掺杂的状态。
参照图7，有源层ACT的源极区域SR可以包括p型掺杂剂的浓度高于n型掺杂剂的浓度的p型掺杂层PL、n型掺杂剂的浓度高于p型掺杂剂的浓度的第一n型掺杂层NL1、n型掺杂剂的浓度高于p型掺杂剂的浓度且n型掺杂剂的浓度低于第一n型掺杂层NL1的第二n型掺杂层NL2。
即，p型掺杂层PL、第一n型掺杂层NL1以及第二n型掺杂层NL2可以包含彼此不同的p型掺杂剂和n型掺杂剂，各掺杂层可以通过p型掺杂剂和n型掺杂剂中具有高浓度的掺杂剂而界定。
例如，可以是，在p型掺杂层PL的情况下，p型掺杂剂的浓度高于n型掺杂剂的浓度，因此界定为以p+掺杂的p型掺杂层PL，在第一n型掺杂层NL1的情况下，n型掺杂剂的浓度高于p型掺杂剂的浓度，因此界定为以n+掺杂的第一n型掺杂层NL1，在第二n型掺杂层NL2的情况下，与第一n型掺杂层NL1相同地n型掺杂剂的浓度高于p型掺杂剂的浓度，但是与第一n型掺杂层NL1相比相对地n型掺杂剂的浓度低，因此界定为以n-掺杂的第二n型掺杂层NL2。
具体地，p型掺杂层PL可以与缓冲层BF接触，并且配置于第一子源极区域SR1的下区域。
第一n型掺杂层NL1可以与第一栅极绝缘层GI1接触，并且配置于第一子源极区域SR1以及第二子源极区域SR2的上区域。
第二n型掺杂层NL2可以位于p型掺杂层PL和第一n型掺杂层NL1之间，并且配置于第一子源极区域SR1以及第二子源极区域SR2中。即，第二n型掺杂层NL2可以在p型掺杂层PL和第一n型掺杂层NL1以不同的掺杂深度掺杂的过程中形成于p型掺杂层PL和第一n型掺杂层NL1的边界区域。
在此，掺杂深度是指从有源层ACT的上面到第一掺杂剂或第二掺杂剂以最高浓度掺杂的区域的距离。
因此，可以是，p型掺杂层PL仅配置于第一子源极区域SR1，第一n型掺杂层NL1和第二n型掺杂层NL2配置于第一子源极区域SR1以及第二子源极区域SR2。
在一实施例中p型掺杂层PL的厚度W3可以与第一n型掺杂层NL1的厚度相同，比第二n型掺杂层NL2的厚度厚。
另外，p型掺杂层PL的厚度W3可以比有源层ACT的沟道区域CR的厚度W2薄。在p型掺杂层PL的厚度W3比有源层ACT的沟道区域CR的厚度W2薄的情况下，可以防止在p型掺杂层PL掺杂于第一子源极区域SR1的下区域的过程中在第二子源极区域SR2的下区域第一掺杂剂以高于第二掺杂剂的浓度掺杂。但是，不限于此。
有源层ACT的沟道区域CR可以包括以p-掺杂的p型掺杂层，包括在沟道区域CR中的p型掺杂剂的浓度可以相对地小于包括在第一子源极区域SR1的p型掺杂层PL中的p型掺杂剂的浓度。但是，由于在掺杂n型掺杂剂的过程中栅极电极GE起到掩模作用，沟道区域CR与包括在源极区域SR中的p型掺杂层PL不同，不掺杂n型掺杂剂，因此沟道区域CR可以不包括n型掺杂剂。针对此的详细说明将结合图21进行后述。
在一实施例中，n型掺杂剂可以是磷(P)、砷(As)、锑(Sb)以及铋(Bi)中的任一种，p型掺杂剂可以是硼(B)、铝(Al)、镓(Ga)以及铟(In)中的任一种。但是，不限于此。
因此根据位于第一子源极区域SR1的下区域并以p+掺杂的p型掺杂层PL、位于第二子源极区域SR2的下区域并以n-掺杂的第二n型掺杂层NL2以及以p-掺杂的沟道区域CR以第一子源极区域SR1的下区域为基准沿着第一方向X依次配置，有源层ACT的下区域具有以第一子源极区域SR1的下区域为基准沿着第一方向X依次以p+、n-、p-掺杂而具有两极性的双极(bipolar)结构。
因此在沟道区域CR中产生的空穴(或载流子)可以移动至第一子源极区域SR1，移动至第一子源极区域SR1的空穴可以在包括在第一子源极区域SR1中的晶粒边界GB处消失。即，如在图6中上述那样包括在第一子源极区域SR1中的晶粒边界GB的密度高于包括在沟道区域CR以及第二子源极区域SR2中的晶粒边界GB的密度，因此移动至晶粒边界GB的密度高的第一子源极区域SR1的空穴(或载流子)可以与在位于第一子源极区域SR1的上区域的第一n型掺杂层NL1中产生的电子在晶粒边界GB处复合而消失。由于此，可以使蓄积于沟道区域CR的空穴(载流子)消失而减少或防止由于浮体效应(Floating Body Effect)而薄膜晶体管ST的阈值电压移位。
图8是表示根据另一实施例的薄膜晶体管的有源层的一部分的截面图。
参照图8，区别在于，根据本实施例的包括在薄膜晶体管ST_1中的掺杂层与根据根据图7的实施例的包括在薄膜晶体管ST中的掺杂层具有相反的类型。具体地，可以是，以n+掺杂的n型掺杂层NL_1与第一缓冲层BF接触，并配置于第一子源极区域SR1_1的下区域，以p+掺杂的第一p型掺杂层PL1_1与第一栅极绝缘层GI1接触，并配置于第一子源极区域SR1_1以及第二子源极区域SR2_1的上区域，以p-掺杂的第二p型掺杂层PL2_1位于n型掺杂层NL_1和第一p型掺杂层PL1_1之间，并配置于第一子源极区域SR1_1以及第二子源极区域SR2_1。即，可以是，n型掺杂层NL_1仅配置于第一子源极区域SR1_1，第一p型掺杂层PL1_1和第二p型掺杂层PL2_1配置于第一子源极区域SR1_1以及第二子源极区域SR2_1。
有源层ACT_1的沟道区域CR_1可以包括n型掺杂层，包括在沟道区域CR_1中的n型掺杂剂的浓度可以小于包括在第一子源极区域SR1_1中的n型掺杂剂的浓度。
因此根据位于第一子源极区域SR1_1的下区域并以n+掺杂的n型掺杂层NL_1、位于第二子源极区域SR2_1的下区域并以p-掺杂的第二p型掺杂层PL2_1以及以n+掺杂的沟道区域CR_1以第一子源极区域SR1_1的下区域为基准沿着第一方向X依次配置，有源层ACT的下区域可以具有以第一子源极区域SR1_1的下区域为基准沿着第一方向X依次以n+、p-、n-掺杂而具有两极性的双极(bipolar)结构。
因此，在沟道区域CR_1中产生的电子(或载流子)可以移动至第一子源极区域SR1_1，移动至晶粒边界GB的密度高的第一子源极区域SR1_1的电子(或载流子)可以与在位于第一子源极区域SR1_1的上区域的第一p型掺杂层PL1_1中产生的空穴在晶粒边界GB处复合而有效地消失。即，可以由于此而具有与图7的实施例相同的效果。
图9是表示根据又另一实施例的薄膜晶体管的有源层的一部分的截面图。
根据本实施例的有源层ACT_2的沟道区域CR_2与根据图8所示的实施例的有源层ACT_1的沟道区域CR_1不同，区别在于包括p型掺杂层。
具体地，包括在沟道区域CR_2中的p型掺杂剂的浓度可以小于包括在位于第一子源极区域SR1_2以及第二子源极区域SR2_2的第一p型掺杂层PL1_2以及第二p型掺杂层PL2_2中的p型掺杂剂的浓度。即，包括在沟道区域CR_2中的p型掺杂剂的浓度相对地小于包括在第二p型掺杂层PL2_2中的p型掺杂剂的浓度，因此沟道区域CR_2可以以p--掺杂。
因此位于第一子源极区域SR1_2的下区域并以n+掺杂的n型掺杂层NL_2、位于第二子源极区域SR2_2的下区域并以p-掺杂的第二p型掺杂层PL2_2以及以p--掺杂的沟道区域CR_2以第一子源极区域SR1_2的下区域为基准沿着第一方向X依次配置。由此有源层ACT的下区域可以沿着第一方向X依次为n+、p-、p--。
因此，在根据本实施例的情况下在沟道区域CR_2中产生的空穴(或载流子)也可以移动至第一子源极区域SR1_2，移动至第一子源极区域SR1_2的空穴在包括在第一子源极区域SR1_2中的晶粒边界GB处消失，可以具有与根据图7以及图8的实施例相同的效果。
以下，进一步参照其它附图，针对显示装置的制造方法进行说明。
图10是表示根据一实施例的显示装置的制造方法的顺序图。图11至图22是表示根据一实施例的显示装置的制造方法的图。
参照图11，可以在基板SUB上形成非晶硅层AL(S100)。
如图11所示，在基板SUB上可以配置缓冲层BF。针对基板SUB以及缓冲层BF的说明与上述相同。非晶硅层AL可以通过低压化学气相沉积(LPCVD)、常压化学气相沉积(APCVD)、等离子体增强化学气相沉积(PECVD)、溅射、真空沉积等方法形成。但是，不限于此。
参照图12至图16，可以对非晶硅层AL进行图案化(S200)。
首先，如图12所示，可以在非晶硅层AL上形成光刻胶层PR。光刻胶层PR可以由感光性有机物形成。在一实施例中，光刻胶层PR可以包含去除暴露于光的部分的正感光性有机物。但是，不限于此，在一些实施例中，光刻胶层PR也可以包括固化暴露于光的部分的负感光性有机物。
接着，可以在光刻胶层PR上方配置半色调掩模H-MASK，并利用半色调掩模H-MASK曝光光刻胶层PR。半色调掩模H-MASK可以包括透光部HMR1、遮光部HMR2以及半透光部HMR3。可以是，透光部HMR1透射光，遮光部HMR2阻挡光，半透光部HMR3透射光的一部分。即，半透光部HMR3的光透射率可以低于透光部HMR1的光透射率，高于遮光部HMR2的光透射率。
接着，参照图13，可以通过半色调掩模H-MASK对光照射的光刻胶层PR进行显影而形成第一光刻胶图案PR1。可以是，在光刻胶层PR中与透光部HMR1对应的部分实质上完全去除光刻胶层PR，在光刻胶层PR中与遮光部HMR2对应的部分实质上没有去除并留下光刻胶层PR。在光刻胶层PR中与半透光部HMR3对应的部分可以部分地去除光刻胶层PR。由此，可以形成与遮光部HMR2对应的部分的厚度比与半透光部HMR3对应的部分的厚度厚的第一光刻胶图案PR1。
接着，如图13以及图14所示，可以利用第一光刻胶图案PR1蚀刻非晶硅层AL。即，可以蚀刻通过第一光刻胶图案PR1暴露的非晶硅层AL区域。因此根据整体地蚀刻除了与第一光刻胶图案PR1重叠的非晶硅层AL区域之外的区域，可以形成预备非晶硅图案AL_P。
接着，如图15所示，可以通过对第一光刻胶图案PR1进行图案化而形成第二光刻胶图案PR2。
参照图14以及图15，为了形成第二光刻胶图案PR2，可以灰化(ashing)第一光刻胶图案PR1。第一光刻胶图案PR1可以使用包含O2气体的氧等离子体灰化。可以是，随着灰化第一光刻胶图案PR1，在第一光刻胶图案PR1中相对薄的部分实质上完全地去除第一光刻胶图案PR1，在第一光刻胶图案PR1中相对厚的部分部分地去除并留下第一光刻胶图案PR1。由此，可以形成与预备非晶硅图案AL_P重叠的第二光刻胶图案PR2。
接着，如图15以及图16所示，可以利用第二光刻胶图案PR2蚀刻预备非晶硅图案AL_P。即，随着部分地蚀刻通过第二光刻胶图案PR2暴露的预备非晶硅图案AL_P区域，可以形成非晶硅图案AP。
接着，参照图17，可以在非晶硅图案AP上照射激光束而形成多晶硅层(S300)。
具体地，多晶硅层CL(参照图18)可以在非晶硅图案AP上照射激光束L而形成。激光器可以断续地产生激光束L而照射于非晶硅图案AP。例如，激光器可以是产生短波长、高功率以及高效率的激光束L的准分子(excimer)激光器。例如，准分子激光器可以包含非活性气体、非活性气体卤化物、卤化汞、非活性气体氧化合物、多原子准分子等。例如，可以是，非活性气体为Ar2、Kr2、Xe2等，非活性气体卤化物为ArF、ArCl、KrF、KrCl、XeF、XeCl等，卤化汞为HgCl、HgBr、HgI等，非活性气体氧化合物为ArO、KrO、XeO等，多原子准分子为Kr2F、Xe2F等。
可以是，在使激光器沿着水平方向移动的同时，从激光器将激光束L照射于非晶硅图案AP而将非晶硅图案AP结晶化为多晶硅层CL。激光器可以在非晶硅图案AP照射具有约450mJ/cm2至约500mJ/cm2的能量密度的激光束L。在激光束L的能量密度大于约450mJ/cm2的情况下，多晶硅层CL可以形成晶粒而结晶化，在激光束L的能量密度小于约500mJ/cm2的情况下，可以防止通过激光束L非晶硅图案AP完全液体化而不形成用于硅的结晶化的晶种(seed)。
因此，如此，在包括具有彼此不同厚度的区域的非晶硅图案AP照射激光束L而结晶化的情况下，如结合图6而上述的那样可以形成具有彼此不同尺寸的晶粒和每个区域不同的晶粒边界的密度的多晶硅层CL。
接着，参照图18，可以在多晶硅层CL一次掺杂第一掺杂剂(S400)。
具体地，在多晶硅层CL的上方不配置单独的掩模，在多晶硅层CL的全区域掺杂第一掺杂剂。在一实施例中，第一掺杂剂可以通过离子注入法(ion implantation)掺杂于多晶硅层CL。在利用离子注入法的情况下，使得将作为离子状态的掺杂剂加速至数十至数百KeV而注入于多晶硅层CL。
在一实施例中第一掺杂剂可以作为p型掺杂剂，是硼(B)、铝(Al)、镓(Ga)以及铟(In)中的任一种。但是，不限于此，在一些实施例中第一掺杂剂可以作为n型掺杂剂，是磷(P)、砷(As)、锑(Sb)以及铋(Bi)中的任一种。以下以第一掺杂剂为p型掺杂剂，第二掺杂剂为n型掺杂剂为前提进行说明。
在一实施例中，在多晶硅层CL以p型掺杂剂掺杂的情况下，多晶硅层CL的全区域可以是以p型掺杂剂掺杂的状态。
接着，参照图19至图22，在以第一掺杂剂掺杂的多晶硅层CL上依次形成第一栅极绝缘层GI1以及栅极电极GE(S500)，在多晶硅层CL上掺杂第二掺杂剂(S700)。
具体地，可以在多晶硅层CL上形成第一栅极绝缘层GI1。第一栅极绝缘层GI可以配置于缓冲层BF上而覆盖多晶硅层CL的上面和侧面，并跨缓冲层BF整体而覆盖缓冲层BF的上面。
接着，栅极电极GE可以在第一栅极绝缘层GI1上配置为与多晶硅层CL的一部分重叠。具体地，栅极电极GE可以配置于具有彼此不同厚度的多晶硅层CL的区域中的具有相对薄的厚度的区域。即，在多晶硅层CL的区域中的具有相对厚的第一厚度W1的区域可以是形成有后述的有源层ACT的源极区域SR的预备源极区域SR_P，具有作为薄的厚度的第二厚度W2的区域可以是形成有后述的有源层ACT的沟道区域CR的预备沟道区域CR_P。
接着，使用配置于第一栅极绝缘层GI1上的栅极电极GE作为自对准(self align)掩模，在掺杂有第一掺杂剂的多晶硅层CL上二次掺杂第一掺杂剂(S600)。在本步骤中与在多晶硅层CL一次掺杂第一掺杂剂的步骤(S400)一样，可以通过离子注入法注入离子状态的掺杂剂，但与在多晶硅层CL一次掺杂第一掺杂剂的步骤(S400)不同地，第一掺杂剂可以掺杂为可以在多晶硅层CL的一部分区域中具有高浓度。
具体地，参照图20，当配置于第一栅极绝缘层GI1上的栅极电极GE与预备沟道区域CR_P重叠而在多晶硅层CL二次地掺杂第一掺杂剂时，可以起到掩模作用，因此在预备沟道区域CR_P不二次地掺杂第一掺杂剂。
另外，多晶硅层CL的预备源极区域SR_P包括具有第一厚度W1的第一预备子源极区域SR1_P和具有相对地薄于第一厚度W1的第二厚度W2的第二预备子源极区域SR2_P，因此可以在注入第一掺杂剂时调节加速电压，从而设定掺杂有第一掺杂剂的区域。换句话说，在通过离子注入法在多晶硅层CL掺杂第一掺杂剂的情况下，可以调节第一掺杂剂的加速电压而掺杂为第一掺杂剂可以在多晶硅层CL的特定区域中具有高浓度。
具体地，在从第一预备子源极区域SR1_P的上面掺杂第一掺杂剂以具有第一深度D1的情况下，第二预备子源极区域SR2_P的厚度W2比第一预备子源极区域SR1_P的厚度W1薄，因此可以在第一预备子源极区域SR1_P的下区域中掺杂为第一掺杂剂具有高浓度。另外，第一深度D1的宽度大于第二预备子源极区域SR2_P的厚度W2的宽度，因此在第二预备子源极区域SR2_P与第一预备子源极区域SR1_P一样不掺杂为第一掺杂剂具有高浓度。
因此，结果上多晶硅层CL的第一预备子源极区域SR1_P的下区域是第一掺杂剂的浓度高于除了第一预备子源极区域SR1_P的下区域以外的多晶硅层CL的其它区域，因此以p+掺杂。
接着，参照图21以及图22，在二次掺杂第一掺杂剂的多晶硅层CL掺杂第二掺杂剂(S700)。
可以在二次掺杂第一掺杂剂的多晶硅层CL以离子形式将第二掺杂剂注入并掺杂，从而形成包括源极区域SR、沟道区域CR以及漏极区域DR的有源层ACT。
具体地，与在多晶硅层CL二次掺杂第一掺杂剂的步骤(S600)一样，参照图22，当配置于第一栅极绝缘层GI1上的栅极电极GE与沟道区域CR重叠而在多晶硅层CL掺杂第二掺杂剂时，可以起到掩模作用，因此在沟道区域CR不掺杂第二掺杂剂。
另外，可以改变第二掺杂剂的加速电压而掺杂第二掺杂剂，以使得在从第一子源极区域SR1的上面具有与第一深度D1相比具有浅的深度的第二深度D2的区域中第二掺杂剂可以具有高浓度。例如，在具有第二深度D2的区域掺杂的第二掺杂剂的掺杂深度比在具有第一深度D1的区域掺杂的第一掺杂剂的掺杂深度浅，因此在具有第二深度D2的区域掺杂的第二掺杂剂的加速电压可以小于在具有第一深度D1的区域掺杂的第一掺杂剂的加速电压。
在此情况下，与将第一掺杂剂掺杂为第一深度D1的情况不同，即使第一子源极区域SR1和第二子源极区域SR2具有不同的厚度，第二深度D2的宽度也小于第二子源极区域SR2厚度W2的宽度，因此即使在改变第二掺杂剂的加速电压而在从第一子源极区域SR1的上面以及第二子源极区域SR2的上面具有第二深度D2的区域中掺杂为第二掺杂剂具有高浓度的情况下，在第一子源极区域SR1的上区域以及第二子源极区域SR2的上区域也可以掺杂为第二掺杂剂具有高浓度。
另外，如上所述，可以是，在第一子源极区域SR1的下区域形成第一掺杂剂的浓度高且以p+掺杂的p型掺杂层PL，在第一子源极区域SR1的上区域形成第二掺杂剂的浓度高且以n+掺杂的第一n型掺杂层NL1，在p型掺杂层PL和第一n型掺杂层NL1之间形成第二掺杂剂的浓度高且以n-掺杂的第二n型掺杂层NL2。
即，如上所述，在第一子源极区域SR1在具有第一深度D1的区域掺杂第一掺杂剂，并在具有第二深度D2的区域掺杂第二掺杂剂的过程中可以形成第二n型掺杂层NL2。换句话说，从第一子源极区域SR1的上面具有第三深度D3的区域位于具有第一深度D1的区域和具有第二深度D2的区域之间，因此在掺杂第一掺杂剂以及第二掺杂的过程中可以掺杂第一掺杂剂和第二掺杂剂的一部分，具有第三深度D3的区域与掺杂为第二掺杂剂具有高浓度的具有第二深度D2的区域更近，因此具有第三深度D3的区域可以是第二掺杂剂的浓度高于第一掺杂剂的浓度。另外，第二n型掺杂层NL2具有比包括在第一n型掺杂层NL1中的第二掺杂剂的浓度小的第二掺杂剂的浓度，因此可以以n-掺杂。
第二子源极区域SR2可以通过与第一子源极区域SR1相同的过程在第二子源极区域SR2的上区域形成第二掺杂剂的浓度高且以n+掺杂的第一n型掺杂层NL1，在第二子源极区域SR2的下区域形成以n-掺杂的第二n型掺杂层NL2。
因此在通过根据一实施例的显示装置10的制造方法制造显示装置10的情况下，根据使包括在薄膜晶体管ST的有源层ACT中的源极区域SR以及漏极区域DR和沟道区域CR的厚度不同，可以省略在薄膜晶体管ST的有源层ACT的多个掺杂工艺中的至少一个和多个掩模工艺中的至少任一个。
另外，可以省略在执行掺杂掩模的作用的栅极电极GE的侧壁沉积无机膜的工艺以及蚀刻其的工艺，因此可以简化显示装置10的制造工艺。
在图18至图22中以有源层ACT的源极区域SR以及沟道区域CR为中心上述了掺杂的过程，但是有源层ACT的漏极区域DR也可以通过与源极区域SR相同工艺包括与源极区域SR相同的掺杂剂以及掺杂层，并具有对称的结构。
图23是表示在沿着图22的X-X'线的各区域中掺杂的掺杂剂的浓度的曲线图。
参照图23，X轴表示沿着图22的X-X'线的有源层ACT的源极区域SR以及沟道区域CR，Y轴表示沿着图22的X-X'线的在有源层ACT的源极区域SR以及沟道区域CR掺杂的掺杂剂的浓度。
参照图22，X-X'线是将有源层ACT的下区域沿着第一方向X延伸的任意线，X-X'线沿着第一子源极区域SR1、第二子源极区域SR2以及沟道区域CR的下区域延伸，因此图23所示的曲线图表示包括在第一子源极区域SR1的下区域、第二子源极区域SR2的下区域以及沟道区域CR的下区域中的掺杂剂的浓度。
参照图22以及图23，在第一子源极区域SR1的下区域设置p型掺杂剂的浓度高于n型掺杂剂的浓度的p型掺杂层PL，因此p型掺杂剂的浓度高于n型掺杂剂的浓度。
具体地，通过在从有源层ACT的上面具有第一深度D1的区域掺杂为p型掺杂剂具有高浓度的过程，位于第一子源极区域SR1的下区域的p型掺杂层PL可以以高浓度掺杂有p型掺杂剂，在从有源层ACT的上面具有第二深度D2的区域掺杂为n型掺杂剂具有高浓度的过程中可以掺杂n型掺杂剂的一部分。换句话说，在通过离子注入法注入离子形式的掺杂剂的情况下，在从有源层ACT的上面具有第二深度D2的区域掺杂为n型掺杂剂具有最高浓度，具有第二深度D2的区域的周边区域可以以低浓度掺杂有n型掺杂剂，因此位于第一子源极区域SR1的下区域的p型掺杂层PL可以少量包含n型掺杂剂。
在第二子源极区域SR2的下区域设置n型掺杂剂的浓度高于p型掺杂剂的浓度的第二n型掺杂层NL2，因此n型掺杂剂的浓度高于p型掺杂剂的浓度。
具体地，通过在从有源层ACT的上面具有第二深度D2的区域掺杂为n型掺杂剂具有高浓度的的过程，位于第二子源极区域SR2的上区域的第一n型掺杂层NL1可以以高浓度掺杂有n型掺杂剂，位于第二子源极区域SR2的下区域的第二n型掺杂层NL2可以在从有源层ACT的上面具有第一深度D1的区域掺杂为p型掺杂剂具有高浓度的过程中一部分掺杂p型掺杂剂，因此通过此第二n型掺杂层NL2可以以比包括在位于第二子源极区域SR2的上区域的第一n型掺杂层NL1中的n型掺杂剂的浓度低的浓度掺杂。
可以是，位于第一子源极区域SR1的下区域的p型掺杂层PL在从有源层ACT的上面具有第一深度D1的区域掺杂为p型掺杂剂具有高浓度的的过程中掺杂为p型掺杂剂具有高浓度，位于第二子源极区域SR2的下区域的第二n型掺杂层NL2在从有源层ACT的上面具有第一深度D1的区域掺杂为p型掺杂剂具有高浓度的过程中一部分掺杂p型掺杂剂，因此可以包含少量的p型掺杂剂。由于此，包含在p型掺杂层PL中的p型掺杂剂的浓度高于包含在第二n型掺杂层NL2中的p型掺杂剂的浓度。
沟道区域CR的下区域不包含n型掺杂剂，仅包含p型掺杂剂。
具体地，如上所述，在多晶硅层一次掺杂p型掺杂剂的步骤(S400)中沟道区域CR以p型掺杂剂掺杂，因此沟道区域CR包含p型掺杂剂，在将n型掺杂剂掺杂于多晶硅层的过程中栅极电极GE执行掩模作用，因此与栅极电极GE重叠的沟道区域CR不掺杂有N型掺杂剂。
另外，参照图23所示的曲线图，包含在沟道区域CR中的p型掺杂剂的浓度可以实质上等于或小于与包含在第二子源极区域SR2的下区域中的p型掺杂剂的浓度。
具体地，在图23中所示的曲线图中，在包含在沟道区域CR中的p型掺杂剂的浓度以虚线表示的情况下，表示位于第二子源极区域SR2的下区域的第二n型掺杂层NL2在从有源层ACT的上面具有第一深度D1的区域掺杂为p型掺杂剂具有高浓度的过程中掺杂一部分p型掺杂剂而包含在第二n型掺杂层NL2中的p型掺杂剂的浓度与包含在沟道区域CR中的p型掺杂剂的浓度实质上相同的情况，在包含在沟道区域CR中的p型掺杂剂的浓度以实线表示的情况下，表示位于第二子源极区域SR2的下区域的第二n型掺杂层NL2在从有源层ACT的上面具有第一深度D1的区域掺杂为p型掺杂剂具有高浓度的过程中掺杂一部分p型掺杂剂而包含在第二n型掺杂层NL2中的p型掺杂剂的浓度高于包含在沟道区域CR中的p型掺杂剂的浓度的情况。
因此，有源层ACT的下区域可以以第一子源极区域SR1为基准沿着第一方向X依次以p+、n-、p-掺杂而具有双极(bipolar)结构。
以下针对显示装置的制造方法的另一实施例进行说明。在以下的实施例中，针对与在之前说明的实施例相同的结构，将以相同的附图标记指称，并省略或简化重复说明，以区别为主进行说明。
图24至图26是表示根据另一实施例的显示装置的制造方法的图。
图24至图26是表示根据另一实施例的对非晶硅层AL进行图案化的步骤(S200)的图。
首先，如图24所示，可以在第一非晶硅层AL1上形成光刻胶层PR。接着，可以在光刻胶层PR上方配置光掩模MASK，利用光掩模MASK曝光光刻胶层PR。光掩模MASK可以包括透光部MR1和遮光部MR2。可以是，透光部MR1透射光，遮光部MR2阻挡光。
接着，如图25所示，可以通过光掩模MASK对光照射的光刻胶层PR进行显影而形成第一光刻胶图案PR1。可以是，在光刻胶层PR中与透光部MR1对应的部分实质上完全去除光刻胶层PR，在光刻胶层PR中与遮光部MR2对应的部分实质上没有去除并留下光刻胶层PR。由此，可以在第一非晶硅层AL1上形成第一光刻胶图案PR1。
接着，如图25以及图26所示，可以利用第一光刻胶图案PR1蚀刻第一非晶硅层AL1。即，可以蚀刻通过第一光刻胶图案PR1暴露的第一非晶硅层AL1区域。因此，根据整体地蚀刻除了与第一光刻胶图案PR1重叠的第一非晶硅层AL1区域之外的区域，可以形成预备非晶硅图案AL_P1。
接着，参照图26，在预备非晶硅图案AL_P1以及缓冲层BF上涂覆第二非晶硅层AL2后，在与第一预备非晶硅图案AL_P1重叠的第二非晶硅层AL2上形成第二光刻胶图案PR2。形成第二光刻胶图案PR2的方法可以通过与前面上述那样相同的方法形成。
接着，可以利用第二光刻胶图案PR2蚀刻第二非晶硅层AL2。即，可以蚀刻通过第二光刻胶图案PR2暴露的第二非晶硅层AL2区域。因此，根据整体地蚀刻除了与第二光刻胶图案PR2重叠的第二非晶硅层AL2区域之外的区域，可以形成图16所示的非晶硅图案AP。
图27是表示根据又另一实施例的显示装置的制造方法的图。
根据图27的实施例与根据图19以及图21的实施例相同地，相同点在于在以第一掺杂剂掺杂的多晶硅层CL上依次形成第一栅极绝缘层GI1和栅极电极GE，但是与第一栅极绝缘层GI1将多晶硅层CL的上面以及侧面和缓冲层BF的上面全部覆盖并配置于多晶硅层CL和缓冲层BF上的根据图19以及图21的实施例不同地，区别在于第一栅极绝缘层GI1仅配置于与栅极电极GE重叠的多晶硅层CL上。
接着，如图27所示，在掺杂p型掺杂剂以及n型掺杂剂的情况下，与根据图19以及图21的实施例不同地，区别在于不配置有第一栅极绝缘层GI1的多晶硅层CL在多晶硅层CL上直接掺杂p型掺杂剂以及n型掺杂剂，掺杂深度减小相当于第一栅极绝缘层GI1的厚度。
图28是表示掺杂剂的加速电压和根据掺杂深度的掺杂剂的浓度的关系的曲线图。
参照图28所示的曲线图，X轴意指掺杂于多晶硅层的掺杂剂的掺杂深度，Y轴表示根据掺杂深度的掺杂剂的浓度。在曲线图中，实线表示作为p型掺杂剂的硼(B)的各加速电压下根据掺杂深度的作为p型掺杂剂的硼(B)的浓度变化，虚线表示作为n型掺杂剂的磷(P)的各加速电压下根据掺杂深度的作为n型掺杂剂的磷(P)的浓度变化。
具体地，在p型掺杂剂以及n型掺杂剂的情况下，为了在保持掺杂的掺杂剂的浓度的同时增加掺杂剂掺杂的深度，掺杂剂的加速电压需要上升。随着掺杂剂的加速电压值上升，根据掺杂深度的掺杂剂的浓度变化表现出变缓的倾向。
另外，在n型掺杂剂的情况下，为了在比p型掺杂剂深的掺杂深度下以与p型掺杂剂相同的浓度掺杂，需要以高于p型掺杂剂的加速电压的电压加速。
例如，在p型掺杂剂的情况下，为了在约(埃)的掺杂深度下每约1cm3掺杂1.0E+17.02个至1.0E+17.03个掺杂剂，p型掺杂剂需要以5keV电压加速，为了在约/>的掺杂深度下每约1cm3掺杂1.0E+17.02个至1.0E+17.03个掺杂剂，p型掺杂剂需要以10keV电压加速。
另外，在p型掺杂剂以5keV加速的情况下，与以10keV的电压加速的情况相比，根据掺杂深度的掺杂剂浓度的变化幅度大，因此可以更精确地控制掺杂于多晶硅层的掺杂剂的浓度而掺杂。
在n型掺杂剂的情况下也与p型掺杂剂的情况相同地，为了在约(埃)的掺杂深度下每约1cm3掺杂1.0E+17.02个至1.0E+17.03个掺杂剂，n型掺杂剂需要以40keV电压加速，为了在约/>的掺杂深度下每约1cm3掺杂1.0E+17.02个至1.0E+17.03个掺杂剂，n型掺杂剂需要以50keV电压加速。
另外，在n型掺杂剂的情况下也与p型掺杂剂的情况相同地，在n型掺杂剂以40keV加速的情况下，与以50keV的电压加速的情况相比，根据掺杂深度的掺杂剂的浓度的变化幅度增加，但是与p型掺杂剂的情况相比根据掺杂深度的掺杂剂的浓度的变化幅度小。
如此，掺杂于多晶硅层的掺杂剂的掺杂深度越浅，在掺杂剂加速的电压越低，由此根据掺杂深度的浓度变化的幅度越大，因此可以精确地控制在掺杂工艺过程中掺杂的掺杂剂的浓度。
在根据图26的实施例的情况下，在掺杂有n型掺杂剂和p型掺杂剂的多晶硅层CL的区域上没有配置第一栅极绝缘层GI1，因此与在多晶硅层CL上配置第一栅极绝缘层GI1的情况相比，可以使掺杂深度浅而掺杂n型掺杂剂与p型掺杂剂。
因此，如上所述，可以降低掺杂于多晶硅层CL的n型掺杂剂和p型掺杂剂的加速电压，由于此可以精确地控制n型掺杂剂和p型掺杂剂的浓度而在多晶硅层CL的下区域和上区域形成掺杂层。
尽管以上参照所附的附图说明了本发明的实施例，在本发明所属的技术领域中具有通常的知识的人将可以理解，在不变更本发明的其技术构思或必要特征的情况下可以以其它具体的形式实施。由此以上记述的实施例在所有方面仅应理解为示例性的，不是限定性的。

Claims (10)

1.一种显示装置，其中，具备：
基板；以及
有源层，配置于所述基板上，并包括：沟道区域；以及第一导电区域，包括：第一子导电区域，配置于所述沟道区域的一侧；以及第二子导电区域，配置于所述第一子导电区域和所述沟道区域之间，
所述第一导电区域包括：
第一掺杂层，在所述第一子导电区域中配置于所述基板上，并且第一掺杂剂的浓度高于与所述第一掺杂剂不同的第二掺杂剂的浓度；
第二掺杂层，在所述第一子导电区域中配置于所述第一掺杂层上，并在所述第二子导电区域中配置于所述基板上，并且所述第二掺杂剂的浓度高于所述第一掺杂剂的浓度；以及
第三掺杂层，在所述第一子导电区域以及所述第二子导电区域中配置于所述第二掺杂层上，并且所述第二掺杂剂的浓度高于所述第一掺杂剂的浓度，
所述第三掺杂层的所述第二掺杂剂的浓度高于所述第二掺杂层的所述第二掺杂剂的浓度。
2.根据权利要求1所述的显示装置，其中，
所述第一掺杂层的厚度比所述沟道区域的厚度薄，
所述第二掺杂层的厚度比所述第一掺杂层的厚度以及所述第三掺杂层的厚度薄。
3.根据权利要求1所述的显示装置，其中，
所述第一子导电区域的厚度比所述第二子导电区域的厚度厚。
4.根据权利要求1所述的显示装置，其中，
所述沟道区域包含所述第一掺杂剂，
所述第一掺杂层的所述第一掺杂剂的浓度高于所述沟道区域的所述第一掺杂剂的浓度，
所述第一掺杂剂是p型掺杂剂，所述第二掺杂剂是n型掺杂剂。
5.根据权利要求1所述的显示装置，其中，
所述沟道区域包含所述第一掺杂剂，
所述第一掺杂层的所述第一掺杂剂的浓度高于所述沟道区域的所述第一掺杂剂的浓度，所述第一掺杂剂是n型掺杂剂，所述第二掺杂剂是p型掺杂剂。
6.根据权利要求1所述的显示装置，其中，
所述沟道区域包含所述第二掺杂剂，
所述第二掺杂层的所述第二掺杂剂的浓度高于所述沟道区域的所述第二掺杂剂的浓度，
所述第一掺杂剂是n型掺杂剂，所述第二掺杂剂是p型掺杂剂。
7.根据权利要求1所述的显示装置，其中，
所述显示装置还包括：
第一栅极绝缘层，配置于所述有源层上；以及
栅极电极，配置于所述第一栅极绝缘层，并与所述沟道区域重叠，
所述有源层还包括：第二导电区域，配置于所述沟道区域的另一侧，
所述第二导电区域具有与所述第一导电区域相同的结构。
8.一种显示装置，其中，具备：
基板；以及
有源层，配置于所述基板上，并包括：沟道区域，包含第一掺杂剂；以及第一导电区域，包括：第一子导电区域，配置于所述沟道区域的一侧；以及第二子导电区域，配置于所述第一子导电区域和所述沟道区域之间，
所述第一导电区域包括：
第一掺杂层，在所述第一子导电区域中配置于所述基板上，并且所述第一掺杂剂的浓度高于与所述第一掺杂剂不同的第二掺杂剂的浓度；
第二掺杂层，在所述第一子导电区域中配置于所述第一掺杂层上，并在所述第二子导电区域中配置于所述基板上，并且所述第二掺杂剂的浓度高于所述第一掺杂剂的浓度；以及
第三掺杂层，在所述第一子导电区域以及所述第二子导电区域中配置于所述第二掺杂层上，并且所述第二掺杂剂的浓度高于所述第一掺杂剂的浓度，
所述第三掺杂层的所述第二掺杂剂的浓度高于所述第二掺杂层的所述第二掺杂剂的浓度，
所述第一子导电区域的晶粒尺寸小于所述第二子导电区域的晶粒尺寸。
9.根据权利要求8所述的显示装置，其中，
所述第一子导电区域的晶粒边界的密度大于所述第二子导电区域的晶粒边界的密度。
10.根据权利要求8所述的显示装置，其中，
所述第一子导电区域的厚度比所述沟道区域的厚度厚，
所述第二子导电区域的厚度和所述沟道区域的厚度相同。
CN202310365214.8A 2022-07-19 2023-04-07 显示装置及其制造方法 Pending CN117425371A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2022-0088686 2022-07-19
KR1020220088686A KR20240011902A (ko) 2022-07-19 2022-07-19 표시 장치 및 이의 제조 방법

Publications (1)

Publication Number Publication Date
CN117425371A true CN117425371A (zh) 2024-01-19

Family

ID=89523538

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310365214.8A Pending CN117425371A (zh) 2022-07-19 2023-04-07 显示装置及其制造方法

Country Status (3)

Country Link
US (1) US20240032339A1 (zh)
KR (1) KR20240011902A (zh)
CN (1) CN117425371A (zh)

Also Published As

Publication number Publication date
US20240032339A1 (en) 2024-01-25
KR20240011902A (ko) 2024-01-29

Similar Documents

Publication Publication Date Title
TWI734683B (zh) 有機發光顯示裝置及製造有機發光顯示裝置之方法
JP2024038160A (ja) タッチパネルディスプレイ
KR101383712B1 (ko) 유기 발광 표시 장치 및 그 제조 방법
JP2004046154A (ja) アクティブ・マトリクス有機電界発光素子及びその製造方法
KR20060080505A (ko) 유기 전계 발광 장치 및 그 제조 방법
US7612377B2 (en) Thin film transistor array panel with enhanced storage capacitors
US10361260B2 (en) Semiconductor device and method of manufacturing the same
CN112310151A (zh) 显示装置
JP2004063085A (ja) アクティブマトリクス有機ｅｌ表示装置及びその製造方法
JP2006178449A (ja) 薄膜トランジスタ表示板
JP2006258923A (ja) 液晶表示装置及びその製造方法
KR101134989B1 (ko) 어레이 기판의 제조방법
US20080197357A1 (en) Display panel and manufacturing method
CN113241416A (zh) 发光基板及其制备方法和发光装置
KR20190076094A (ko) 디스플레이 장치와, 이의 제조 방법
TW202245291A (zh) 發光元件、包含發光元件之發光單元以及顯示裝置
CN114759042A (zh) 显示装置及显示装置的制造方法
US20060065894A1 (en) Thin film transistor array panel and manufacturing method thereof
CN117425371A (zh) 显示装置及其制造方法
CN111769138B (zh) 阵列基板及其制造方法
CN112119498B (zh) 制造阵列基板的方法、阵列基板、显示设备
KR20140083150A (ko) 유기전계 발광소자 그 제조 방법
KR20230049820A (ko) 표시 장치 및 그 제조 방법
CN218998741U (zh) 显示装置
US20230065849A1 (en) Display device and method of fabricating the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication