CN100481508C - 薄膜晶体管及其制造方法 - Google Patents

薄膜晶体管及其制造方法 Download PDF

Info

Publication number
CN100481508C
CN100481508C CNB2004100758881A CN200410075888A CN100481508C CN 100481508 C CN100481508 C CN 100481508C CN B2004100758881 A CNB2004100758881 A CN B2004100758881A CN 200410075888 A CN200410075888 A CN 200410075888A CN 100481508 C CN100481508 C CN 100481508C
Authority
CN
China
Prior art keywords
cap rock
seed crystal
layer
amorphous silicon
linear
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CNB2004100758881A
Other languages
English (en)
Other versions
CN1719615A (zh
Inventor
朴炳建
李基龙
徐晋旭
梁泰勋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Display Co Ltd
Original Assignee
Samsung Mobile Display Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Mobile Display Co Ltd filed Critical Samsung Mobile Display Co Ltd
Publication of CN1719615A publication Critical patent/CN1719615A/zh
Application granted granted Critical
Publication of CN100481508C publication Critical patent/CN100481508C/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02422—Non-crystalline insulating materials, e.g. glass, polymers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02595—Microstructure polycrystalline
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02672—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using crystallisation enhancing elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
    • H01L27/1277—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor using a crystallisation promoting species, e.g. local introduction of Ni catalyst
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1296—Multistep manufacturing methods adapted to increase the uniformity of device parameters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/914—Doping
    • Y10S438/923—Diffusion through a layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Materials Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Recrystallisation Techniques (AREA)
  • Thin Film Transistor (AREA)

Abstract

本发明涉及薄膜晶体管及其制造方法。该薄膜晶体管特征在于，在半导体层图案中的沟道中形成的低角度晶界相对于电流流动方向倾斜-15到15°。该方法包括：在衬底上形成非晶硅层；在非晶硅层上形成第一盖层；在第一盖层上形成第二盖层，且构图第二盖层使得籽晶形成为线形；在构图的第二盖层上形成金属催化剂层；扩散金属催化剂；以及晶化并构图非晶硅层来形成半导体层图案。因而，具有与电流流动方向近似平行的角度的沟道层可以通过形成和晶化线形籽晶而在低角度晶界形成。换句话说，器件特性可以通过调整晶体生长的位置和方向来改善并均匀化。

Description

薄膜晶体管及其制造方法
技术领域
本发明涉及薄膜晶体管及其制造方法，并特别涉及一种其中盖层和金属催化剂层形成于非晶硅层上从而进行晶化的薄膜晶体管及其制造方法。
背景技术
通常，由于多晶硅层具有高场效应迁移率，其已经广泛用作薄膜晶体管的半导体层并可以用于高速电路以及CMOS电路中。使用多晶硅层的薄膜晶体管通常应用于有源矩阵液晶显示器(AMLCD)的有源器件中以及有机发光二极管(OLED)的开关器件以及驱动器件中。
在此，用于薄膜晶体管中的多晶硅层可以通过直接沉积方法、高温退火方法和激光退火方法来制造。激光退火方法可以用于低温工艺中并可实现高场效应迁移率。然而，它需要高成本的激光设备，因此已经广泛地开发了替代技术。
近来，已经广泛地开发了一种使用金属的晶化非晶硅的方法，因为该晶化在比固相晶化(SPC)法温度更低和时间更短的情况下进行。金属晶化法分为金属诱导晶化(MIC)法和金属诱导横向晶化(MILC)法。但是，即使是金属晶化法，薄膜晶体管器件的性能由于金属污染而降低。
同时，为降低金属的量并制造高质量的多晶硅层，已经研发了一种通过使用离子注入机来调整金属离子浓度，利用高温处理、快速热退火或激光照射的来制造高质量多晶硅层的方法。此外，为平坦化使用金属诱导晶化法的多晶硅层表面.还开发出了一种混合液相金属和粘性有机层、使用旋涂方法在其上沉积薄膜并退火结果物的晶化方法。但是，即使是前述的晶化方法，在多晶硅层中是关键的大尺寸晶粒和晶粒均匀性仍然是有问题的。
为解决前述的问题.韩国专利申请第2003-0060403号中公开了一种通过使用盖层的晶化法来制造多晶硅层的方法。该方法包括：在衬底上沉积非晶硅层；在非晶硅层上形成盖层；在盖层上沉积金属催化剂层；利用激光或退火将金属催化剂经过盖层扩散导非晶硅层中从而形成籽晶；利用籽晶形成多晶硅层。该方法能防止不必要的金属污染，因为金属催化剂通过盖层扩散。
然而，即使采用此方法，依然存在难以控制金属催化剂的均匀低浓度并且还难以控制晶体生长的起始位置和方向以及晶粒尺寸的问题。
发明内容
因此，本发明通过提供一种薄膜晶体管解决了与传统器件有关的前述问题，在该薄膜晶体管中线形籽晶通过构图盖层来形成，然后被晶化从而器件特性通过调整晶体生长的位置和方向而改善并均匀化。
在根据本发明的示例性实施例中，薄膜晶体管包括：衬底，并且半导体层图案设置在衬底上。绝缘层设置在半导体层图案上，并且栅电极设置在栅绝缘层上。形成在半导体层图案中的沟道层中的低角度晶界相对于电流流动方向倾斜-15°到15°。多晶硅的低角度晶界可以与电流流动方向平行。因此，器件特性可通过调整晶体生长的位置和方向而改善并均匀化。
多晶硅的一个晶界可以形成在半导体层图案中的沟道层中。
薄膜晶体管还可以包括形成在衬底和半导体层图案之间的缓冲层。缓冲层可以由氮化硅层或氧化硅层形成。
根据本发明的另一示例性实施例，一种制造薄膜晶体管的方法包括在衬底上形成非晶硅。盖层形成在非晶硅层上从而籽晶形成为线形。金属催化剂层形成于盖层上，并且金属催化剂经历扩散。非晶硅层被晶化并构图从而形成半导体层图案。
盖层包括至少两层。
盖层包括非晶硅层上的第一盖层和第一盖层上的第二盖层，并且构图第二盖层。第二盖层图案之间间隔优选地为1到50μm。用语“第二盖层图案之间的间隔”指的是一个第二盖层图案与相邻的一个第二盖层图案之间的距离。第二盖层图案优选比第一盖层厚。此外，优选地第二盖层图案具有比第一盖层高的密度。
在根据本发明的另一示例性实施例中，其中盖层包括非晶硅层上的第一盖层，并构图第一盖层。第二盖层在被构图的第一盖层上。被构图的第一盖层之间的间隔为1到50μm。被构图的第一盖层厚于第二盖层。被构图的第一盖层具有比第二盖层高的密度。
在根据本发明的另一示例性实施例中，其中盖层包括非晶硅层上的盖层，并且在盖层中形成沟槽。形成在盖层中的沟槽具有1到50μm的宽度。
线形籽晶之间的距离优选地大于线形籽晶中的籽晶之间的距离。
半导体层中的沟道层优选地形成在线形籽晶之间，与之至少隔开线形籽晶中的籽晶之间的距离的1/2。
线形籽晶之间的距离与线形籽晶中的籽晶之间的距离之差大于沟道层的长度。
盖层由氮化硅层和氧化硅层中的任何一种构成。
盖层通过等离子体增强化学气相沉积法(PECVD)形成。
金属催化剂可由镍(Ni)形成。金属催化剂层可通过PECVD或溅镀法形成。
根据本发明的另一示例性实施例，一种制造薄膜晶体管的方法包括：在衬底上形成非晶硅层。在非晶硅层上形成盖层。金属催化剂层形成于盖层上，并且金属催化剂经历扩散。非晶硅层被晶化并构图从而形成半导体层图案。其中半导体层图案中在与电流流动方向平行的方向上的籽晶之间的距离大于半导体层图案中在与电流流动方向垂直的方向上的籽晶之间的距离。
金属催化剂可通过退火工艺扩散。退火工艺优选地在200至700℃的温度进行。非晶硅层可通过退火工艺晶化。退火工艺优选地在400至1000℃的温度进行。金属催化剂的扩散和非晶硅层的晶化可通过退火工艺同时进行。
附图说明
通过参照附图对本发明优选实施的详细描述，本发明的上述和其它特征对于本领域普通技术人员将变得更加清楚，附图中：
图1A到1F是说明制造根据本发明第一实施例的薄膜晶体管的方法的工艺图；
图2为示出完全生长的晶粒的SEM照片；
图3A到3D是说明制造根据本发明第二实施例的薄膜晶体管的方法的工艺图：以及
图4A和4B是说明制造根据本发明第三实施例的薄膜晶体管的方法的工艺图。
具体实施方式
现在将在下文中参照附图更充分地描述本发明，附图中示出了本发明的优选实施例。然而，本发明能够以不同的方式实施并且不应局限于在此提出的实施例。更确切地，提供这些实施例使得本公开彻底而完整，并且将本发明的范围充分传达给本领域技术人员。在图中，为清楚起见层的厚度和区域作了放大。整个说明书中相同附图标记代表相同元件。
图1A到1F是说明制造根据本发明第一实施例的薄膜晶体管的方法的工艺图，并且图2为显示完全生长的晶粒的扫描电子显微镜(SEM)照片。
参照图1A，非晶硅层11沉积在衬底10上。衬底10优选地为绝缘衬底，例如玻璃。非晶硅层11可通过等离子体增强化学气相沉积(PECVD)法形成。
第一盖层12形成于非晶硅层11上。第一盖层12可由氮化硅层或氧化硅层构成，并且可通过PECVD法形成。
由氮化硅或氧化硅构成的第一盖层12可调整为具有薄的厚度和低的密度，使得下述的金属催化剂14可以扩散。换言之，盖层12用作金属催化剂可扩散层。
参照图1B，第二盖层形成于第一盖层12上并且被构图从而形成第二盖层图案13。在此，构图第二盖层使得籽晶如下所述以线形形成。这将参照图1C更详细地描述。
第二盖层图案13可由氮化硅层或氧化硅层构成，并且调整为具有比第一盖层12更大的厚度和更高的密度，使得下面所述的金属催化剂不能扩散。换句话说，第二盖层图案13作为金属催化剂不扩散层。通常，氧化物层或氮化物层作为用于杂质扩散的阻挡层。因此，金属催化剂的扩散可由更高密度的氧化硅层或氮化硅层所阻止。反之，通过降低氧化硅层或氮化硅层的密度，金属催化剂14容易地扩散。
金属催化剂层形成于第二盖层图案13上。金属催化剂14优选地由镍(Ni)形成，并可采用溅镀沉积设备沉积。此外，它可通过离子注入或等离子体形成。应用等离子体的方法中，金属材料被布置在第二盖层图案13上并且暴露于等离子体来形成金属催化剂14。
参照图1C，可以注意到第二盖层构图为线形，图1C是图1B中所示截面的透视图。
由于第二盖层构图为线形，因此金属催化剂14可通过下面所述的扩散在非晶硅层中形成线形籽晶。
第二盖层图案13之间的间隔C优选为1到50μm以形成线形籽晶并且将金属催化剂14控制在低浓度。更具体地，当第二盖层图案13之间的间隔C超过50μm时，金属催化剂14的浓度增加导致难以将金属催化剂控制在低浓度。此外，由于形成的籽晶增加，因此难以形成线形籽晶。
参照图1D，金属催化剂14经历扩散。扩散可通过退火即在200到700℃的温度热处理1小时来进行，并且金属催化剂14通过退火工艺经由第一盖层12扩散到非晶硅层11中。扩散的金属催化剂14在非晶硅层11中形成籽晶15。在此，籽晶15如上所述地形成为线形。术语“籽晶”指的是当金属催化剂14与硅反应时形成的金属硅化物。所述的晶化利用籽晶15进行。通常，仅仅大约金属催化剂14的1/100扩散来形成籽晶15。
接下来，包括通过扩散形成的籽晶15的非晶硅层11被晶化从而形成多晶硅层。晶化可以通过在炉中加热长时间的退火工艺实现。在此，晶化温度优选为400到1000℃。
当按以上的温度进行退火时，籽晶15横向生长并且与邻近晶粒接触从而形成晶界。最终，可以实现理想晶化(perfect crystallization)。包含前述工艺流顺序的晶化方法称为超级晶粒硅法(SGS)。用SGS法形成的晶粒直径达到20至200μm或300μm。
在此，籽晶15形成为线形。因此，在晶化开始，晶化以放射状进行，随后晶化在几乎平行于电流流动方向的方向继续进行。
图1E是晶化完成处的多晶硅层的平面图。
参照图1E，籽晶15通过金属催化剂14的扩散形成，并且籽晶15为线形。第二盖层图案13之间的间隔C指的是一个第二盖层图案与相邻的第二盖层图案之间距离，它表示可形成籽晶15的位置的宽度。B表示线形籽晶之间的距离，并且A表示在线形籽晶中的籽晶间的距离。
如上所述，晶化通过退火工艺进行，并且在开始，晶化以放射状进行。随着晶化继续进行，一个晶粒与通过线形籽晶中的相邻籽晶生长的晶粒接触从而形成晶界(a)。然后，晶化在几乎平行于电流流动方向的方向上进行。随着籽晶在几乎平行于电流流动方向的方向上生长，晶粒与通过相邻的线形晶粒中的籽晶生长的晶粒接触从而形成晶界(b)。最后生长完成。
此外，随着晶化进行，许多称为低角度晶界d的微小的晶界形成在晶粒中。图1E仅在一些晶粒中示出低角度晶界。
参照图2，可以注意到晶界形成于一个晶粒和相邻的另一个晶粒彼此接触并且晶粒停止生长的区域，并且即使在完全生长的晶粒中，许多低角度晶界23以籽晶21为中心形成为放射状。薄膜晶体管的特性可随着低角度晶界23和晶界22的生长方向而改变。
参照图1E，根据本发明，晶化通过形成线形籽晶进行。因此，在晶化起始，低角度晶界(d)以放射状形成，随后在与电流流动方向几乎平行的方向上形成。
为了在与电流流动方向几乎平行的方向上诱导生长方向，线形籽晶之间的距离B优选地大于线形籽晶中的籽晶间的距离A。
另外，下面描述的半导体层图案中的沟道层优选地形成在线形籽晶之内，至少隔开线形籽晶中的籽晶间的距离的1/2。
因此，沟道层于其形成的沟道形成区域L可形成在存在具有与电流流动方向几乎平行的角度的低角度晶界(d)的区域中。根据本发明，可以形成具有相对于电流流动方向成-15到15°的角度的低角度晶界(d)。另外，低角度晶界(d)可平行于电流流动方向形成。半导体层图案中在电流流动方向的平行方向上的籽晶之间的距离大于半导体层图案中在电流流动方向的垂直方向上的籽晶之间的距离。如上所述，当沟道层形成在低角度晶界(d)具有与电流流动方向成-15到15°的角度的区域中时，就可以制造出具有改善的且均匀的特性的薄膜晶体管。
为了在低角度晶界(d)于其形成的区域中形成沟道层，线形籽晶间的距离B与线形籽晶中的籽晶间的距离A的差大于沟道层的长度。因此，平行于电流流动方向的低角度晶界(d)可形成在沟道层中，并且可以仅形成一个晶界(b)。参照图1F，第一盖层12、第二盖层图案13和金属催化剂层14被晶化，然后通过蚀刻工艺去除。通过去除此结构，晶化的多晶硅层可防止不必要的金属污染。
接下来，构图多晶硅层，并且源区和漏区17a和17b及沟道层17c通过离子注入工艺形成。换句话说，形成半导体层图案16。栅绝缘层18形成于半导体层图案16上，然后金属层和光致抗蚀剂层依次沉积在栅绝缘层18上。构图光致抗蚀剂层，用被构图的光致抗蚀剂层作为掩膜蚀刻金属层从而形成栅电极19。使用结果物可最终形成薄膜晶体管。
图3A到3D是说明制造根据本发明第二实施例的薄膜晶体管的方法的工艺图。
参照图3A，非晶硅层11沉积在衬底10上。
第一盖层形成于非晶硅层11上。第一盖层可由氮化硅层或氧化硅层构成，并且可以通过PECVD法形成。
接下来，构图第一盖层从而形成第一盖层图案32。在此，构图第一盖层使得籽晶如下所述形成为线形。
调整第一盖层图案32，使得氮化硅层或氧化硅层具有大的厚度和高的密度，从而使金属催化剂14不能扩散。换句话说，第一盖层图案32作为金属催化剂不扩散层。
参照图3B，第二盖层33形成于第一盖层图案32上。第二盖层33可由氮化硅层或氧化硅层构成，并可调整为比第一盖层图案32小的厚度或低的密度，从而金属催化剂14可以扩散。换句话说，第二盖层33充当金属催化剂扩散层。
接下来，金属催化剂层14形成于第二盖层33上。
参照图3C，可以注意到第一盖层被构图为线形，图3C是图3B所示截面的透视图。
由于第一盖层被构图为线形，因此金属催化剂14可通过下面描述的扩散在非晶硅中形成线形籽晶。第一盖层图案32之间的间隔D优选为1到50μm从而形成线形籽晶并将金属催化剂14控制在低浓度。第二盖层33形成在线形的第一盖层图案32上。
参照图3D，金属催化剂14经历扩散。扩散可通过在200-700℃退火一小时来进行，并且金属催化剂14通过退火工艺经由第二盖层33扩散到非晶硅层11中，扩散的金属催化剂14在非晶硅层11中形成籽晶15。未通过第一盖层图案32扩散的金属催化剂14仍存留在第二盖层33上。
其余的布置和功能与根据本发明第一实施例的薄膜晶体管相同。
图4A和4B是说明制造根据本发明第三实施例的薄膜晶体管的方法的工艺图，
参照图4A，盖层42形成在其上形成有非晶硅层11的半导体衬底10上，然后沟槽形成在盖层42中从而籽晶形成为线形。接下来，金属催化剂层形成在盖层42上。盖层42可由氮化硅层或氧化硅从构成，并且形成沟槽的部分薄从而金属催化剂14可扩散。与本发明的第一和第二实施例不同，在本发明第三实施例中只形成一个盖层。
参照图4B，可以注意到线形沟槽形成在盖层42上。图4B是图4A所示截面的透视图。
由于线形沟槽形成在盖层42中，因此金属催化剂14扩散使得线形籽晶可形成在非晶硅层中。
形成在盖层42中的宽度E优选地为1到50μm从而形成线形籽晶并将金属催化剂控制在低浓度。
其余的布置和功能将与根据本发明第一实施例的薄膜晶体管相同。
如上所述，根据制造本发明的薄膜晶体管的方法，非晶硅层通过SGS法晶化从而形成线形籽晶。因而，沟道层可形成在具有与电流流动方向几乎平行的角度的低角度晶界中。换句话说，器件特性可通过调整晶体生长的位置和方向而改善并均匀化。
尽管本发明已经通过其特定示例性实施例进行了描述，但是，本领域技术人员应当理解，在不脱离所附权利要求及其等效内容所限定的本发明的精神或范围内，可以对本发明进行各种修改和变化。
本申请要求2004年7月7日提交的韩国专利申请第2004-52693号的优先权和权益，在此全部引入其公开的内容作为参照。

Claims (21)

1.一种制造薄膜晶体管的方法，包括：
在衬底上形成非晶硅层；
在所述非晶硅层上形成盖层使得籽晶被形成为线形；
在所述盖层上形成金属催化剂层；
扩散所述金属催化剂；以及
晶化和构图所述非晶硅层从而形成半导体层图案。
2.根据权利要求1的方法，其中所述盖层包括至少两层。
3.根据权利要求2的方法，其中所述盖层包括：
在所述非晶硅层上的第一盖层，以及
在所述第一盖层上的第二盖层，并且构图所述第二盖层。
4.根据权利要求3的方法，其中所述被构图的第二盖层比所述第一盖层厚。
5.根据权利要求3的方法，其中所述被构图的第二盖层具有比所述第一盖层更高的密度。
6.根据权利要求3的方法，其中所述被构图的第二盖层之间的间隔为1到50μm。
7.根据权利要求2的方法，其中所述盖层包括
在所述非晶硅层上的第一盖层，并且构图所述第一盖层，以及
在所述已构图的第一盖层上的第二盖层。
8.根据权利要求7的方法，其中所述被构图的第一盖层比所述第二盖层厚。
9.根据权利要求7的方法，其中所述被构图的第一盖层具有比所述第二盖更高的密度。
10.根据权利要求3的方法，其中所述被构图的第一盖层之间的间隔为1到50μm。
11.根据权利要求1的方法，其中所述盖层包括
在所述非晶硅层上的盖层，并在所述盖层中形成沟槽从而籽晶形成为线形。
12.根据权利要求11的方法，其中形成在盖层中的所述沟槽具有1到50μm的宽度。
13.根据权利要求1的方法，其中所述线形籽晶之间的距离大于所述线形籽晶中的籽晶间的距离。
14.根据权利要求1的方法，其中所述半导体层图案中的沟道层形成在线形籽晶之内，至少隔开所述线形籽晶中的籽晶之间的距离的1/2。
15.根据权利要求14的方法，其中所述线形籽晶之间的距离与所述线形籽晶中的籽晶之间的距离之差大于所述沟道层的长度。
16.根据权利要求1的方法，其中所述盖层由氮化硅层或氧化硅层中的任意一种构成。
17.根据权利要求1的方法，其中所述盖层由等离子体增强化学气相沉积法形成。
18.一种制造薄膜晶体管的方法，包括：
在衬底上形成非晶硅层；
在所述非晶硅层上形成盖层；
在所述盖层上形成金属催化剂层；
扩散所述金属催化剂；以及
晶化并构图所述非晶硅层从而形成半导体层图案，
其中所述半导体层图案中在与电流流动方向平行的方向上的籽晶之间的距离大于所述半导体层图案中在与电流流动方向垂直的方向上的籽晶之间的距离，
其中所述盖层包括至少两层，
所述盖层包括
在所述非晶硅层上的第一盖层，以及
在所述第一盖层上的第二盖层，并且构图所述第二盖层使得所述籽晶形成为线形，或者
所述盖层包括
在所述非晶硅层上的第一盖层，并且构图所述第一盖层使得所述籽晶形成为线形，以及
在已构图的第一盖层上的第二盖层。
19.一种制造薄膜晶体管的方法，包括：
在衬底上形成非晶硅层；
在所述非晶硅层上形成盖层；
在所述盖层上形成金属催化剂层；
扩散所述金属催化剂；以及
晶化并构图所述非晶硅层从而形成半导体层图案，
其中所述半导体层图案中在与电流流动方向平行的方向上的籽晶之间的距离大于所述半导体层图案中在与电流流动方向垂直的方向上的籽晶之间的距离，
其中所述盖层包括
在所述非晶硅层上的盖层，并且在所述盖层中形成沟槽从而籽晶形成为线形。
20.根据权利要求18或19的方法，其中所述半导体层图案中的沟道层形成在线形籽晶之内，至少隔开所述线形籽晶中的籽晶之间的距离的1/2。
21.根据权利要求20的方法，其中所述线形籽晶之间的距离与所述线形籽晶中的所述籽晶之间的距离之差大于所述沟道层的长度。
CNB2004100758881A 2004-07-07 2004-12-31 薄膜晶体管及其制造方法 Active CN100481508C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR52693/04 2004-07-07
KR1020040052693A KR100611659B1 (ko) 2004-07-07 2004-07-07 박막트랜지스터 및 그의 제조 방법

Publications (2)

Publication Number Publication Date
CN1719615A CN1719615A (zh) 2006-01-11
CN100481508C true CN100481508C (zh) 2009-04-22

Family

ID=36574843

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2004100758881A Active CN100481508C (zh) 2004-07-07 2004-12-31 薄膜晶体管及其制造方法

Country Status (4)

Country Link
US (2) US7247880B2 (zh)
JP (1) JP4095064B2 (zh)
KR (1) KR100611659B1 (zh)
CN (1) CN100481508C (zh)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100477103B1 (ko) * 2001-12-19 2005-03-18 삼성에스디아이 주식회사 금속유도화 측면결정화방법을 이용한 멀티플 게이트 박막트랜지스터 및 그의 제조방법
KR100700501B1 (ko) * 2006-01-19 2007-03-28 삼성에스디아이 주식회사 박막트랜지스터의 제조방법
JP5034332B2 (ja) * 2006-06-14 2012-09-26 富士通セミコンダクター株式会社 半導体装置の製造方法
KR20080015666A (ko) * 2006-08-16 2008-02-20 삼성전자주식회사 박막 트랜지스터 표시판의 제조 방법
KR100839735B1 (ko) 2006-12-29 2008-06-19 삼성에스디아이 주식회사 트랜지스터, 이의 제조 방법 및 이를 구비한 평판 표시장치
KR100788545B1 (ko) * 2006-12-29 2007-12-26 삼성에스디아이 주식회사 유기 전계 발광 표시 장치 및 그 제조 방법
KR100891522B1 (ko) * 2007-06-20 2009-04-06 주식회사 하이닉스반도체 웨이퍼 레벨 패키지의 제조방법
KR101015849B1 (ko) * 2009-03-03 2011-02-23 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법 및 이를 포함하는 유기전계발광표시장치
KR101049799B1 (ko) * 2009-03-03 2011-07-15 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법 및 이를 포함하는 유기전계발광표시장치
KR101041141B1 (ko) 2009-03-03 2011-06-13 삼성모바일디스플레이주식회사 유기전계발광표시장치 및 그의 제조방법
KR101049801B1 (ko) 2009-03-05 2011-07-15 삼성모바일디스플레이주식회사 다결정 실리콘층의 제조방법 및 이에 이용되는 원자층 증착장치
KR20100100187A (ko) * 2009-03-05 2010-09-15 삼성모바일디스플레이주식회사 다결정 실리콘층의 제조방법
KR101056428B1 (ko) 2009-03-27 2011-08-11 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법, 및 이를 포함하는 유기전계발광표시장치
KR101125565B1 (ko) * 2009-11-13 2012-03-23 삼성모바일디스플레이주식회사 박막트랜지스터, 그를 구비하는 유기전계발광표시장치 및 그들의 제조방법
KR101094295B1 (ko) * 2009-11-13 2011-12-19 삼성모바일디스플레이주식회사 다결정 실리콘층의 제조방법, 박막트랜지스터의 제조방법, 및 유기전계발광표시장치의 제조방법
KR101084242B1 (ko) * 2010-01-14 2011-11-16 삼성모바일디스플레이주식회사 유기 발광 표시 장치 및 그 제조 방법
CN101834126B (zh) * 2010-02-09 2012-07-04 广东中显科技有限公司 一种低温多晶硅薄膜材料
KR101094302B1 (ko) 2010-06-03 2011-12-19 삼성모바일디스플레이주식회사 유기전계발광표시장치 및 그의 제조방법
CN101859592A (zh) * 2010-06-22 2010-10-13 广东中显科技有限公司 一种具有显示屏及可供外接设备充电的u盘
CN101859590A (zh) * 2010-06-22 2010-10-13 广东中显科技有限公司 一种具有显示屏且高安全性的u盘
CN101859593A (zh) * 2010-06-22 2010-10-13 广东中显科技有限公司 一种具有显示屏的u盘
CN101859591A (zh) * 2010-06-22 2010-10-13 广东中显科技有限公司 一种具有显示屏及可无线传输的u盘
CN101866680A (zh) * 2010-06-22 2010-10-20 广东中显科技有限公司 一种具有显示屏及太阳能电池的u盘
KR20120131775A (ko) 2011-05-26 2012-12-05 삼성디스플레이 주식회사 박막 트랜지스터, 그 제조 방법, 및 유기 발광 표시 장치
US9627575B2 (en) 2014-09-11 2017-04-18 International Business Machines Corporation Photodiode structures
WO2019182262A1 (ko) * 2018-03-23 2019-09-26 홍잉 반도체 소자의 제조 방법
CN115377191A (zh) * 2022-08-10 2022-11-22 武汉华星光电技术有限公司 薄膜晶体管及电子器件

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2658152A1 (fr) 1990-02-15 1991-08-16 Biannic Jean Chistophe Dispositif de propulsion pour bicyclette a deux roues motrices et bicyclette munie de ce dispositif.
JP2814049B2 (ja) * 1993-08-27 1998-10-22 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP3190512B2 (ja) 1994-02-10 2001-07-23 株式会社半導体エネルギー研究所 半導体作製方法
JP3378078B2 (ja) * 1994-02-23 2003-02-17 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6884698B1 (en) * 1994-02-23 2005-04-26 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device with crystallization of amorphous silicon
JP3269738B2 (ja) * 1994-09-21 2002-04-02 シャープ株式会社 半導体装置およびその製造方法
JPH10214974A (ja) 1997-01-28 1998-08-11 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP4180689B2 (ja) * 1997-07-24 2008-11-12 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6346437B1 (en) * 1998-07-16 2002-02-12 Sharp Laboratories Of America, Inc. Single crystal TFT from continuous transition metal delivery method
JP3927756B2 (ja) 2000-05-16 2007-06-13 シャープ株式会社 半導体装置の製造方法
US6602765B2 (en) * 2000-06-12 2003-08-05 Seiko Epson Corporation Fabrication method of thin-film semiconductor device
US6426246B1 (en) * 2001-02-21 2002-07-30 United Microelectronics Corp. Method for forming thin film transistor with lateral crystallization
KR100473996B1 (ko) 2002-01-09 2005-03-08 장 진 비정질 실리콘의 결정화 방법
KR100514179B1 (ko) * 2002-11-19 2005-09-13 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 사용하는 유기 전계 발광 소자
TWI294648B (en) * 2003-07-24 2008-03-11 Au Optronics Corp Method for manufacturing polysilicon film
US6939754B2 (en) * 2003-08-13 2005-09-06 Sharp Laboratories Of America, Inc. Isotropic polycrystalline silicon and method for producing same
KR100623689B1 (ko) * 2004-06-23 2006-09-19 삼성에스디아이 주식회사 박막트랜지스터 및 그의 제조 방법
KR100712101B1 (ko) * 2004-06-30 2007-05-02 삼성에스디아이 주식회사 박막트랜지스터 및 그의 제조 방법
KR100666564B1 (ko) * 2004-08-04 2007-01-09 삼성에스디아이 주식회사 박막트랜지스터의 제조 방법
KR100721555B1 (ko) * 2004-08-13 2007-05-23 삼성에스디아이 주식회사 박막트랜지스터 및 그 제조 방법
KR100611764B1 (ko) * 2004-08-20 2006-08-10 삼성에스디아이 주식회사 박막트랜지스터의 제조 방법

Also Published As

Publication number Publication date
CN1719615A (zh) 2006-01-11
JP4095064B2 (ja) 2008-06-04
US20060006465A1 (en) 2006-01-12
US20060121651A1 (en) 2006-06-08
US7247880B2 (en) 2007-07-24
KR20060003706A (ko) 2006-01-11
US7485552B2 (en) 2009-02-03
JP2006024881A (ja) 2006-01-26
KR100611659B1 (ko) 2006-08-10

Similar Documents

Publication Publication Date Title
CN100481508C (zh) 薄膜晶体管及其制造方法
US7989326B2 (en) Thin film transistor and method of fabricating the same
JP4384234B2 (ja) 薄膜トランジスタ
CN100517616C (zh) 薄膜晶体管的制造方法
US7601565B2 (en) Thin film transistor and method of fabricating the same
KR20020057382A (ko) 반도체 소자 제조 방법 및 장치
US7682950B2 (en) Method of manufacturing laterally crystallized semiconductor layer and method of manufacturing thin film transistor using the same method
KR100611658B1 (ko) 박막트랜지스터의 제조 방법
KR100749872B1 (ko) 실리콘 박막 트랜지스터 및 그 제조방법
KR100709282B1 (ko) 박막 트랜지스터 및 제조 방법
KR100439347B1 (ko) 실리콘 박막의 결정화 방법 및 이를 이용한 반도체 소자제조 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: SAMSUNG DISPLAY CO., LTD.

Free format text: FORMER OWNER: SAMSUNG MOBILE DISPLAY CO., LTD.

Effective date: 20121019

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20121019

Address after: Gyeonggi Do, South Korea

Patentee after: Samsung Display Co., Ltd.

Address before: Gyeonggi Do, South Korea

Patentee before: Samsung Mobile Display Co., Ltd.