JP2009200512A - 半導体装置 - Google Patents

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Abstract

【課題】大型絶縁基板に非単結晶Ｓｉ半導体素子と単結晶Ｓｉ半導体素子とを形成し、高性能なシステムを集積化した半導体装置を製造する場合に、単結晶Ｓｉ部分の製造工程を簡略化し、かつ大型絶縁基板に転写した後、高精度のフォトリソグラフィなしに微細な単結晶Ｓｉ半導体素子の素子分離を実現し得る半導体基板、半導体装置、及びそれらの製造方法を提供する。
【解決手段】チャネル領域１７、ソース領域４及びドレイン領域５を含む活性層６を有し、ウエル構造及びチャネルストップ領域を有しない単結晶Ｓｉウエハ８と、単結晶Ｓｉウエハ８上に形成されたゲート絶縁膜３と、ゲート絶縁膜３の上に形成されたゲート電極２と、活性層６の周囲の単結晶Ｓｉウエハ８上に形成された、ゲート絶縁膜３よりも膜厚の厚いＬＯＣＯＳ酸化膜７と、ゲート電極２及びＬＯＣＯＳ酸化膜７上に形成された平坦化絶縁膜１を有する。
【選択図】図１

Description

本発明は、ＴＦＴ（Thin Film Transistor）で駆動するアクティブマトリクス駆動液晶表示装置における、周辺駆動回路やコントロール回路、若しくはＭＰＵ（Micro Processing Unit:超小型演算処理装置）や画像処理回路を同一基板上に一体集積化した高機能液晶表示装置、又はＯＬＥＤ（Organic Light Emitting Diode:有機ＥＬ）表示装置等の表示装置に使用する半導体基板、半導体装置、及びそれらの製造方法に関する。
特に、単結晶薄膜デバイスにより回路性能を大幅に向上させたシステム・オン・パネル技術、及びその製造方法、該半導体装置を製造する際に用いられるデバイス構造及び、単結晶デバイスと非単結晶Ｓｉ、中でも特に多結晶Ｓｉとを共存させる製造技術に関する。
ガラス基板上に非晶質Ｓｉ（以下、「ａ−Ｓｉ」と略記する。）や多結晶Ｓｉ（以下、「Ｐｏｌｙ−Ｓｉ」と略記する。）の薄膜トランジスタ（以下、「ＴＦＴ（Thin Film Transistor）」と記す。）を画素のスイッチング素子として形成し、液晶表示パネルや有機ＥＬパネル等の駆動を行う、いわゆるアクティブマトリクス駆動を行う液晶表示装置が実用化し、多数生産されている。
特に、最近、移動度が高く高速で動作するＰｏｌｙ−Ｓｉをその高移動度の特長を活かし、周辺ドライバ等についても集積化してガラス基板上に設けることが可能となっており、実際、生産が行われている。
しかし、大型ガラス基板を用いた、いわゆるアクティブマトリクス駆動を行う液晶表示装置やＯＬＥＤ（Organic Light Emitting Diode:有機ＥＬ）表示装置等の表示装置においては、ドライバＩＣのトランジスタとして非単結晶Ｓｉ、特にｐｏｌｙ−Ｓｉを用いる場合、ｐｏｌｙ−Ｓｉ特有の結晶粒界起因の特性ばらつき、及び高品質ゲート絶縁膜を得るのが極めて困難という問題があり、高度なシステムの集積化には限界がある。そこで、表示品位（均一性）の観点からも、より高性能で特性ばらつきの小さいデバイスが必要である。
特に、高度に集積化した半導体装置の表示用基板への直接的な一体化及びシステム化においては、高速性能及び集積密度に対応する微細加工、デバイス性能（移動度、閾値の制御性、伝達特性の急峻さ）が十分ではないので、さらに高性能が要求されるイメージプロセッサやタイミングコントローラ等のドライバで使用されるシステムにおいて真のシステム集積化を実現するためには、デバイス性能及び集積密度のいずれもが不十分である。
したがって、大型ガラス基板等の表示基板に、画素用ＴＦＴとこの画素用ＴＦＴを駆動するさらに高性能・高密度のドライバＩＣとの両方を直接作りこむことは、実現が極めて困難である。
そこで、この問題に対する解決へのアプローチとして、ＣＯＧ(Chip On Glass)を用いて、単結晶ＳｉのドライバＩＣをＬＳＩ（Large Scale Integrated circuit：大規模集積回路）実装（アセンブリ）するという技術がある。このＣＯＧは、単結晶Ｓｉで形成したＬＳＩを異方導電フィルム等によるフリップチップ実装等により表示用基板にアセンブルするものである。
これらの通常のＬＳＩは、バルクの単結晶ＳｉにてＭＯＳ（Metal Oxide Semiconductor)トランジスタを形成するので、個々のトランジスタを独立させて正常に動作させることが要求される。したがって、個々のトランジスタを分離独立化（素子分離）するため、又は寄生バイポーラトランジスタによるラッチアップ防止のために、図１３に示すように、チャネルストップ１０１や多重ウエル１０２のドーピング等のイオン注入が行われる。ところが、トランジスタの微細化に伴い、素子分離のための領域が問題となってきた。そこで、この素子分離のための領域を縮小するために、レトログレードウエル（逆不純物濃度勾配のウエル）構造等の技術が使われているが、多数回のイオン注入を必要としてプロセスが複雑になるので、コストアップ及び歩留まり低下の課題があった。また、バンプ形成工程等の工程が必要であり、製造工程が長く、歩留まり低下の原因となっていた。
また、液晶表示装置又はＯＬＥＤ表示装置等の表示装置の方からは、パネルとして完成したものでないとドライバＩＣをアセンブルができない等の制約がある。このため、製造面で自由度が小さく工程が複雑になる、製造工程の自由度が小さく複雑になる、及び物流・製造効率が低く、高コストで歩留まりが低下するという問題があった。
一方、この問題に対しては、デバイス転写（デバイストランスファ）による解決手段がある。このデバイス転写は、絶縁体上に単結晶Ｓｉにてなるデバイスを形成し、そのデバイスを表示パネルとなるガラス基板に接着し、その後、絶縁体を離脱等させる技術である。なお、上記の絶縁体上に単結晶Ｓｉにてなるデバイスを形成した構造を、ＳＯＩ(Silicon On Insulator)構造という。
このデバイス転写（デバイストランスファ）については、例えば、当該ＳＯＩ構造において、単結晶Ｓｉ下の酸化膜をエッチングすることにより分離薄膜化する方法（Ｋｏｐｉｎ社）がある。具体的な先行技術文献としては、例えば、特許文献１、非特許文献１、２がある。
上記特許文献１には、ガラス基板上に接着剤を用いて予め作成した単結晶Ｓｉ薄膜トランジスタを転写した半導体装置を使用し、アクティブマトリクス型液晶表示装置の表示パネルを作成することが開示されている。
また、本願発明に関係する他の先行技術として、特許文献２、非特許文献３、４がある。上記特許文献２には、単結晶Ｓｉに段差を設け、その上に、単結晶Ｓｉよりも研磨レートの小さい研磨ストッパーを形成し、別のＳｉ基板に転写し、分離面を研磨し、研磨速度の差を利用して、段差の凹部のストッパーにより、単結晶Ｓｉ薄膜を島状に残す技術が開示されている。
特表平７−５０３５５７号公報（公表日１９９５年４月１３日） 特開平１０−１２５８８０号公報（１９９８年５月１５日公開）
J.P.Salerno "Single Crystal Silicon AMLCDs",Conference Record of the 1994 International Display Research Conference(IDRC) p.39-44(1994) Q.-Y.Tong & U.Gesele, SEMICONDUCTOR WAFER BONDING : SCIENCE AND TECHNOLOGY_,John Wiley & Sons, New York(1999) K.Warner, et.al., 2002 IEEE International SOI Conference : Oct, pp.123-125(2002) L.P.Allen, et.al., 2002 IEEE International SOI Conference : Oct, pp.192-193(2002)
しかしながら、上記従来の半導体基板、半導体装置、及びそれらの製造方法では、以下の問題を有している。
まず、ＳＯＩ構造においては、シリコン（Ｓｉ）ウエハにデバイスを形成するので、全個数のデバイスのトータルサイズがシリコン（Ｓｉ）ウエハに限られる。したがって、シリコン（Ｓｉ）ウエハの大きさには限度があるので、大型ガラス基板の長さには足らない場合がある。
また、シリコン（Ｓｉ）ウエハに形成した単結晶Ｓｉデバイスをエポキシ樹脂等の接着剤にてガラス基板に接着するため、接着後に、欠陥回復熱処理（アニール）を行う工程、層間絶縁膜を形成する工程、又は金属配線を形成する工程等の工程を追加することはできない。このため、大型ガラス基板上に予め形成されているデバイスと転写する単結晶Ｓｉデバイスとの相互配線による接続が極め困難である。
さらに、二酸化ケイ素（ＳｉＯ2）上における成長した薄膜の単結晶層である固相エピ層（epitaxial film）に単結晶Ｓｉデバイスとなる動作領域を形成し、二酸化ケイ素（ＳｉＯ2）をエッチ分離する製造方法であるので、工程が複雑化し、歩留まり低下を招くという課題(転写工程、薄膜分離・保持、エピ成長)がある。
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、大型絶縁基板に非単結晶Ｓｉ半導体素子と単結晶Ｓｉ半導体素子とを形成し、高性能なシステムを集積化した半導体装置を製造する場合に、単結晶Ｓｉ部分の製造工程を簡略化し、かつ大型絶縁基板に転写した後、高精度のフォトリソグラフィなしに微細な単結晶Ｓｉ半導体素子の素子分離を実現し得る半導体基板、半導体装置、及びそれらの製造方法を提供することにある。
本発明の半導体装置は、上記課題を解決するために、絶縁基板と、該絶縁基板の一部の領域上に形成された単結晶Ｓｉ半導体素子と、前記絶縁基板の他の領域上に形成された非単結晶Ｓｉ半導体素子とを含む半導体装置であって、上記単結晶Ｓｉ半導体素子は、上記絶縁基板の上方に形成されたゲート電極と、上記ゲート電極上に形成されたゲート絶縁膜と、上記ゲート絶縁膜上に形成された、チャネル領域、ソース領域及びドレイン領域を含む単結晶Ｓｉ層からなる活性層と、上記活性層の周囲に形成された素子分離のための素子分離酸化膜と、上記活性層及び素子分離酸化膜上に形成された層間絶縁膜とを有することを特徴としている。
上記の発明によれば、半導体装置は、絶縁基板と、該絶縁基板上に形成された単結晶Ｓｉ半導体素子とを含んでいるので、例えば、ガラス板等の絶縁基板と単結晶Ｓｉ半導体素子とが一体となっている。
そして、単結晶Ｓｉ半導体素子は、絶縁基板の上方に形成されたゲート電極と、ゲート電極上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成された、チャネル領域、ソース領域及びドレイン領域を含む単結晶Ｓｉ層からなる活性層と、活性層の周囲に形成された素子分離酸化膜と、活性層及び素子分離酸化膜上に形成された層間絶縁膜とを有している。
この結果、大型絶縁基板に非単結晶Ｓｉ半導体素子と単結晶Ｓｉ半導体素子とを形成し、高性能なシステムを集積化した半導体装置を製造する場合に、単結晶Ｓｉ部分の製造工程を簡略化し、かつ大型絶縁基板に転写した後、高精度のフォトリソグラフィなしに微細な単結晶Ｓｉ半導体素子の素子分離を実現し得る半導体装置を提供することができる。
また、本発明の半導体装置は、上記記載の半導体装置において、前記層間絶縁膜上に形成され、該層間絶縁膜に設けられた接続孔を通して、前記ソース領域及びドレイン領域に接続された配線層を有することを特徴としている。
また、本発明の半導体装置は、上記課題を解決するために、絶縁基板と、該絶縁基板の一部の領域上に形成された単結晶Ｓｉ半導体素子と、前記絶縁基板の他の領域上に形成された非単結晶Ｓｉ半導体素子とを含む半導体装置であって、上記単結晶Ｓｉ半導体素子は、上記絶縁基板の上方に形成されたゲート電極と、上記ゲート電極上に形成されたゲート絶縁膜と、上記ゲート絶縁膜上に形成された、チャネル領域、ソース領域及びドレイン領域を含む単結晶Ｓｉ層からなる活性層と、上記活性層の周囲に形成された素子分離のための素子分離酸化膜と、上記活性層及び素子分離酸化膜上に形成された保護絶縁膜及び層間絶縁膜とを有し、さらに、上記絶縁基板とゲート電極との間に形成された絶縁膜と、上記絶縁膜の下面側に形成された少なくとも１層の第１の配線層と、上記層間絶縁膜上に形成され、上記第１の配線層に接続された第２の配線層とを有することを特徴としている。
ところで、金属配線層を形成する場合に、上記の場合を含め、一般に集積回路の集積密度を向上させるには、複数の配線層を形成しスペースを効率よく使用する必要が有る。これは、素子領域が微小になってくると、現実問題として、素子領域の直上に外部取り出し用電極が密集することになり、配線パターンができ難くなるからである。
そこで、本発明の半導体装置では、絶縁膜の下面側に形成された少なくとも１層の第１の配線層と、層間絶縁膜上に形成され、第１の配線層に接続された第２の配線層とを有している。
したがって、素子領域の裏面側の空間を利用して効率的に配線を引き回す事が可能となり集積密度を高めることができる。
また、本発明の半導体装置は、上記記載の半導体装置において、前記活性層の上面は、前記素子分子酸化膜の上面よりも低い位置にあることを特徴としている。
上記の発明によれば、活性層の上面は、素子分離酸化膜の上面よりも低い位置まで、劈開分離し薄膜化した単結晶Ｓｉ薄膜表面をエッチバックすることにより、最終的なデバイスのリーク電流を低減することができる。
また、本発明の半導体装置は、上記記載の半導体装置において、前記活性層の端部は、前記素子分離酸化膜の端部の傾斜部に重なるように形成されていることを特徴としている。
上記の発明によれば、活性層の端部は、素子分離酸化膜の端部の傾斜部に重なるように形成されているので、素子分離された構造が実現し、かつ、従来の島エッチでのＳｉ島端の欠陥と応力に由来するリーク電流とを低減することができる。
また、本発明の半導体装置は、上記記載の半導体装置において、前記第１の配線層は、耐熱温度（融点又はＳｉとの反応温度のいずれか低い方）が略５００℃以上の材料からなっていることを特徴としている。
上記の発明によれば、第１の配線層は、耐熱温度（融点又はＳｉとの反応温度のいずれか低い方）が略５００℃以上の材料からなっているので、製造工程において、第１の配線層が融解等することがない。
また、本発明の半導体装置は、上記記載の半導体装置において、前記非単結晶Ｓｉ半導体素子の少なくとも一部は、表示部を構成する各画素のスイッチングトランジスタ等を構成するものである一方、前記単結晶Ｓｉ半導体素子により構成されるトランジスタは、表示部を駆動する表示駆動回路又は該表示駆動回路に所定の信号を出力するための処理回路等を構成するものであって、表示装置の構成基板として用いられることを特徴としている。
すなわち、従来では、液晶表示装置等の表示装置においては、ガラス基板等の絶縁基板に非単結晶Ｓｉ半導体素子からなる各画素のスイッチングトランジスタを形成し、さらにその配線パターンを形成した後、表示部を駆動する表示駆動回路又は該表示駆動回路に所定の信号を出力するための処理回路については、単結晶Ｓｉ半導体素子からなるＣＯＧやＣＯＦにより実装し、その後、上記配線パターンに接続するものであった。或いは、外部のプリント基板等から供給するものであった。
しかし、本発明によれば、非単結晶Ｓｉ半導体素子の少なくとも一部は、表示部を構成する各画素のスイッチングトランジスタを構成するものであり、また、単結晶Ｓｉ半導体素子により構成されるトランジスタは、表示部を駆動する表示駆動回路又は該表示駆動回路に所定の信号を出力するための処理回路等を構成するものである。
したがって、絶縁基板に、非単結晶Ｓｉ半導体素子の少なくとも一部と単結晶Ｓｉ半導体素子の一部を形成した後、両者の配線層を形成することができる。この結果、生産性が高く、かつ高品質の表示装置を形成するための半導体装置を提供することができる。
本発明の半導体基板、半導体装置、及びそれらの製造方法は、以上のように、半導体基板は、チャネル領域、ソース領域及びドレイン領域を含む活性層を有し、ウエル構造及びチャネルストップ領域を有しない単結晶Ｓｉ基板を用いている。したがって、単結晶Ｓｉからなるので、高性能で特性ばらつきの少ないデバイス性能を有する半導体を形成することができる。
また、本発明では、従来のウエル、チャネルストップ、ウエルコンタクトが存在しないので、素子領域の面積を小さくすることができ、素子領域の微細化により、集積密度を高めることができ、高度に集積した半導体基板となる。さらに、従来のウエル構造を形成しないので、深さ方向についてもウエルを考慮する必要がない分だけ浅くできる。この結果、半導体素子を薄膜に形成することができるので、半導体装置を形成した場合に、例えば、他の多結晶ＳｉからなるＴＦＴとの共存を図り、両者間を薄膜にて相互配線して接続することが可能となる。さらに、薄膜に形成することができるので、大型のガラス基板等の絶縁基板においても、高精度のフォトリソグラフィなしに、微細な単結晶Ｓｉデバイスの素子分離を実現することができる。さらに、ウエル等を形成しないので、製造工程も簡単である。
また、本発明では、活性層の周囲を取囲むようにゲート絶縁膜よりも膜厚の厚いＬＯＣＯＳ酸化膜が形成されている。したがって、このＬＯＣＯＳ酸化膜によって、確実に素子分離が達成される。
この結果、大型絶縁基板に非単結晶Ｓｉ半導体素子と単結晶Ｓｉ半導体素子とを形成し、高性能なシステムを集積化した半導体装置を製造する場合に、単結晶Ｓｉ部分の製造工程を簡略化し、かつ大型絶縁基板に転写した後、高精度のフォトリソグラフィなしに微細な単結晶Ｓｉ半導体素子の素子分離を実現し得る半導体基板、半導体装置、及びそれらの製造方法を提供することができるという効果を奏する。
本発明における半導体基板の実施の一形態を示す断面図である。 上記半導体基板を用いて形成した半導体装置に金属配線層を形成した半導体装置の構成を示す断面図である。 （ａ）〜（ｇ）は、上記半導体基板及び半導体装置の製造工程を示す断面図である。 （ａ）〜（ｅ）は、上記半導体装置の製造工程における図３（ｇ）の続きの製造工程を示す断面図である。 （ａ）はコンタクトホール形成時点での上記半導体装置の大きさを示す平面図であり、（ｂ）は比較としての従来のコンタクトホール形成時点での半導体装置の大きさを示す平面図である。 上記絶縁基板上に単結晶Ｓｉ半導体素子と非単結晶Ｓｉ半導体素子とが共存した半導体装置を示す断面図である。 各画素のスイッチングトランジスタを非単結晶Ｓｉ半導体素子にて構成した表示部と、単結晶Ｓｉ半導体素子により構成されるトランジスタを備えた処理回路とを含む表示装置の構成を示す平面図である。 本発明の他の実施の形態を示すものであり、半導体装置の構成を示す断面図である。 （ａ）〜（ｇ）は、上記半導体基板及び半導体装置の製造工程を示す断面図である。 （ａ）〜（ｅ）は、上記半導体装置の製造工程であり、図７（ｇ）の続きの製造工程を示す断面図である。 図８に示す半導体装置の変形例の半導体装置を示す断面図である。 （ａ）〜（ｉ）は、本発明の参考形態を示すものであり、半導体装置の製造工程を示す断面図である。 従来のウエル構造の半導体装置を示す断面図である。
〔参考形態〕
本実施の形態を説明する前に、従来の課題を解決するために、本発明者等による未公開の特許出願にて提案した技術があるので、それについて最初に説明する。
まず、従来の問題として、以下の問題があった。
すなわち、ＳＯＩ(Silicon On Insulator)構造においては、シリコン（Ｓｉ）ウエハにデバイスを形成するので、全個数のデバイスのトータルサイズがシリコン（Ｓｉ）ウエハに限られる。したがって、シリコン（Ｓｉ）ウエハの大きさには限度があるので、大型ガラス基板のサイズに対しては不十分である。
また、シリコン（Ｓｉ）ウエハに形成した単結晶Ｓｉデバイスをエポキシ樹脂等の接着剤にてガラス基板に接着するため、接着後に、欠陥回復熱処理（アニール）を行う工程、層間絶縁膜を形成する工程、又は金属配線を形成する工程等の工程を追加することはできない。したがって、大型ガラス基板上に予め形成されているデバイスと転写する単結晶Ｓｉデバイスとの相互配線による接続が極め困難である。
さらに、二酸化ケイ素（ＳｉＯ2）上における成長した薄膜の単結晶層である固相エピ層（epitaxial film）に単結晶Ｓｉデバイスとなる動作領域を形成し、二酸化ケイ素（ＳｉＯ2）をエッチ分離する製造方法であるので、工程が複雑化し、歩留まり低下を招くという課題(転写工程、薄膜分離・保持、エピ成長)がある。
そこで、本発明者等は、図９（ａ）〜（ｃ）に示すように、単結晶Ｓｉ基板８１に微細加工によりゲート電極８３、不純物ドープ８４等、及びゲート絶縁膜８２を形成し、トランジスタの主要工程を完了し、所定の深さに所定の濃度の水素イオンを注入してイオン注入部８５を形成し、表面に酸化膜８６を形成後、その酸化膜８６をＣＭＰ（Chemical Mechanical Polishing:化学的機械研磨）にて平坦化し、所定の形状に切断した単結晶Ｓｉ基板８１と、表面をＴＥＯＳ（Ｓｉ（ＯＣ2Ｈ5）4：Tetra Ethyl Ortho Silicate）を用いたプラズマＣＶＤにより形成したＳｉＯ2膜８７を形成しＳＣ１洗浄液等で活性化したガラス基板８８とを密着させて接合する。
次いで、上記接合したものを熱処理することにより、水素イオン注入部８５から水素ガスを内包するＰｌａｔｅｌｅｔを成長させ、分離薄膜化して単結晶Ｓｉデバイス９０とし、図９（ｄ）〜（ｉ）に示すように、単結晶Ｓｉデバイス９０と多結晶Ｓｉからなる非単結晶ＳｉＴＦＴ９１とを共存させている。
これにより、従来、サイズがＳｉウエハサイズに限られるという問題の解決手段を提供した。
さらに、従来の、二酸化ケイ素（ＳｉＯ2）上の固相エピ層に単結晶Ｓｉデバイスを形成し、二酸化ケイ素（ＳｉＯ2）をエッチ分離する製造方法であることによる、工程が複雑化し、歩留まり低下を招くという課題（転写工程、薄膜分離・保持、ｅｐｉ成長）に対しても、上記製造方法により、二酸化ケイ素（ＳｉＯ2）上の固相エピ層形成が不要とすることができ、二酸化ケイ素（ＳｉＯ2）をエッチ分離工程の長時間、工程の複雑化、歩留まり低下（転写工程、薄膜分離・保持、ｅｐｉ成長）に対する解決手段を提供している。
しかしながら、単結晶Ｓｉの薄膜トランジスタを高集積化し、十分な高性能を発揮するためには、さらに以下のような問題に対する改善策が必要である。
すなわち、大型ガラス基板上に単結晶Ｓｉデバイスを形成するためには、素子分離が必要不可欠であるが、上記技術における単結晶Ｓｉの島状エッチングによる素子分離は大型ガラス基板上でのフォトリソグラフィの制約等から事実上不可能である。
また、最終的に、ガラス基板等の絶縁基板に転写されてデバイスを構成する単結晶Ｓｉは、薄膜状態となるため、通常のバルクの単結晶ＳｉＬＳＩで必要な複雑なウエル、チャネルストップ等のドーピングを作り込むことは不要となるが、素子分離や薄膜化後の表面損傷回復や、短チャネル対策を含む新たな製造プロセス又はデバイス構造等の解決手段が必要である。
なお、別の技術として、単結晶Ｓｉデバイスの少なくとも一部を作り込んだＳｉ基板に水素イオン等を打込み、その水素イオン等の打ち込み部分で分離して、薄膜化する方法がある。この方法は、上記課題(素子分離、薄膜化後のＳｉ表面損傷回復、平坦化、ウエル等を無くした単純化デバイス構造、及びその製造プロセス提供）に加え、素子分離(島エッチでのＳｉ島端の欠陥）と応力リーク電流低減が不十分という課題がある。
以下に示す本実施の形態は、このような問題を解決するものとなっている。
〔実施の形態１〕
本発明の一実施形態について図１から図７に基づいて説明すれば、以下の通りである。
なお、本実施形態で説明する半導体基板及び半導体装置は、最終的には、ＭＯＳ型の非単結晶Ｓｉ薄膜トランジスタとＭＯＳ型の単結晶Ｓｉ薄膜トランジスタとをガラス基板等の絶縁基板上の異なる領域に形成した高性能・高機能化に適した半導体装置となっており、ＴＦＴ（Thin Film Transistor：薄膜トランジスタ）によるアクティブマトリクス基板上に形成されるものである。
上記ＭＯＳ型の薄膜トランジスタは、活性層、ゲート電極、ゲート絶縁膜、ゲート両側に形成された高濃度不純物ドープ部（ソース・ドレイン電極）からなり、ゲート電極により、ゲート下の半導体層のキャリア濃度が変調され、ソース−ドレイン間を流れる電流が制御される一般的なトランジスタである。
ＭＯＳ型トランジスタの特性としては、ＣＭＯＳ（Complementary MOS）構造にすると、消費電力が少なく、電源電圧に応じて出力をフルに振ることができることから、低消費電力型のロジックに適している。本実施の形態においても、ＣＭＯＳ（Complementary MOS）構造を前提としているが、図面は一つのＭＯＳ（Metal Oxide Semiconductor)しか記載していない。
本実施の形態の半導体基板１０は、図１に示すように、チャネル領域１７、ソース領域４及びドレイン領域５を含む活性層６を有し、ウエル構造及びチャネルストップ構造を有しない単結晶Ｓｉ基板としての単結晶シリコン（Ｓｉ）ウエハ（以下、「単結晶Ｓｉウエハ」という。）８と、上記単結晶Ｓｉウエハ８上に形成されたゲート絶縁膜３と、上記ゲート絶縁膜３の上に形成されたゲート電極２と、上記活性層６の周囲の単結晶Ｓｉウエハ８上に形成された、ゲート絶縁膜３よりも膜厚の厚いＬＯＣＯＳ（Local Oxidation of Silicon：選択酸化法)酸化膜７と、ゲート電極２及びＬＯＣＯＳ酸化膜７上に形成された絶縁膜としての平坦化絶縁膜１とを有している。
また、上記活性層６には、閾値制御のため、浅い逆導電型不純物がドープされた素子領域にソース領域４及びドレイン領域５としてＮ+或いはＰ+の不純物注入部が形成されている。
すなわち、本実施の形態の半導体基板１０は、単結晶Ｓｉウエハ８に対して、ＬＤＤ（Lightly Doped Drain）構造４ａ・５ａ若しくは短チャネル対策のＰｏｃｋｅｔ注入、又はＨａｌｏ注入（ドーピング）が行われている。しかし、それ以外のウエル注入、及びチャネルストップのためのイオン注入は無く、また、ウエルコンタクトも形成されていないものとなっている。
上記酸化膜１は、例えば、表面が平坦化された二酸化ケイ素（ＳｉＯ2）膜、リンシリケートガラス（ＰＳＧ）膜又はホウ素リンシリケートガラス（ＢＰＳＧ）膜からなっている。また、通常のＬＳＩではＬＯＣＯＳ膜は、素子分離手段の一つであり、活性層６の周りに厚い熱酸化膜（フィールド酸化膜）を形成することにより、フィールド部を横切るゲート電極に対し、厚いゲート絶縁膜として作用し、ここにできる寄生トランジスタの閾値電圧を高くするので、素子間を区画する役割を果たし、素子分離ができるものである。
上記ＬＯＣＯＳ酸化膜７は、本実施の形態では、厚さが略３０ｎｍ以上、かつ略２００ｎｍ以下となっている。すなわち、従来、ＭＯＳＬＳＩ（Large Scale Integrated circuit：大規模集積回路）では約５００ｎｍ以上、少なくとも３００ｎｍ以上のＬＯＣＯＳ酸化膜を形成するのに対して、本実施の形態では、１／２ないし一桁薄い、略３０ｎｍ〜略２００ｎｍ以下のＬＯＣＯＳ膜をフィールド領域１６に成長させる。本実施の形態では、上記の寄生トランジスタができる部分のＳｉ膜を除去するため、実際には寄生トランジスタは生じないからである。
これによって、例えば大型ガラス基板等の絶縁基板上に非単結晶Ｓｉと共存する薄膜デバイスを形成することできる。また、酸化処理時間を大幅に短縮でき、かつウエット酸化でなくドライ酸化にて処理が実用的水準で可能となる。特に、酸化膜端の酸化に伴う応力を大幅に緩和できるので、特性の安定したトランジスタを形成できる。さらに、酸化膜が薄くてすむので、バーズビーク（Bird's Beak）を低減でき、微細なトランジスタの素子領域を精度よく定義できる。
また、本実施の形態の半導体基板１０では、同図に示すように、単結晶Ｓｉウエハ８における活性層６内の所定の深さに、所定の濃度の水素イオン、又は／及びヘリウム（Ｈｅ）イオン等の不活性ガスイオンが、それぞれ単独又は双方が注入されたイオン注入層９が形成されている。これにより、後述するように、このイオン注入層９を境に単結晶Ｓｉウエハ８の一部を分離することができる。
一方、本実施の形態では、図２に示すように、上記半導体基板１０に少なくとも１層の金属配線層を形成してもよい。
すなわち、半導体基板１０は、平坦化絶縁膜１上に形成されたゲート電極２と、このゲート電極２の上に形成されたゲート絶縁膜３と、このゲート絶縁膜３の上に形成され、かつ閾値制御のため、浅い逆導電型不純物がドープされた素子領域にソース領域４及びドレイン領域５としてＮ+或いはＰ+の不純物注入部が形成された単結晶Ｓｉからなる、ウエル構造を有しない活性層６と、この活性層６の周囲を取囲むように形成されたＬＯＣＯＳ酸化膜７と、この活性層６及びＬＯＣＯＳ酸化膜７上に形成した保護絶縁膜及び層間絶縁膜２１と、この保護絶縁膜及び層間絶縁膜２１に形成された接続孔としてのコンタクトホール２２・２２を通してソース領域４及びドレイン領域５にそれぞれ接続され、かつ保護絶縁膜及び層間絶縁膜２１の表面に形成された金属配線層２３・２３とからなっている。
また、本実施の形態では、図２に示すように、上記半導体基板１０をガラス基板等の絶縁基板２５に接合することにより、半導体装置３０を形成している。すなわち、半導体装置３０は、同図に示すように、絶縁基板２５の上に、ＴＥＯＳ（Ｓｉ（ＯＣ2Ｈ5）4：Tetra Ethyl Ortho Silicate）を用いてプラズマＣＶＤにより形成した二酸化ケイ素（ＳｉＯ2）膜２６を介して半導体装置２０を形成している。
上記構成の半導体基板１０・２０及び半導体装置３０の製造方法について、図３（ａ）〜（ｇ）、及び図４（ａ）〜（ｅ）に基づいて説明する。
まず、図３（ａ）に示すように、単結晶シリコン（Ｓｉ）からなる単結晶Ｓｉウエハ８を用意し、その表面を酸化して約３０ｎｍの薄い二酸化ケイ素（ＳｉＯ2）膜１１を形成する。続いて、この二酸化ケイ素（ＳｉＯ2）膜１１上の全体にプラズマＣＶＤ(Chemical Vapor Deposition：化学気相成長法)でチッ化シリコン（ＳｉＮ）膜１２を全体に堆積した後、素子領域となる部分のチッ化シリコン（ＳｉＮ）膜１２を残し、素子領域以外の部分のチッ化シリコン（ＳｉＮ）膜１２をエッチング除去する。
次に、図３（ｂ）に示すように、チッ化シリコン（ＳｉＮ）膜１２をマスクにして約１２０ｎｍの二酸化ケイ素（ＳｉＯ2）からなる酸化膜をフィールド酸化膜としてドライ酸化で成長させてＬＯＣＯＳ酸化膜７を形成する。
次いで、図３（ｃ）に示すように、上記チッ化シリコン（ＳｉＮ）膜１２をエッチング除去し、フィールド酸化膜であるＬＯＣＯＳ酸化膜７で囲まれた素子領域１３に、Ｎチャネル領域又はＰチャネル領域のいずれか一方のチャネル領域における閾値電圧コントロールのため、それぞれホウ素（Ｂ）イオン又はリン（Ｐ）イオンを注入し、二酸化ケイ素（ＳｉＯ2）膜１１をエッチング除去する。すなわち、素子領域１３にホウ素（Ｂ）イオンを注入すれば、Ｐ型領域が形成され、このＰ型領域に後述するようにヒ素（Ａｓ）イオンを打ち込んでソース領域４及びドレイン領域５を形成することにより、Ｎ型ＭＯＳトランジスタが形成できる。一方、素子領域１３にリン（Ｐ）イオンを注入すれば、Ｎ型領域が形成され、このＮ型領域にフッ化ホウ素（ＢＦ2）イオンを打ち込んでソース領域４及びドレイン領域５を形成することにより、Ｐ型のＭＯＳトランジスタが形成できる。また、本実施の形態では、Ｎ型のＭＯＳトランジスタとＰ型のＭＯＳトランジスタとを同時に形成しており、完成後は、ＣＭＯＳトランジスタとなる。なお、上記チャネル領域（ゲート電極２の下の領域）、ソース領域４及びドレイン領域５を含む領域が活性層６となる。また、ゲート電極２の下の上記チャネル領域は、閾値電圧調整用の不純物イオンが注入されている。
その後、図３（ｄ）に示すように、ゲート絶縁膜３としてドライ酸化で１５ｎｍの二酸化ケイ素（ＳｉＯ2）を成長させる。
次いで、図３（ｅ）に示すように、ゲート絶縁膜３の上に、約３００ｎｍの例えば多結晶シリコン（Ｓｉ）（以下、「Ｐｏｌｙ−Ｓｉ」と略記する。）膜を堆積し、図示しないオキシ塩化リン（ＰＯＣｌ3）を堆積し、８００℃で拡散する。これをゲート電極２としてパターニングし、ＬＤＤ構造４ａ・５ａを形成するためのホウ素（Ｂ）又はリン（Ｐ）イオンの注入を行い、その上から約３００ｎｍの二酸化ケイ素（ＳｉＯ2）を堆積し、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）でエッチバックして、サイドウォール１５・１５を形成する。
続いて、ソース領域・ドレイン領域として砒素（Ａｓ）イオン又はフッ化ホウ素（ＢＦ2）イオンを注入し、約９００℃で活性化アニール（Annealing)を行う。これにより、ソース領域４及びドレイン領域５が形成される。次いで、約１００ｎｍの二酸化ケイ素（ＳｉＯ2）をＡＰＣＶＤ（Atmospheric Pressure CVD:常圧ＣＶＤ）で堆積し、さらに約４００ｎｍの二酸化ケイ素（ＳｉＯ2）膜をＴＥＯＳを用いたＰＥＣＶＤ（Plasma Enhanced CVD:プラズマＣＶＤ）で堆積し、ＣＭＰ（Chemical Mechanical Polishing:化学的機械研磨）で約１００ｎｍ研磨し、表面を平坦化して平坦化絶縁膜１とする。
次いで、図３（ｆ）に示すように、単結晶Ｓｉウエハ８に対して平坦化絶縁膜１の上方から例えば、水素（Ｈ）イオンを注入する。ここでは、５．５×１０16ｃｍ-2のドーズ（dose）量で１００ｋｅＶのエネルギーで水素（Ｈ）イオンをイオン注入層９に注入する。なお、水素（Ｈ）イオンは、必ずしもこれに限らず、例えば、ヘリウム（Ｈｅ）イオン等も利用することができる。また、本実施の形態では、このイオン注入層９の単結晶Ｓｉからなる活性層６内の深さが、ＬＯＣＯＳ酸化膜７の下部のＳｉ結晶内となるよう注入エネルギーを調節している。
その後、図３（ｇ）に示すように、上記のものをひっくり返し、別途用意した絶縁基板である絶縁基板２５の表面に、ＴＥＯＳと酸素ガスとを用いてプラズマＣＶＤにより約１００ｎｍの二酸化ケイ素（ＳｉＯ2）を形成したものと共に、アンモニア水と過酸化水素水と純水との混合液（ＳＣ１液）のシャワーにメガソニックを重畳し、洗浄と表面の活性化とを行い、前記平坦化絶縁膜１上の図示しないマーカー位置合わせし、図４（ａ）に示すように、密着させて接合する。ここで、上記絶縁基板２５は、平坦化絶縁膜１とファンデアワールス（Van der Waals）力及び水素結合により接合されている。なお、上記ＳＣ１洗浄による表面活性化の代わりに、酸素プラズマ中に曝して、表面を活性化しても良い。また、絶縁基板２５は、同図（ｇ）では、半導体基板１０と同じ大きさとして記載しているが、実際には、多数の半導体基板１０の面積以上の大型ガラス板でもよい。なお、本実施の形態では、絶縁基板２５は、例えば、コーニング社の商品名「ｃｏｄｅ１７３７（アルカリ土類−アルミノ硼珪酸ガラス）」のガラスを用いている。
次に、これを約２５０℃で２時間アニールし結合を強める。その後、約６００℃３分の熱処理を行うと、図４（ｂ）に示すように、イオン注入層９（水素イオン注入のプロジェクションレンジ）を境に劈開し、単結晶Ｓｉウエハ８は分離する。
次に、図４（ｃ）に示すように、分離後の表面に、約１００ｎｍの二酸化ケイ素（ＳｉＯ2）をＴＥＯＳと酸素ガスとを用いてプラズマＣＶＤにより堆積し、反応性イオンエッチング（ＲＩＥ）でエッチバックする。その際、最初はフッ化炭素（ＣＦ4）に水素を混合したガスを用いる。約１００ｎｍエッチング後、フッ化炭素（ＣＦ4）に酸素を混合したガスに切り替えて反応性イオンエッチング（ＲＩＥ）を続け、フィールド酸化膜であるＬＯＣＯＳ酸化膜７の上の単結晶Ｓｉウエハ８がなくなった所でエッチングを停止する。なお、終点は、モニタが困難であるので、ここではエッチレートから割り出した時間によってエッチングを停止している。
その後、図４（ｄ）に示すように、バッファフッ酸（ＨＦ）で軽く表面をエッチングし、基板温度を３８０℃に上げ、ＴＥＯＳを用いたＰＥＣＶＤで約４００ｎｍの二酸化ケイ素（ＳｉＯ2）膜を堆積して保護絶縁膜及び層間絶縁膜２１とする。
次に、図４（ｅ）に示すように、この保護絶縁膜及び層間絶縁膜２１に開孔部としてのコンタクトホール２２・２２を開口し、金属配線材料を堆積して金属配線層２３・２３とする。ここでは、Ｔｉ／ＴｉＮ／Ａｌ−Ｓｉ／ＴｉＮ／Ｔｉで総膜厚約４００ｎｍとする。これを所定のパターンに加工することにより、図２（ｂ）にも示すように、絶縁基板２５上に単結晶ＳｉのＴＦＴを多数有する半導体装置３０が完成する。
また、このようにして形成した半導体装置の基本回路要素であるＣＭＯＳインバータは、図５（ａ）のように示され、図５（ｂ）に示す従来のＣＭＯＳインバータに比べて、大幅に面積が縮小されたものとなっている。
以上説明したように、本実施の形態の半導体基板１０・２０は、薄いフィールド酸化膜に囲まれた素子領域に形成された単結晶ＳｉのＭＯＳトランジスタである。ウエルがないため構造が単純化され歩留まり向上及びコスト低減効果が得られ、これ自身では動作しないが、別のガラス基板等の絶縁基板２５に転写後、高性能動作するものである。また、半導体装置３０は、絶縁基板２５上に、ＳｉＯ2膜、多結晶Ｓｉからなる非単結晶Ｓｉ薄膜を含むＭＯＳ型の非単結晶Ｓｉ薄膜トランジスタ、単結晶Ｓｉ薄膜を備えたＭＯＳ型の単結晶Ｓｉ薄膜トランジスタ、金属配線を備えている。
また、本実施の形態では、フィールド酸化膜で囲まれた、それぞれｎチャネルとｐチャネルとなる領域に閾値電圧決定のため、それぞれ所定の濃度のホウ素又はリンイオンを打ち込み、ゲート絶縁膜３、ゲート電極２、さらに必要に応じＬＤＤ、ＨＡＬＯ又はＰｏｃｋｅｔ注入、ソース領域４・ドレイン領域５のための、Ｎ+及びＰ+注入、平坦化膜等を形成し、所定の濃度所定深さに水素イオン又はＨｅイオン単独、又はＨｅ、Ｎｅ等のイオンを合わせて打ち込み、所定の形状に切断し、表面を酸素プラズマ、過酸化水素又はＲＣＡ１洗浄液（ＳＣｌ）等により活性化処理した後、ガラス等の絶縁基板又は、それらの上に非単結晶ＳｉＴＦＴ又はその一部が形成された絶縁基板２５と密着し、接合後、熱処理することにより、バルク単結晶Ｓｉ部分をイオン注入層９を境に劈開分離し、薄膜化する。このようにすることにより、例えば大型ガラス基板等の上に、非単結晶Ｓｉと共存する薄膜デバイスが転写される。
次に、この単結晶Ｓｉ表面をＲＩＥ（Reactive Ion Etching）によりエッチバックし、薄膜化し、前記ＬＯＣＯＳ酸化膜７上のＳｉ膜がなくなるまで、エッチングすることにより、大型ガラス基板の上に、精密な位置合わせを行うことなく微細なトランジスタの領域が定義され、素子分離ができる。
なお、劈開分離し薄膜化した単結晶Ｓｉ薄膜表面に二酸化ケイ素（ＳｉＯ2）膜をＴＥＯＳ等によるＰＥＣＶＤ等で形成し、この酸化膜と一緒に単結晶Ｓｉ膜が所定の膜厚になるようエッチャントガスの組成を適切に選択し（例えば、ＣＦ4と水素等）エッチバックすることにより、表面が平坦化され、最終的なデバイスのリーク電流が低減できる。
このプロセスにより、通常のＭＯＳＬＳＩで必要なウエル、チャネルストップ等のイオン注入、又はコンタクト等の領域をなくすことができ、スペース、プロセス共に大幅に簡略化される。
このようにすれば、単結晶Ｓｉ薄膜の膜厚が、活性層６を囲むＳｉ酸化膜（ＬＯＣＯＳ酸化膜７）の総膜厚の略１／２以下となり、単結晶Ｓｉ薄膜のパターン端が活性層６を囲む前記Ｓｉ酸化膜パターン端の傾斜部に概ね重なるように形成され、素子分離された構造が実現し、従来の島エッチでのＳｉ島端の欠陥（defect）と応力に由来するリーク電流とが低減する。
さらに、この上に保護絶縁膜及び層間絶縁膜２１を堆積し、コンタクトホール２２を開口し、金属配線層２３を形成すればデバイスが完成する。
ここで、上記保護絶縁膜及び層間絶縁膜２１はその機能・特性を持つ材料であれば同一材料で構成しても良い。
さらに、水素イオン等を打ち込んだ後、さらに、高融点かつ酸化し難い金属材料で配線とコンタクトを形成し、さらに平坦化膜を堆積し、ＣＭＰ等で、絶縁基板２５の接合に適した平坦化を行い、ガラス基板等の絶縁基板２５に接合し、熱処理を行い、バルクＳｉを劈開分離することにより、さらに微細化と集積密度向上とを実現できる。
このように、本実施の形態の半導体基板１０及び半導体装置３０並びにそれらの製造方法では、チャネル領域１７、ソース領域４及びドレイン領域５を含む活性層６を有し、ウエル構造及びチャネルストップ領域を有しない単結晶Ｓｉウエハ８を用いている。
したがって、単結晶Ｓｉからなるので、高性能で特性ばらつきの少ないデバイス性能を有する半導体を形成することができる。
また、本実施の形態では、従来のウエル、チャネルストップ、ウエルコンタクトが存在しないので、素子領域１３の面積を小さくすることができ、素子領域１３の微細化により、集積密度を高めることができ、高度に集積した半導体基板１０となる。さらに、従来のウエルが存在しないので、深さ方向についてもウエルが存在しない分だけ浅くできる。この結果、半導体素子を薄膜に形成することができるので、半導体装置３０を形成した場合に、例えば、他の多結晶ＳｉからなるＴＦＴとの共存を図り、両者間を薄膜にて相互配線して接続することが可能となる。さらに、薄膜に形成することができるので、大型のガラス基板等の絶縁基板２５においても、高精度のフォトリソグラフィなしに、微細な単結晶Ｓｉデバイスの素子分離を実現することができる。さらに、ウエル等を形成しないので、製造工程も簡単である。
また、本実施の形態では、活性層６の周囲を取囲むように、ゲート絶縁膜３よりも膜厚の厚いＬＯＣＯＳ酸化膜７が形成されている。したがって、このＬＯＣＯＳ酸化膜７によって、確実に素子分離が達成される。
この結果、大型の絶縁基板２５に非単結晶Ｓｉ半導体素子と単結晶Ｓｉ半導体素子とを形成し、高性能なシステムを集積化した半導体装置３０を製造する場合に、単結晶Ｓｉ部分の製造工程を簡略化し、かつ大型の絶縁基板２５に転写した後、高精度のフォトリソグラフィなしに微細な単結晶Ｓｉ半導体素子の素子分離を実現し得る半導体基板１０及びその製造方法を提供することができる。なお、本実施の形態では、絶縁基板２５は、大型としているが、本発明においては、絶縁基板２５は必ずしも大型には限らない。
また、本実施の形態の半導体基板１０及び半導体装置３０並びにそれらのその製造方法では、活性層６のソース領域４及びドレイン領域５は、少なくともＬＤＤ構造を有している。したがって、ドレイン近傍での不純物の濃度分布の変化が緩やかになりドレイン領域５の近傍での電界強度を低減でき、信頼性向上に寄与できる。
また、本実施の形態の半導体基板１０及び半導体装置３０並びにそれら製造方法では、平坦化絶縁膜１の上面が平坦化されている。したがって、平坦化絶縁膜１の上に、平坦なガラス基板等の絶縁基板２５を接合することができる。
ところで、通常のＭＯＳＬＳＩでは、約５００ｎｍ以上、少なくとも３００ｎｍ以上のＬＯＣＯＳ酸化膜を形成するのに対し、本実施の形態の半導体基板１０及び半導体装置３０並びにそれらの製造方法では、一桁薄い、略３０ｎｍ以上、かつ略１／２の２００ｎｍ以下のＬＯＣＯＳ酸化膜７をフィールド領域１６として成長させる。
これによって、酸化処理時間を大幅に短縮でき、ウエット酸化でなくドライ酸化で処理が実用的水準で可能となり、特に、酸化膜端の酸化に伴う応力を大幅に緩和でき、特性の安定したトランジスタを形成できる。また、酸化膜が薄くてすむため、バーズビーク（Bird's Beak）を低減でき、微細なトランジスタの素子領域を精度よく定義できる。
また、本実施の形態の半導体基板１０及び半導体装置３０並びにそれらの製造方法では、単結晶Ｓｉウエハ８中の所定の深さに、水素イオン及び不活性元素イオンの中から選ばれた１又は複数のイオンの注入により形成されたイオン注入層９が形成されているので、熱処理すると、イオン注入層９において劈開分離し薄膜化することができる。このようにすることにより、例えば大型絶縁基板等の上に非単結晶Ｓｉと共存する薄膜デバイスを転写することができる。
また、本実施の形態の半導体基板１０及び半導体装置３０並びにそれらの製造方法では、イオン注入層９が、ＬＯＣＯＳ酸化膜７よりも下方の単結晶Ｓｉウエハ８中における所定の深さに形成されているので、劈開分離し薄膜化した単結晶Ｓｉ薄膜表面をＬＯＣＯＳ酸化膜７の注入側表面までエッチバックすることにより、表面が平坦化され、最終的なデバイスのリーク電流を低減することができる。
また、本実施の形態の半導体基板１０・２０及び半導体装置３０並びにそれらの製造方法では、ＬＯＣＯＳ酸化膜７を薄膜に形成できるので、ドライ酸化により形成することができる。したがって、酸化膜端の酸化に伴う応力を大幅に緩和できるので、特性の安定したトランジスタを形成できる。
また、本実施の形態の半導体装置３０は、絶縁基板２５と、この絶縁基板２５上に形成された単結晶Ｓｉ半導体素子とを含んでいるので、例えば、ガラス板等の絶縁基板２５と単結晶Ｓｉ半導体素子とが一体となっている。
そして、単結晶Ｓｉ半導体素子は、絶縁基板２５の上方に形成されたゲート電極２と、ゲート電極２上に形成されたゲート絶縁膜３と、ゲート絶縁膜３上に形成された、チャネル領域１７、ソース領域４及びドレイン領域５を含む単結晶Ｓｉ層からなる活性層６と、活性層６の周囲に形成されたＬＯＣＯＳ酸化膜７と、活性層６及びＬＯＣＯＳ酸化膜７上に形成された保護絶縁膜及び層間絶縁膜２１とを有している。
この結果、大型絶縁基板２５に非単結晶Ｓｉ半導体素子と単結晶Ｓｉ半導体素子とを形成し、高性能なシステムを集積化した半導体装置３０を製造する場合に、単結晶Ｓｉ部分の製造工程を簡略化し、かつ大型絶縁基板２５に転写した後、高精度のフォトリソグラフィなしに微細な単結晶Ｓｉ半導体素子の素子分離を実現し得る半導体装置３０を提供することができる。
また、本発実施の形態の半導体装置３０では、保護絶縁膜及び層間絶縁膜２１上に形成され、該保護絶縁膜及び層間絶縁膜２１に設けられたコンタクトホール２２・２２を通して、ソース領域４及びドレイン領域５に接続された金属配線層２３を有している。
また、本実施の形態の半導体装置３０の製造方法は、前記半導体基板１０・２０の製造方法により製造された半導体基板１０・２０を、絶縁基板２５上に接合する工程と、熱処理を行うことにより、イオン注入層９を境として単結晶Ｓｉウエハ８を分割して、単結晶Ｓｉウエハ８の一部を剥離する単結晶Ｓｉ基板剥離工程と、絶縁基板２５上の単結晶Ｓｉウエハ８をエッチングして、ＬＯＣＯＳ酸化膜７の表面を露出させる工程と、活性層６及びＬＯＣＯＳ酸化膜７上に保護絶縁膜及び層間絶縁膜２１を形成する工程と、保護絶縁膜及び層間絶縁膜２１上に、該保護絶縁膜及び層間絶縁膜２１に形成されたコンタクトホール２２・２２を通して、ソース領域４及びドレイン領域５と接続された金属配線層２３を形成する工程とを含んでいる。
上記によれば、保護絶縁膜及び層間絶縁膜２１上に形成され、該保護絶縁膜及び層間絶縁膜２１に設けられたコンタクトホール２２・２２を通して、ソース領域４及びドレイン領域５に接続された金属配線層２３を有している。したがって、この金属配線層により他の回路や電源等と接続する金属配線層２３を有する半導体装置３０となる。また、非単結晶Ｓｉ半導体素子を有する半導体基板１０を絶縁基板２５に貼り合わせた後、金属配線層２３を形成することができる。
この結果、大型絶縁基板２５に非単結晶Ｓｉ半導体素子と単結晶Ｓｉ半導体素子とを形成し、高性能なシステムを集積化した半導体装置３０を製造する場合に、単結晶Ｓｉ部分の製造工程を簡略化し、かつ大型絶縁基板２５に転写した後、高精度のフォトリソグラフィなしに微細な単結晶Ｓｉ半導体素子の素子分離を実現し得る半導体装置３０及びその製造方法を提供することができる。
また、本実施の形態の半導体基板１０・２０及び半導体装置３０並びにそれらの製造方法では、活性層６の上面は、ＬＯＣＯＳ酸化膜７の上面よりも低い位置にあるので、劈開分離し薄膜化した単結晶Ｓｉ薄膜表面をエッチバックすることにより、最終的なデバイスのリーク電流を低減することができる。
また、本実施の形態の半導体基板１０・２０及び半導体装置３０並びにそれらの製造方法では、活性層６の端部は、ＬＯＣＯＳ酸化膜７の端部の傾斜部に重なるように形成されているので、素子分離された構造が実現し、かつ、従来の島エッチでのＳｉ島端の欠陥と応力に由来するリーク電流とを低減することができる。
また、本実施の形態の半導体装置３０及びその製造方法では、図６に示すように、絶縁基板２５の一部の領域に単結晶Ｓｉ半導体素子が形成されている一方、他の領域に、非単結晶Ｓｉ半導体素子が形成されている。
したがって、絶縁基板２５上において、単結晶Ｓｉ半導体素子と非単結晶Ｓｉ半導体素子とを共存させることができる。
ところで、従来では、液晶表示装置等の表示装置においては、ガラス基板等の絶縁基板２５に非単結晶Ｓｉ半導体素子からなる各画素のスイッチングトランジスタを形成し、さらにその配線パターンを形成した後、表示部を駆動する表示駆動回路又は該表示駆動回路に所定の信号を出力するための処理回路については、単結晶Ｓｉ半導体素子からなるＣＯＧやＣＯＦにより実装し、その後、上記配線パターンに接続するものであった。
しかし、本実施の形態によれば、非単結晶Ｓｉ半導体素子の少なくとも一部は、図７に示すように、表示部７１を構成する各画素のスイッチングトランジスタを構成するものであり、また、単結晶Ｓｉ半導体素子により構成されるトランジスタは、表示部７１を駆動する表示駆動回路７２・７３又は該表示駆動回路７２・７３に所定の信号を出力するための処理回路７４・７５を構成するものであって、表示装置７０の構成基板として用いられる。
したがって、絶縁基板２５に、非単結晶Ｓｉ半導体素子の少なくとも一部と単結晶Ｓｉ半導体素子の一部を形成した後、両者の配線層を共通に形成することができる。この結果、生産性が高く、かつ高品質の表示装置を形成するための半導体装置３０を提供することができる。
また、本実施の形態の半導体装置３０の各製造方法では、半導体基板１０及び絶縁基板２５の表面を、過酸化水素水を含む洗浄水により洗浄することによって、又は酸素を含むプラズマに曝すことによって活性化した後、基板接合工程を行う。
これにより、半導体基板１０・２０と絶縁基板２５とを、ファンデアワールス（Van der Waals）力及び水素結合により、接着剤なしで接合することができる。なお、この結合は後の熱処理の工程で強固なＳｉ‐Ｏの結合に変化する。
また、本実施の形態の半導体装置３０の製造方法では、単結晶Ｓｉ基板剥離工程における熱処理を、略２５０℃以上かつ略６００℃以下の温度で行う。
これにより、単結晶Ｓｉ半導体素子を例えば水素イオンがＳｉから離脱する温度まで加熱し、絶縁基板２５に対する接合強度を高めることができると共に、イオン注入層９を境に単結晶Ｓｉウエハ８の一部を劈開剥離させることができる。
〔実施の形態２〕
本発明の他の実施の形態について図８から図１１に基づいて説明すれば、以下の通りである。なお、本実施の形態において説明すること以外の構成は、前記実施の形態１と同じである。また、説明の便宜上、前記の実施の形態１の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
前記実施の形態１における半導体基板１０及び半導体装置３０では、図２に示すように、外部取り出し電極である金属配線層２３・２３が保護絶縁膜及び層間絶縁膜２１のコンタクトホール２２・２２を通して、直接的にソース領域４及びドレイン領域５に接続されていた。
しかし、本実施の形態の半導体装置５０では、図８に示すように、ソース領域４及びドレイン領域５に接続される第１の配線層としての第１の金属配線４２・４２が、一旦、後述する半導体基板４０及び半導体装置５０の裏面側に取り出され、素子領域１３の周りのフィールド領域１６にて再び半導体基板４０及び半導体装置５０の表面に形成される第２の配線層としての第２の金属配線４５として形成されている点が異なっている。
すなわち、本実施の形態の半導体基板４０は、同図に示すように、絶縁基板２５と、該絶縁基板２５上に形成された単結晶Ｓｉ半導体素子とを含んでいる。
そして、単結晶Ｓｉ半導体素子は、絶縁基板２５の上方に形成されたゲート電極２と、このゲート電極２上に形成されたゲート絶縁膜３と、このゲート絶縁膜３上に形成された、チャネル領域１７、ソース領域４及びドレイン領域５を含む単結晶Ｓｉ層からなる活性層６と、活性層６の周囲に形成されたＬＯＣＯＳ酸化膜７と、活性層６及びＬＯＣＯＳ酸化膜７上に形成された保護絶縁膜及び層間絶縁膜２１とを有し、さらに、絶縁基板２５とゲート電極２との間に形成された絶縁膜としての層間絶縁膜４３と、この層間絶縁膜４３の下面側に形成された少なくとも１層の第１の金属配線４２・４２と、保護絶縁膜及び層間絶縁膜２１上に形成され、第１の金属配線４２・４２に接続された第２の金属配線４５とを有している。
上記活性層６は、閾値制御のため、浅い逆導電型不純物がドープされた素子領域にソース領域４及びドレイン領域５としてＮ+あるいはＰ+の不純物注入部を有する単結晶Ｓｉからなる、ウエル構造の形成されていない活性層６となっている。
また、第１の金属配線４２・４２は、絶縁膜１及びゲート絶縁膜３に形成された各接続孔としてのコンタクトホール４１・４１を通して上記ソース領域４及びドレイン領域５にそれぞれ接続され、かつ該絶縁膜１の裏面に露出している。さらに、第２の金属配線４５は、第１の金属配線４２・４２に接続され、かつ上記絶縁膜１、ゲート絶縁膜３、及び保護絶縁膜及び層間絶縁膜２１に形成された接続孔としてのコンタクトホール４４を通して該保護絶縁膜及び層間絶縁膜２１の表面に形成されている。
また、半導体装置５０は、同図に示すように、上記の半導体基板４０をガラス基板等の絶縁基板２５上に形成したものからなっている。具体的には、半導体装置５０は、絶縁基板２５の上に、ＴＥＯＳを用いプラズマＣＶＤで形成した二酸化ケイ素（ＳｉＯ2）膜２６上に形成している。
上記構成の半導体基板４０及び半導体装置５０の製造方法について、図７（ａ）〜（ｇ）、及び図８（ａ）〜（ｅ）に基づいて説明する。なお、図７（ａ）〜（ｆ）の工程は、前記実施の形態１の図３（ａ）〜（ｆ）の工程と同じである。
すなわち、図９（ａ）に示すように、前記実施の形態１と同様に、まず、単結晶シリコン（Ｓｉ）からなる単結晶Ｓｉウエハ８を用意し、その表面を酸化して約３０ｎｍの薄い二酸化ケイ素（ＳｉＯ2）膜１１を形成する。続いて、この二酸化ケイ素（ＳｉＯ2）膜１１上の全体にプラズマＣＶＤ(Chemical Vapor Deposition：化学気相成長法)でチッ化シリコン（ＳｉＮ）膜１２を全体に堆積した後、素子領域となる部分のチッ化シリコン（ＳｉＮ）膜１２を残し、素子領域以外の部分のチッ化シリコン（ＳｉＮ）膜１２をエッチング除去する。
次に、図９（ｂ）に示すように、チッ化シリコン（ＳｉＮ）膜１２をマスクにして約１２０ｎｍの二酸化ケイ素（ＳｉＯ2）からなる酸化膜をフィールド酸化膜としてドライ酸化で成長させてＬＯＣＯＳ酸化膜７を形成する。
次いで、図９（ｃ）に示すように、上記チッ化シリコン（ＳｉＮ）膜１２をエッチング除去し、フィールド酸化膜であるＬＯＣＯＳ酸化膜７で囲まれた素子領域１３に、Ｎチャネル領域又はＰチャネル領域のいずれか一方のチャネル領域における閾値電圧コントロールのため、それぞれホウ素（Ｂ）イオン又はリン（Ｐ）イオンを注入し、二酸化ケイ素（ＳｉＯ2）膜１１をエッチング除去する。なお、上記チャネル領域（ゲート電極２の下の領域）、ソース領域４及びドレイン領域５を含む領域が活性層６となる。また、ゲート電極２の下の上記チャネル領域は、閾値電圧調整用の不純物イオンが注入されてなる。
その後、図９（ｄ）に示すように、ゲート絶縁膜３としてドライ酸化で１５ｎｍの二酸化ケイ素（ＳｉＯ2）を成長させる。
次いで、図９（ｅ）に示すように、ゲート絶縁膜３の上に、約３００ｎｍの例えば多結晶シリコン（Ｓｉ）（以下、「Ｐｏｌｙ−Ｓｉ」と略記する。）膜を堆積し、図示しないオキシ塩化リン（ＰＯＣｌ3）を堆積し、８００℃で拡散する。これをゲート電極２としてパターニングし、ＬＤＤ構造４ａ・５ａを形成するためのリン（Ｐ）及びホウ素（Ｂ）イオンの注入、及び短チャネル効果への対策のためのＬＤＤと逆タイプのＨＡＬＯイオン注入を行い、その上から約３００ｎｍの二酸化ケイ素（ＳｉＯ2）として堆積し、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）でエッチバックして、サイドウォール１５・１５を形成する。
続いて、ソース領域４及びドレイン領域５として砒素（Ａｓ）イオン又はフッ化ホウ素（ＢＦ2）イオンを注入し、約９００℃で活性化アニール（Annealing)を行う。これにより、ソース領域４及びドレイン領域５が形成される。次いで、約１００ｎｍの二酸化ケイ素（ＳｉＯ2）をＡＰＣＶＤ（Atmospheric Pressure CVD:常圧ＣＶＤ）で堆積し、さらに約４００ｎｍの二酸化ケイ素（ＳｉＯ2）膜をＴＥＯＳを用いたＰＥＣＶＤ（Plasma Enhanced CVD:プラズマＣＶＤ）で堆積し、ＣＭＰ（Chemical Mechanical Polishing:化学的機械研磨）で約１００ｎｍ研磨し、表面を平坦化して平坦化絶縁膜１とする。
次いで、図９（ｆ）に示すように、単結晶Ｓｉウエハ８に対して絶縁膜１の上方から水素（Ｈ）イオンを注入する。ここでは、５．５×１０16ｃｍ-2のドーズ（dose）量で１００ｋｅＶのエネルギーで水素（Ｈ）イオンをイオン注入層９に注入する。本実施の形態では、このイオン注入層９の単結晶Ｓｉからなる活性層６内の深さが、ＬＯＣＯＳ酸化膜７下部のＳｉ）下部のＳｉ結晶中にエネルギーを設定している。
ここからは、前記実施の形態１とは、異なる工程となる。
すなわち、本実施の形態では、図９（ｇ）に示すように、その上に、さらに２００ｎｍの二酸化ケイ素（ＳｉＯ2）膜を堆積し、コンタクトホール４１・４１を開口し、その上に金属配線材料を堆積して第１の金属配線４２・４２とする。ここでは、第１の金属配線４２・４２は、耐熱温度を考慮し、Ｔｉ／ＴｉＮ／Ｔｉを総膜厚約４００ｎｍとする。これを所定のパターンに加工する。
次に、その上に、ＴＥＯＳを用いたＰＥＣＶＤで約４００ｎｍの二酸化ケイ素（ＳｉＯ2）膜を堆積し、第１の金属配線４２・４２及びその周囲を除く部分を残し、反応性イオンエッチング（ＲＩＥ）でエッチバックする。さらに、５００ｎｍの二酸化ケイ素（ＳｉＯ2）膜を堆積し、ＣＭＰで平坦化して層間絶縁膜４３とする。
その後、図１０（ａ）に示すように、上記のものを所定の形状に切断し、別途用意したガラス基板からなる絶縁基板２５の表面に、ＴＥＯＳと酸素ガスとを用いてプラズマＣＶＤにより約１００ｎｍの二酸化ケイ素（ＳｉＯ2）を形成し、ＳＣｌ洗浄液のシャワーにメガソニックを重畳し、洗浄と表面の活性化とを行い、前記層間絶縁膜４３上の図示しないマーカーと位置合わせし、図１０（ｂ）に示すように、密着させて接合する。ここで、上記絶縁基板２５は、絶縁膜１とファンデアワールス（Van der Waals）力及び水素結合により接合されている。また、絶縁基板２５は、同図（ｂ）では、半導体基板４０と同じ大きさとして記載しているが、実際には、多数の半導体基板１０の面積に相当する大きなガラス板である。なお、本実施の形態では、絶縁基板２５は、例えば、コーニング社の商品名「ｃｏｄｅ１７３７（アルカリ土類−アルミノ硼珪酸ガラス）」のガラスを用いている。
次に、これを約２５０℃で２時間アニールし、結合を強める。その後、約６００℃３分の熱処理を行うと、図１０（ｃ）に示すように、イオン注入層９（水素イオン注入のピーク位置）を境に劈開し、単結晶Ｓｉウエハ８は分離する。
次に、図１０（ｄ）に示すように、分離後の表面に、約１００ｎｍの二酸化ケイ素（ＳｉＯ2）をＴＥＯＳと酸素ガスとを用いてプラズマＣＶＤにより堆積し、反応性イオンエッチング（ＲＩＥ）でエッチバックする。その際、最初はフッ化炭素（ＣＦ4）に水素を混合したガスを用いる。約１００ｎｍエッチング後、フッ化炭素（ＣＦ4）に酸素を混合したガスに切り替えて反応性イオンエッチング（ＲＩＥ）を続け、フィールド酸化膜であるＬＯＣＯＳ酸化膜７の上の単結晶Ｓｉウエハ８がなくなった所でエッチングを停止する。なお、終点は、モニタが困難であるので、ここではエッチレートから割り出した時間によってエッチングを停止している。
このあと、図１０（ｅ）に示すように、バッファフッ酸（ＨＦ）で軽く表面をエッチングし、基板温度を３８０℃に上げ、ＴＥＯＳを用いたＰＥＣＶＤで約４００ｎｍの二酸化ケイ素（ＳｉＯ2）膜を堆積して保護絶縁膜及び層間絶縁膜２１とする。
次に、この保護絶縁膜及び層間絶縁膜２１に接続孔としてのコンタクトホール４４を開口し、金属配線材料を堆積して第２の金属配線４５とする。ここでは、Ｔｉ／ＴｉＮ／Ａｌ−Ｓｉ／ＴｉＮ／Ｔｉで総膜厚約４００ｎｍとする。これを所定のパターンに加工することにより、図８にも示すように、絶縁基板２５上に単結晶Ｓｉの半導体基板４０を有する半導体装置５０が完成する。
なお、上記の半導体装置５０では、第１の金属配線４２から直接第２の金属配線４５に接続されるものとなっていたが、上記第２の金属配線４５は、必ずしもこれに限らず、例えば、図１１に示すように、ゲート層２ａからなる中継用電極を介して第１の金属配線層４２に接続してもよく、この場合は、第２の金属配線４５をゲート層２ａからなる中継用電極に接続するためのコンタクトホールが浅くできるため、歩留まりが向上する。すなわち、第１の金属配線４２をゲートへのコンタクトホールを介して接続する一方、その裏面側で第２の金属配線４５と接続する。
このように、本実施の形態の半導体基板５０は、絶縁基板２５と、該絶縁基板２５上に形成された単結晶Ｓｉ半導体素子とを含んでいる。
そして、単結晶Ｓｉ半導体素子は、絶縁基板２５の上方に形成されたゲート電極２と、このゲート電極２上に形成されたゲート絶縁膜３と、このゲート絶縁膜３上に形成された、チャネル領域１７、ソース領域４及びドレイン領域５を含む単結晶Ｓｉ層からなる活性層６と、活性層６の周囲に形成されたＬＯＣＯＳ酸化膜７と、活性層６及びＬＯＣＯＳ酸化膜７上に形成された保護絶縁膜及び層間絶縁膜２１とを有し、さらに、絶縁基板２５とゲート電極２との間に形成された絶縁膜としての層間絶縁膜４３と、この層間絶縁膜４３の下面側に形成された少なくとも１層の第１の金属配線４２・４２と、保護絶縁膜及び層間絶縁膜２１上に形成され、第１の金属配線４２・４２に接続された第２の金属配線４５とを有している。
したがって、第２の金属配線４５を有する半導体装置５０を形成することができる。また、この半導体基板４０を絶縁基板２５に接合することにより、半導体装置５０を製造することができる。
ところで、第１の配線層を形成する場合に、上記の場合を含め、一般に集積回路の集積密度を向上させるには、複数の配線層を形成しスペースを効率よく使用する必要がある。しかし、これは素子領域が微小になってくると、配線パターンができ難くなるからである。
そこで、本実施の形態の半導体基板４０及び半導体装置５０では、平坦化絶縁膜１の下面側に形成された少なくとも１層の第１の金属配線４２・４２と、保護絶縁膜及び層間絶縁膜２１上に形成され、第１の金属配線４２・４２に接続された第２の金属配線４５とを有している。
したがって、素子領域の裏面側の空間を利用して効率的に配線を引き回す事が可能となり集積密度を高めることができる。
また、本実施の形態の半導体基板４０では、平坦化絶縁膜１上に、少なくとも１層の配線層としての第１の金属配線４２・４２が形成されているので、この第１の金属配線４２・４２をソース領域４及びドレイン領域５からの外部取り出し用電極とすることができる。なお、図６においては、第１の金属配線４２・４２は、一層であるが、必ずしもこれに限らず、複数の金属配線層を設けることが可能である。
また、本実施の形態の半導体基板４０及び半導体装置５０並びにそれらの製造方法では、第１の金属配線４２・４２は、耐熱温度（融点又はＳｉとの反応温度のいずれか低い方）が略５００℃以上の材料からなっているので、製造工程において、第１の金属配線４２・４２が融解等することがない。
なお、本発明は、上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
本発明の半導体基板は、上記課題を解決するために、チャネル領域、ソース領域及びドレイン領域を含む活性層を有し、ウエル構造及びチャネルストップ領域を有しない単結晶Ｓｉ基板と、上記単結晶Ｓｉ基板上に形成されたゲート絶縁膜と、上記ゲート絶縁膜の上に形成されたゲート電極と、上記活性層の周囲の上記単結晶Ｓｉ基板上に形成された、上記ゲート絶縁膜よりも膜厚の厚いＬＯＣＯＳ酸化膜と、上記ゲート電極及びＬＯＣＯＳ酸化膜上に形成された絶縁膜とを有することを特徴としている。
また、本発明の半導体基板の製造方法は、上記課題を解決するために、単結晶Ｓｉ基板における素子領域外にＬＯＣＯＳ酸化膜を形成する工程と、上記単結晶Ｓｉ基板における素子領域にゲート絶縁膜を形成する工程と、上記ゲート絶縁膜上にゲート電極を形成する工程と、上記単結晶Ｓｉ基板における素子領域に、選択的に不純物注入を行うことによってソース領域及びドレイン領域とチャネル領域とを形成して、上記チャネル領域、ソース領域及びドレイン領域を含む活性層を形成する工程と、上記ゲート電極、ゲート絶縁膜及びＬＯＣＯＳ酸化膜上に、上面がＣＭＰ等により平坦化された絶縁膜を形成する工程と、上記平坦化絶縁膜を介して、水素イオン及び不活性元素イオンの中から選ばれた１又は複数のイオンの注入を行うことにより、上記単結晶Ｓｉ基板中の所定の深さにイオン注入層を形成する工程とを含むことを特徴としている。
また、本発明の半導体基板の製造方法は、上記課題を解決するために、単結晶Ｓｉ基板における素子領域外にＬＯＣＯＳ酸化膜を形成する工程と、上記単結晶Ｓｉ基板における素子領域にゲート絶縁膜を形成する工程と、上記ゲート絶縁膜上にゲート電極を形成する工程と、上記単結晶Ｓｉ基板における素子領域に、選択的に不純物注入を行うことによってソース領域及びドレイン領域とチャネル領域とを形成して、上記チャネル領域、ソース領域及びドレイン領域を含む活性層を形成する工程と、上記ゲート電極、ゲート絶縁膜及びＬＯＣＯＳ酸化膜上に、上面が平坦化された絶縁膜を形成する工程と、上記平坦化絶縁膜を介して、水素イオン及び不活性元素イオンの中から選ばれた１又は複数のイオンの注入を行うことにより、上記単結晶Ｓｉ基板中の所定の深さにイオン注入層を形成する工程とを含むことを特徴としている。
また、本発明の半導体基板の製造方法は、上記課題を解決するために、単結晶Ｓｉ基板における素子領域外にＬＯＣＯＳ酸化膜を形成する工程と、上記単結晶Ｓｉ基板における素子領域にゲート絶縁膜を形成する工程と、上記ゲート絶縁膜上にゲート電極を形成する工程と、上記単結晶Ｓｉ基板における素子領域に、選択的に不純物注入を行うことによってソース領域及びドレイン領域とチャネル領域とを形成して、上記チャネル領域、ソース領域及びドレイン領域を含む活性層を形成する工程と、上記ゲート電極、ゲート絶縁膜及びＬＯＣＯＳ酸化膜上に、上面が平坦化された第１の絶縁膜を形成する工程と、上記平坦化された第１の絶縁膜を介して、水素イオン及び不活性元素イオンの中から選ばれた１又は複数のイオンの注入を行うことにより、上記単結晶Ｓｉ基板中の所定の深さにイオン注入層を形成する工程と、上記第１の絶縁膜の上方に、直接又は別途形成される層間絶縁膜を介して、少なくとも１層の第１の配線層を形成する工程と、上記第１の配線層上に、第２の絶縁膜を形成する工程とを含むことを特徴としている。
上記の発明によれば、半導体基板は、チャネル領域、ソース領域及びドレイン領域を含む活性層を有し、ウエル構造及びチャネルストップ領域を有しない単結晶Ｓｉ基板を用いている。
したがって、単結晶Ｓｉからなるので、高性能で特性ばらつきの少ないデバイス性能を有する半導体を形成することができる。
また、本発明では、従来のウエル、チャネルストップ、ウエルコンタクトが存在しないので、素子領域の面積を小さくすることができ、素子領域の微細化により、集積密度を高めることができ、高度に集積化した半導体基板となる。さらに、従来のウエルが存在しないので、深さ方向についてもウエルが存在しない分だけ浅くできる。この結果、半導体素子を薄膜に形成することができるので、半導体装置を形成した場合に、例えば、他の多結晶ＳｉからなるＴＦＴとの共存を図り、両者間を薄膜にて相互配線して接続することが可能となる。さらに、薄膜に形成することができるので、大型のガラス基板等の絶縁基板においても、高精度のフォトリソグラフィなしに、微細な単結晶Ｓｉデバイスの素子分離を実現することができる。さらに、ウエル等を形成しないので、製造工程も簡単である。
また、本発明では、活性層の周囲を取囲むようにゲート絶縁膜よりも膜厚の厚いＬＯＣＯＳ酸化膜が形成されている。したがって、このＬＯＣＯＳ酸化膜によって、確実に素子分離が達成される。
この結果、大型絶縁基板に非単結晶Ｓｉ半導体素子と単結晶Ｓｉ半導体素子とを形成し、高性能なシステムを集積化した半導体装置を製造する場合に、単結晶Ｓｉ部分の製造工程を簡略化し、かつ大型絶縁基板に転写した後、高精度のフォトリソグラフィなしに微細な単結晶Ｓｉ半導体素子の素子分離を実現し得る半導体基板及びその製造方法を提供することができる。
また、本発明の半導体基板は、上記記載の半導体基板において、前記活性層のソース領域及びドレイン領域は、ＬＤＤ構造を有していることを特徴としている。
したがって、ドレイン近傍の不純物の濃度分布の変化が緩やかになり、ドレイン領域近傍での電界の強度を低減でき、信頼性向上に寄与できる。
また、本発明の半導体基板は、上記記載の半導体基板において、前記絶縁膜の上面がＣＭＰ等で高度に平坦化されていることを特徴としている。
したがって、絶縁膜の上に、平坦な例えばガラス基板等の絶縁基板を接合することができる。
また、本発明の半導体基板は、上記記載の半導体基板において、前記絶縁膜上に、少なくとも１層の配線層が形成されていることを特徴としている。
上記の発明によれば、絶縁膜上に、少なくとも１層の例えば金属からなる配線層が形成されているので、この配線層により他の回路や電源等と接続することができる。
また、本発明の半導体基板は、上記記載の半導体基板において、前記ＬＯＣＯＳ酸化膜の膜厚が、略３０ｎｍ以上、かつ略２００ｎｍ以下であることを特徴としている。
すなわち、通常のＭＯＳＬＳＩでは、約５００ｎｍ以上、少なくとも３００ｎｍ以上のＬＯＣＯＳ酸化膜を形成するのに対し、本発明では、一桁薄い、略３０ｎｍ以上、かつ略１／２の２００ｎｍ以下のＬＯＣＯＳ膜をフィールド領域として成長させる。
これによって、酸化処理時間を大幅に短縮でき、ウエット酸化でなくドライ酸化で処理が実用的水準で可能となり、特に、酸化膜端の酸化に伴う応力を大幅に緩和でき、特性の安定したトランジスタを形成できる。また、酸化膜が薄くてすむため、バーズビーク（Bird's Beak）を低減でき、微細なトランジスタの素子領域を精度よく定義できる。
また、本発明の半導体基板は、上記記載の半導体基板において、前記単結晶Ｓｉ基板中の所定の深さに、水素イオン及び不活性元素イオンの中から選ばれた１又は複数のイオンの注入により形成されたイオン注入層が形成されていることを特徴としている。なお、上記所定の深さとは、形成する単結晶Ｓｉ基板の目標の厚さに応じて決定すればよい。
上記の発明によれば、単結晶Ｓｉ基板中の所定の深さに、水素イオン及び不活性ガスイオンの中から選ばれた１又は複数のイオンの注入により形成されたイオン注入層が形成されているので、熱処理すると、イオン注入層においてＳｉが劈開分離し薄膜化することができる。このようにすることにより、例えば大型絶縁基板等の上に非単結晶Ｓｉと共存する薄膜デバイスを転写することができる。
また、本発明の半導体基板は、上記記載の半導体基板において、前記イオン注入層が、前記ＬＯＣＯＳ酸化膜よりも下方の上記単結晶Ｓｉ基板中における所定の深さに形成されていることを特徴としている。
上記の発明によれば、イオン注入層が、前記ＬＯＣＯＳ酸化膜よりも下方の上記単結晶Ｓｉ基板中における所定の深さに形成されているので、劈開分離し薄膜化した単結晶Ｓｉ薄膜表面をＬＯＣＯＳ酸化膜の注入側表面までエッチバックすることにより、素子分離がなされ、最終的なデバイスのリーク電流を低減することができる。
また、本発明の半導体基板の製造方法は、上記記載の半導体基板の製造方法において、前記ＬＯＣＯＳ酸化膜をドライ酸化により形成することを特徴としている。
上記の発明によれば、ＬＯＣＯＳ酸化膜を薄膜に形成できるので、ドライ酸化により形成することができ、酸化膜端の酸化に伴う応力を大幅に緩和できるので、特性の安定したトランジスタを形成できる。
また、本発明の半導体装置は、上記課題を解決するために、絶縁基板と、該絶縁基板上に形成された単結晶Ｓｉ半導体素子とを含む半導体装置であって、上記単結晶Ｓｉ半導体素子は、上記絶縁基板の上方に形成されたゲート電極と、上記ゲート電極上に形成されたゲート絶縁膜と、上記ゲート絶縁膜上に形成された、チャネル領域、ソース領域及びドレイン領域を含む単結晶Ｓｉ層からなる活性層と、上記活性層の周囲に形成されたＬＯＣＯＳ酸化膜と、上記活性層及びＬＯＣＯＳ酸化膜上に形成された層間絶縁膜とを有することを特徴としている。
上記の発明によれば、半導体装置は、絶縁基板と、該絶縁基板上に形成された単結晶Ｓｉ半導体素子とを含んでいるので、例えば、ガラス板等の絶縁基板と単結晶Ｓｉ半導体素子とが一体となっている。
そして、単結晶Ｓｉ半導体素子は、絶縁基板の上方に形成されたゲート電極と、ゲート電極上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成された、チャネル領域、ソース領域及びドレイン領域を含む単結晶Ｓｉ層からなる活性層と、活性層の周囲に形成されたＬＯＣＯＳ酸化膜と、活性層及びＬＯＣＯＳ酸化膜上に形成された層間絶縁膜とを有している。
この結果、大型絶縁基板に非単結晶Ｓｉ半導体素子と単結晶Ｓｉ半導体素子とを形成し、高性能なシステムを集積化した半導体装置を製造する場合に、単結晶Ｓｉ部分の製造工程を簡略化し、かつ大型絶縁基板に転写した後、高精度のフォトリソグラフィなしに微細な単結晶Ｓｉ半導体素子の素子分離を実現し得る半導体装置を提供することができる。
また、本発明の半導体装置は、上記記載の半導体装置において、前記層間絶縁膜上に形成され、該層間絶縁膜に設けられた接続孔を通して、前記ソース領域及びドレイン領域に接続された配線層を有することを特徴としている。
また、本発明の半導体装置の製造方法は、上記課題を解決するために、前記半導体基板の製造方法により製造された半導体基板を、絶縁基板上に接合する工程と、熱処理を行うことにより、前記イオン注入層を境として前記単結晶Ｓｉ基板を分割して、単結晶Ｓｉ基板の一部を剥離する単結晶Ｓｉ基板剥離工程と、上記絶縁基板上の上記単結晶Ｓｉ基板をエッチングして、上記ＬＯＣＯＳ酸化膜の表面を露出させる工程と、前記活性層及びＬＯＣＯＳ酸化膜上に保護絶縁膜及び層間絶縁膜を形成する工程と、上記層間絶縁膜上に、該保護絶縁膜及び層間絶縁膜に形成された接続孔を通して、前記ソース領域及びドレイン領域と接続された配線層を形成する工程とを含むことを特徴としている。
上記の発明によれば、保護絶縁膜及び層間絶縁膜上に形成され、該保護絶縁膜及び層間絶縁膜に設けられた接続孔を通して、ソース領域及びドレイン領域に接続された配線層を有している。
したがって、これにより、他の回路や電源等と接続する配線層を有する半導体装置となる。また、非単結晶Ｓｉ半導体素子を有する半導体基板を絶縁基板上に接合し薄膜化した後、配線層を形成することができる。
この結果、大型絶縁基板に非単結晶Ｓｉ半導体素子と単結晶Ｓｉ半導体素子とを形成し、高性能なシステムを集積化した半導体装置を製造する場合に、単結晶Ｓｉ部分の製造工程を簡略化し、かつ大型絶縁基板に転写した後、高精度のフォトリソグラフィなしに微細な単結晶Ｓｉ半導体素子の素子分離を実現し得る半導体装置及びその製造方法を提供することができる。
また、本発明の半導体装置は、上記課題を解決するために、絶縁基板と、該絶縁基板上に形成された単結晶Ｓｉ半導体素子とを含む半導体装置であって、上記単結晶Ｓｉ半導体素子は、上記絶縁基板の上方に形成されたゲート電極と、上記ゲート電極上に形成されたゲート絶縁膜と、上記ゲート絶縁膜上に形成された、チャネル領域、ソース領域及びドレイン領域を含む単結晶Ｓｉ層からなる活性層と、上記活性層の周囲に形成されたＬＯＣＯＳ酸化膜と、上記活性層及びＬＯＣＯＳ酸化膜上に形成された保護絶縁膜及び層間絶縁膜とを有し、さらに、上記絶縁基板とゲート電極との間に形成された絶縁膜と、上記絶縁膜の下面側に形成された少なくとも１層の第１の配線層と、上記層間絶縁膜上に形成され、上記第１の配線層に接続された第２の配線層とを有することを特徴としている。
また、本発明の半導体装置の製造方法は、上記課題を解決するために、前記半導体基板の製造方法により製造された半導体基板を、絶縁基板上に接合する工程と、熱処理を行うことにより、前記イオン注入層を境として前記単結晶Ｓｉ基板を分割して、単結晶Ｓｉ基板の一部を剥離する単結晶Ｓｉ基板剥離工程と、上記絶縁基板上の上記単結晶Ｓｉ基板をエッチングして、上記ＬＯＣＯＳ酸化膜の表面を露出させる工程と、前記活性層及びＬＯＣＯＳ酸化膜上に保護絶縁膜及び層間絶縁膜を形成する工程と、上記保護絶縁膜及び層間絶縁膜上に、前記第１の配線層と接続された第２の配線層を形成する工程とを含むことを特徴としている。
ところで、金属配線層を形成する場合に、上記の場合を含め、一般に集積回路の集積密度を向上させるには、複数の配線層を形成しスペースを効率よく使用する必要が有る。これは、素子領域が微小になってくると、現実問題として、素子領域の直上に外部取り出し用電極が密集することになり、配線パターンができ難くなるからである。
そこで、本発明の半導体装置では、絶縁膜の下面側に形成された少なくとも１層の第１の配線層と、層間絶縁膜上に形成され、第１の配線層に接続された第２の配線層とを有している。
したがって、素子領域の裏面側の空間を利用して効率的に配線を引き回す事が可能となり集積密度を高めることができる。
また、本発明の半導体装置は、上記記載の半導体装置において、前記活性層の上面は、前記ＬＯＣＯＳ酸化膜の上面よりも低い位置にあることを特徴としている。
上記の発明によれば、活性層の上面は、ＬＯＣＯＳ酸化膜の上面よりも低い位置まで、劈開分離し薄膜化した単結晶Ｓｉ薄膜表面をエッチバックすることにより、最終的なデバイスのリーク電流を低減することができる。
また、本発明の半導体装置は、上記記載の半導体装置において、前記活性層の端部は、前記ＬＯＣＯＳ酸化膜の端部の傾斜部に重なるように形成されていることを特徴としている。
上記の発明によれば、活性層の端部は、ＬＯＣＯＳ酸化膜の端部の傾斜部に重なるように形成されているので、素子分離された構造が実現し、かつ、従来の島エッチでのＳｉ島端の欠陥と応力に由来するリーク電流とを低減することができる。
また、本発明の半導体装置は、上記記載の半導体装置において、前記第１の配線層は、耐熱温度（融点又はＳｉとの反応温度のいずれか低い方）が略５００℃以上の材料からなっていることを特徴としている。
上記の発明によれば、第１の配線層は、耐熱温度（融点又はＳｉとの反応温度のいずれか低い方）が略５００℃以上の材料からなっているので、製造工程において、第１の配線層が融解等することがない。
また、本発明の半導体装置は、上記記載の半導体装置において、前記絶縁基板の一部の領域に前記単結晶Ｓｉ半導体素子が形成されている一方、他の領域に、トランジスタを構成する非単結晶Ｓｉ半導体素子が形成されていることを特徴としている。
したがって、絶縁基板上において、単結晶Ｓｉ半導体素子と非単結晶Ｓｉ半導体素子とを共存させることができる。
また、本発明の半導体装置は、上記記載の半導体装置において、前記非単結晶Ｓｉ半導体素子の少なくとも一部は、表示部を構成する各画素のスイッチングトランジスタ等を構成するものである一方、前記単結晶Ｓｉ半導体素子により構成されるトランジスタは、表示部を駆動する表示駆動回路又は該表示駆動回路に所定の信号を出力するための処理回路等を構成するものであって、表示装置の構成基板として用いられることを特徴としている。
すなわち、従来では、液晶表示装置等の表示装置においては、ガラス基板等の絶縁基板に非単結晶Ｓｉ半導体素子からなる各画素のスイッチングトランジスタを形成し、さらにその配線パターンを形成した後、表示部を駆動する表示駆動回路又は該表示駆動回路に所定の信号を出力するための処理回路については、単結晶Ｓｉ半導体素子からなるＣＯＧやＣＯＦにより実装し、その後、上記配線パターンに接続するものであった。或いは、外部のプリント基板等から供給するものであった。
しかし、本発明によれば、非単結晶Ｓｉ半導体素子の少なくとも一部は、表示部を構成する各画素のスイッチングトランジスタを構成するものであり、また、単結晶Ｓｉ半導体素子により構成されるトランジスタは、表示部を駆動する表示駆動回路又は該表示駆動回路に所定の信号を出力するための処理回路等を構成するものである。
したがって、絶縁基板に、非単結晶Ｓｉ半導体素子の少なくとも一部と単結晶Ｓｉ半導体素子の一部を形成した後、両者の配線層を形成することができる。この結果、生産性が高く、かつ高品質の表示装置を形成するための半導体装置を提供することができる。
また、本発明の半導体装置の製造方法は、上記記載の半導体装置の製造方法において、前記半導体基板及び絶縁基板の表面を、過酸化水素水を含むＳＣ１等の洗浄水により洗浄することによって、又は酸素を含むプラズマに曝すことによって活性化した後、前記基板の接合工程を行うことを特徴としている。
これにより、半導体基板と絶縁基板とを、ファンデアワールス（Van der Waals）力及び水素結合により、接着剤なしで接合することができる。
また、本発明の半導体装置の製造方法は、上記記載の半導体装置の製造方法において、前記単結晶Ｓｉ基板剥離工程における熱処理を、略２５０℃以上かつ略６００℃以下の温度で行うことを特徴としている。
上記の発明によれば、単結晶Ｓｉ基板剥離工程における熱処理を、略２５０℃以上かつ略６００℃以下の温度で行う。
これにより、単結晶Ｓｉ半導体素子を例えば水素イオンがＳｉから離脱する温度まで加熱し、絶縁基板に対する接合強度を高めることができると共に、イオン注入層を境に単結晶Ｓｉ基板の一部を劈開剥離させることができる。
本発明は、特性の異なる２種類の半導体デバイスを同一基板上に形成することができ、それぞれの長所を生かした用い方をすることによって、表示装置をはじめとする様々な用途に適用できる。特に、ＴＦＴで駆動するアクティブマトリクス駆動液晶表示装置等において、同一基板上に周辺駆動回路やコントロール回路若しくはＭＰＵ（超小型演算処理装置）や画像処理回路を一体集積化した高機能液晶表示装置、又はＯＬＥＤ（Organic Light Emitting Diode:有機ＥＬ）表示装置等の表示装置に適用することができる。
１ 平坦化絶縁膜
２ ゲート電極
３ ゲート絶縁膜
４ ソース領域
４ａ ＬＤＤ構造
５ ドレイン領域
５ａ ＬＤＤ構造
６ 活性層〔チャネル領域（ゲート電極の下の領域）、ソース領域及びドレイン領 域を含む領域〕
７ ＬＯＣＯＳ酸化膜
８ 単結晶Ｓｉウエハ（単結晶Ｓｉ基板）
９ イオン注入層〔水素イオン及び不活性元素イオンの中から選ばれた１又は複数 のイオンの注入により形成されたイオン注入層（ピーク位置）〕
１０ 半導体基板
１１ 二酸化ケイ素（ＳｉＯ2）膜
１２ チッ化シリコン（ＳｉＮ）膜
１３ 素子領域
１５ サイドウォール
１６ フィールド領域
２１ 保護絶縁膜及び層間絶縁膜
２２ コンタクトホール（接続孔）
２３ 金属配線層（配線層）
２５ 絶縁基板
２６ 二酸化ケイ素（ＳｉＯ2）膜
３０ 半導体基板
４０ 半導体基板
４１ コンタクトホール
４２ 第１の金属配線（第１の配線層）
４３ 層間絶縁膜
４４ コンタクトホール
４５ 第２の金属配線（第２の配線層）
５０ 半導体装置
７０ 表示装置
７１ 表示部
７２ 表示駆動回路
７３ 表示駆動回路
７４ 画像処理回路（処理回路）
７５ 制御回路（処理回路）
１０１ チャネルストップ

Claims (8)

  1. 絶縁基板と、該絶縁基板の一部の領域上に形成された単結晶Ｓｉ半導体素子と、前記絶縁基板の他の領域上に形成された非単結晶Ｓｉ半導体素子とを含む半導体装置であって、
    上記単結晶Ｓｉ半導体素子は、
    上記絶縁基板の上方に形成されたゲート電極と、
    上記ゲート電極上に形成されたゲート絶縁膜と、
    上記ゲート絶縁膜上に形成された、チャネル領域、ソース領域及びドレイン領域を含む単結晶Ｓｉ層からなる活性層と、
    上記活性層の周囲に形成された素子分離のための素子分離酸化膜と、
    上記活性層及び素子分離酸化膜上に形成された層間絶縁膜とを有することを特徴とする半導体装置。
  2. 前記層間絶縁膜上に形成され、該層間絶縁膜に設けられた接続孔を通して、前記ソース領域及びドレイン領域に接続された配線層を有することを特徴とする請求項１記載の半導体装置。
  3. 絶縁基板と、該絶縁基板の一部の領域上に形成された単結晶Ｓｉ半導体素子と、前記絶縁基板の他の領域上に形成された非単結晶Ｓｉ半導体素子とを含む半導体装置であって、
    上記単結晶Ｓｉ半導体素子は、
    上記絶縁基板の上方に形成されたゲート電極と、
    上記ゲート電極上に形成されたゲート絶縁膜と、
    上記ゲート絶縁膜上に形成された、チャネル領域、ソース領域及びドレイン領域を含む単結晶Ｓｉ層からなる活性層と、
    上記活性層の周囲に形成された素子分離のための素子分離酸化膜と、
    上記活性層及び素子分離酸化膜上に形成された層間絶縁膜とを有し、さらに、
    上記絶縁基板とゲート電極との間に形成された絶縁膜と、
    上記絶縁膜の下面側に形成された少なくとも１層の第１の配線層と、
    上記層間絶縁膜上に形成され、上記第１の配線層に接続された第２の配線層とを有することを特徴とする半導体装置。
  4. 前記第２の配線層はゲート層からなる中継用電極を介して第１の配線層に接続されていることを特徴とする請求項３記載の半導体装置。
  5. 前記活性層の上面は、前記素子分離酸化膜の上面よりも低い位置にあることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
  6. 前記活性層の端部は、前記素子分離酸化膜の端部の傾斜部に重なるように形成されていることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
  7. 前記第１の配線層は、耐熱温度（融点又はＳｉとの反応温度のいずれか低い方）が略５００℃以上の材料からなっていることを特徴とする請求項２記載の半導体装置。
  8. 前記非単結晶Ｓｉ半導体素子の少なくとも一部は、表示部を構成する各画素の表示を制御するトランジスタを構成するものである一方、
    前記単結晶Ｓｉ半導体素子により構成されるトランジスタは、表示部を駆動する表示駆動回路又は該表示駆動回路に所定の信号を出力するための処理回路等を構成するものであって、表示部を構成する基板にモノリシックに形成されてなることを特徴とする請求項１〜７のいずれか１項記載の半導体装置。
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