JP2004363197A - 歪シリコンｓｏｉ基板の製造方法 - Google Patents

Abstract

【課題】少なくとも埋め込み酸化膜から歪シリコン層までの距離が十分に短く、かつ中間層であるＳｉＧｅ層が完全に歪緩和した半導体基板の製造方法を提供する。
【解決手段】ＳＯＩ基板上に設定した濃度のＧｅを含むＳｉＧｅエピタキシャル層とシリコン薄膜とを順次エピタキシャル成長を形成した後で、ＳＯＩ基板の埋め込み酸化膜とＳｉ層との界面に水素原子を注入した後で酸化雰囲気下で所定の温度と時間で熱処理を１回以上行ない、次に酸化膜を除去した後にシリコン薄膜を形成する事を特徴とする歪シリコンＳＯＩ基板の製造方法である。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置用の基板、特に歪シリコンＳＯＩ基板の製造方法に関するものである。
【０００２】
【従来の技術】
シリコンＭＯＳデバイスは、スケーリング則に従った微細化や動作電圧の低減を行う事により、高速化と低消費電力化を両立してきた。しかし、ゲート長が１００ｎｍ以下の領域となると、上記の両立が困難となりつつある。この為に、ＳＯＩ基板及び歪シリコンの導入が検討され、特にＳＯＩ基板上に歪シリコンを導入した基板が究極の基板と考えられ、研究が進められている。本基板を実用化するには、浮遊容量の影響を抑えるといったＳＯＩ基板構造の効果を発揮するために、埋め込み酸化膜からチャネル層である歪シリコン層までの距離を極力抑えることが必要である。そのためにはＳＯＩ構造の埋め込み酸化膜直上に歪Ｓｉ層が直接堆積されることがもっとも望ましいが、現実には歪緩和したＳｉＧｅ層を中間層として用いる事が一般的である。つまり歪シリコンＳＯＩ基板の優位性を完全に発揮するには、上述した埋め込み酸化膜からチャネル層である歪シリコンまでの距離を極力抑えるとともに、中間層であるＳｉＧｅ層を完全に歪緩和させる必要がある。
【０００３】
第一の方法としてＳＯＩ基板とＳｉＧｅエピ技術のとの組み合わせが提供されている。例えば、既存のＳＯＩ基板上にＳｉＧｅエピ層を形成して歪緩和を起こし、歪緩和したＳｉＧｅ膜上にＳｉ膜を形成して歪Ｓｉとする方法が開示されている（例えば、特許文献１参照。）。この特許文献１に示される方法では、ＳＯＩ基板上に歪緩和したＳｉＧｅ層形成するために、数μｍ以上のＳｉＧｅ層を形成しなければならないため、埋め込み酸化膜からチャネル層である歪シリコンまでの距離が長くなってしまうため、ＳＯＩ基板構造の優位性を十分に発揮できない。第二の方法として酸素イオン注入分離法（ＳＩＭＯＸ）により埋め込み酸化膜上に歪緩和ＳｉＧｅ層を形成する方法が開示されている（例えば、特許文献２参照。）。この特許文献２に示される方法では埋め込み酸化膜にＧｅが残留し、残留Ｇｅが原因と思われる埋め込み酸化膜の絶縁耐圧の劣化が生じ、半導体素子の特性に悪影響を及ぼす。
【０００４】
第三の方法としてＳＯＩ基板上にＳｉＧｅ膜を形成し、その後に酸化雰囲気の熱処理によりＧｅを拡散させつつ歪緩和を行う方法が開示されている（例えば、特許文献３参照。）。この特許文献３に示される方法では熱処理温度、時間が不十分であるために、薄膜化してもＳｉＧｅ層中のＧｅ濃度に対応した歪緩和がＳｉＧｅ層に発生しておらず、前述した歪シリコンＳＯＩ基板の優位性を発揮できない。第四の方法としてＳＯＩ基板上にＳｉＧｅ膜を形成し、熱処理によってＳｉＧｅ層を溶融し、その後にＧｅを拡散させつつＳｉＧｅ層を固化させる事により歪緩和を行う方法が開示されている（例えば、特許文献４参照。）。この特許文献４に示される方法では、使用するＳＯＩ基板のＳＯＩ層厚さによって最終的な歪シリコンＳＯＩ基板の厚さが決定してしまうため、埋め込み酸化膜層から歪シリコン層までの厚さを低減するには、ＳＯＩ層を超薄膜化したＳＯＩ基板を使用しなければならないという困難を伴う。第五の方法としてＳＯＩ基板上にＳｉＧｅ膜を形成し、その後等方性ドライエッチにより、埋め込み酸化膜直上までメサ状にアイランド化させた後、酸化雰囲気の熱処理によりＧｅを拡散させつつ歪緩和を行う方法が開示されている（例えば、非特許文献１参照。）。この非特許文献１に示される方法では上記第三の方法で薄膜化しても不完全緩和だったＳｉＧｅ層が、メサ状に分離してから熱処理を施すことによって完全緩和を達成している。しかしながら、あらかじめメサ分離した基板上に半導体素子を作製するのは容易ではない。
【０００５】
【特許文献１】
特開平７−１６９９２６号公報
【特許文献２】
特開平９−３２１３０７号公報
【特許文献３】
特開２０００−２４３９４６号公報
【特許文献４】
特開２００３−３１４９５号公報
【非特許文献１】
第５０回応用物理学会関係連合講演会講演予稿集２７ａ−ＺＶ−６
【０００６】
【発明が解決しようとする課題】
上述の如く、従来の方法で作成された歪シリコンＳＯＩ基板では、中間層であるＳｉＧｅ層の歪緩和が不十分である、あるいは埋め込み酸化膜から歪シリコン層までの距離を短縮できないという問題があった。
【０００７】
本発明では上記問題点を解決するためになされたもので、少なくとも埋め込み酸化膜から歪シリコン層までの距離が十分に短く、かつ中間層であるＳｉＧｅ層が完全に歪緩和した半導体基板の製造方法を提供することある。
【０００８】
【課題を解決するための手段】
本発明はＳＯＩ基板上に設定した濃度のＧｅを含むＳｉＧｅエピタキシャル層とシリコン薄膜とを順次エピタキシャル成長を形成した後で、ＳＯＩ基板のＢｏｘ酸化膜とＳｉ層との界面に水素原子を注入した後で酸化雰囲気下で所定の温度と時間で熱処理を１回以上行ない、次に酸化膜を除去した後にシリコン薄膜を形成する事を特徴とする半導体基板の製造方法である。上記水素原子注入条件は、加速電圧は埋め込み酸化膜上のＳｉ、ＳｉＧｅ等のエピタキシャル成長で形成した膜厚の総厚さで選択し、注入量は１×１０^１４〜１×１０^１６ａｔｏｍｓ／ｃｃとする。この水素イオン注入によって埋め込み酸化膜とＳｉＧｅ層界面の界面滑りを促進させ、歪緩和ＳｉＧｅ層形成を達成する。注入する元素は水素以外に、ヘリウム、炭素、酸素でも同様の効果が得られる。また熱処理には少なくとも水素イオン注入後の、埋め込み酸化膜とＳｉＧｅ層界面滑り促進のために、４５０〜５５０℃で１５分以上の熱処理を含む。また熱処理の最高温度は、最終のＳｉＧｅ膜中のＧｅ濃度に応じて固相線より低い温度とし、酸化によりＳｉＧｅ層の膜厚を薄膜化させつつ、固相拡散のみで歪緩和したＳｉＧｅ層を形成する。また本発明の半導体基板の製造方法においては、熱処理後に酸化膜に被われた状態で平坦化処理を行うか、あるいは酸化膜除去後に平坦化処理を行うことによって、ＳｉＧｅ層は歪緩和したまま薄膜化される。ここで平坦化処理とは、ＣＭＰ加工、あるいは水素又は水素／ＨＣｌ混合ガスでの熱処理である。
【０００９】
【発明の実施の形態】
（実施の形態１）
発明者等はＳＯＩ層上に形成されたＳｉＧｅ層を薄膜化させつつ歪緩和に至る過程を、以下説明する。通例、ＳＯＩ基板はシリコン基板上にシリコン酸化膜（埋め込み酸化膜）を介して単結晶シリコン層が形成されている。使用するＳＯＩ基板は貼り合わせ法によるものでもＳＩＭＯＸ法（Ｓｅｐａｒａｔｉｏｎ ｂｙＩｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）によるものでも良い。ＳＯＩ基板のＳＯＩ層（埋め込み酸化膜上の単結晶Ｓｉ層）の厚みは任意であるが、５ｎｍ以上２００ｎｍ以下が望ましい。なぜなら、５ｎｍ以下では膜厚制御が困難であるし、２００ｎｍ以上では後の熱酸化工程で、酸化時間が長くなるので不利であるためである。本実施例では５５ｎｍを選択した。ＳＯＩ基板上に設定したＧｅを含むＳｉＧｅエピタキシャル層とシリコン薄膜とを順次エピタキシャル成長をする過程では、減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）などの通常の半導体プロセスで用いられる方法を使用できる。特に方法は問わない。ＳｉＧｅ層の表面は、化学的安定性がＳｉに比べて乏しいためＳｉＧｅ膜成長に連続してＳｉ膜を成長させることが望ましい。エピタキシャル成長工程後の本発明による半導体基板の模式図を図２に示す。図２に示すＳｉＧｅ層４の膜厚ｂ、Ｇｅ濃度ｘ_０は以下のように設定することが望ましい。ｂ＝２０ｎｍ〜４００ｎｍ、ｘ_０＜０．３５。以下その理由を示す。なお、本実施例ではｂ＝５５ｎｍ，ｘ_０＝０．１５とした。ＳｉＧｅ層４の膜厚ｂに関しては後の水素イオン注入後の酸化熱処理において、薄すぎると酸化後の最終的なＳｉＧｅ層膜厚が薄膜化しすぎるため、膜厚制御が困難になる。逆に厚すぎると最終的に得たい歪緩和ＳｉＧｅ層の膜厚が不必要に厚くなり、歪シリコンＳＯＩ基板構造の効果を発揮できないためである。
【００１０】
また、膜厚ｂはミスフィット転位を伴わない臨界膜厚以下の膜厚である必要がある。つまり、ＳＯＩ層３上のＳｉＧｅ層４は、下地のＳＯＩ層３に完全に格子定数が一致した歪ＳｉＧｅ層である必要がある。これは後の酸化工程で転位を伴わずに歪緩和したＳｉＧｅ層を得るために必要不可欠である。つまり上記のＳｉＧｅ層４の膜厚がｂからスタートするためには、膜厚ｂがちょうど臨界膜厚値以下の値となるようにＧｅ濃度ｘ_０を設定しなければならない。本実施例の場合のｂ＝５５ｎｍ，ｘ_０＝０．１５は十分に臨界膜厚以下である。
【００１１】
また、Ｇｅ濃度ｘ_０が０．３５以上であると、酸化させてＧｅ濃度を増大させる範囲を広げるには、温度を１０００℃以下にせねばならず、長時間の酸化プロセスとなるばかりか、そもそものスタート地点のＧｅ濃度が高いため、酸化・濃縮を行って歪緩和させるという本発明の利点にそぐわない。また、ＳｉＧｅ層４直上のＳｉ層５の膜厚ｃは、特に問わないが、概ね２０ｎｍ以下であることが望ましい。これはＳｉ層５自身に歪緩和が生じないようにするためである。しかしながら、ＳｉＧｅ層４の膜厚ｂが十分に臨界膜厚以下であれば、Ｓｉ層５の膜厚ｃは５０ｎｍ以下でも構わない。Ｓｉ層５は後の酸化工程で表層のＧｅが蒸発しないために必要なものであるので、数ｎｍ以上堆積していれば、特に問題はない。本実施例ではｃ＝３０ｎｍとした。
【００１２】
上記のように設定して、ＳＯＩ基板上にＳｉ／ＳｉＧｅを堆積した後に、水素イオン注入を行う。加速電圧は埋め込み酸化膜上のＳｉ、ＳｉＧｅ等のエピタキシャル成長で形成した膜厚の総厚さで選択し、埋め込み酸化膜とＳｉＧｅ界面にＲｐが来るように調整する。注入量は１×１０^１４〜１×１０^１６ａｔｏｍｓ／ｃｃとした。本実施例の場合、加速電圧は８．４ｋｅＶに設定した。注入後、低温アニールを行い、水素イオン注入された箇所をシリコン水酸化物の領域とする。こうすることによって埋め込み酸化膜とＳｉＧｅ界面の滑りを促進させる。本実施例の場合は約５００℃で３０分アニール（１００％窒素雰囲気中）を施した。続いて酸化工程に入る。酸化工程は全て熱酸化工程であり、必要に応じて酸素分圧を変更することが出来る。酸化工程は希望する最終的なＳｉＧｅ層膜厚、Ｇｅ濃度に応じて本実施例では１回行う。これら複数の酸化はＳｉＧｅ層中のＧｅ濃度で決定される固相線以下の温度で全て行うことを特徴とする。原理を図３を用いて説明する。図３はＳｉＧｅ系の状態図である。図の横軸はＳｉＧｅのＳｉ含有率（％）、縦軸は温度（℃）を表す。図中に２本ある曲線のうち、上の曲線を液相線といい、これよりも高温側では完全に溶融し、液体状態である。下の曲線を固相線といい、これよりも低温側では固体状態である。二本の曲線に囲まれた領域では部分溶融状態になっている。１段目の酸化は８００℃以上１２００℃以下で行うことが望ましく、その範囲内でも可能であれば高温である程好ましい。一般に高温になるほどＧｅの拡散速度、Ｓｉの酸化速度は速くなる傾向にある。本実施例での酸化温度は１１００℃とした。酸化工程終了後に得たいＳｉＧｅ層膜厚をｄ，Ｇｅ濃度をｘとすれば、図５に示すような構造となる。本実施例ではｄ＝２０ｎｍ，ｘ＝０．４０に設定した。
【００１３】
８００℃以上の熱酸化工程ではＳｉ／ＳｉＧｅエピタキシャル膜の酸化を行っても、Ｓｉのみが選択的に酸化され、Ｇｅが酸化されることはない。また、酸化が進行する表層のエピタキシャル層が酸化膜に被われてしまえば、Ｇｅは外方拡散することはなく、熱処理工程を経ても系のＧｅ体積濃度は保存される。つまり酸化によってＳｉ／ＳｉＧｅが消費されるが、Ｇｅは消費されることはないので、Ｓｉ／ＳｉＧｅ膜厚が減少するとともにＧｅ濃度は上昇していく。酸化工程は図３で示すが如く、常に固相線よりも下の領域で固相拡散、酸化を繰り返しており、部分用溶融状態にならないように、各温度での酸化工程終了後のＧｅ濃度の計算をしなければならない。例えば１１００℃での酸化の場合、図５における酸化工程終了後のＧｅ濃度ｘは余裕を見て５０％以上にならないように設定する。
【００１４】
上記の如く、系のＧｅ体積濃度が保存されるという仮定に基づけば、図２、５に示す設定値の関係は図４のようになる。つまり酸化工程終了後のＧｅ濃度ｘとＳｉＧｅ層膜厚ｄは初期のＳＯＩ基板上のＳｉＧｅエピタキシャル膜のＧｅ濃度ｘ０、ＳｉＧｅ層膜厚ｂにのみ依存する。また、消費されるＳｉ／ＳｉＧｅ膜厚の総量は、酸化工程終了後に狙うＳｉＧｅ膜厚ｄを残す以外はすべて消費されると考え、初期ＳＯＩ基板の埋め込み酸化膜上のすべての単結晶膜から差し引いたものになる。つまり、酸化工程後の酸化膜厚ｅは単純な熱酸化による体積膨張をふまえ、この消費膜厚を０．４５で割ったものになる。
【００１５】
各温度、各酸素分圧下での酸化膜厚値算出は、公知であるＤｅａｌ Ｇｒｏｖｅ等の式に従うものと考え、図５におけるＳｉＧｅ膜厚ｄを算出できるように設定する。このように酸化工程終了後、図５に示すような完全に歪緩和したＳｉＧｅ層６を得ることが出来る。ここまでの熱処理プロセスの経緯を図３に示す。図中の黒丸で示す位置が酸化工程前の状態、■点で示す位置が酸化工程が終了時点での状態である。本実施例の場合固相線をまたいで部分溶融状態に突入していない状況が分かる。酸化後の図５で示す酸化膜７は、一般に５％未満の濃度のＨＦ溶液でエッチングを行い、しかる後に歪Ｓｉ層となる単結晶Ｓｉ層を一般的な半導体製造装置である減圧ＣＶＤ等で成膜する。完成後の構造の断面図を図１に示す。ここでＳｉＧｅ層上の単結晶Ｓｉ層１０の膜厚ｈは１５〜２０ｎｍとするのが望ましい。なぜなら、薄すぎればデバイス活性領域として使用が難しくなり、厚ければ歪Ｓｉ層そのものに欠陥が入り、歪が緩和してしまうからである。本実施例では１５ｎｍとした。
【００１６】
図１で示す歪シリコンＳＯＩ構造の、単結晶シリコンウェーハに対するＳｉＧｅ層中のＳｉ−Ｓｉピークシフト量の水素イオン照射量依存性を図６に示す。未照射ではラマンシフト量が少ないが、水素イオン照射量の増加とともに、シフト量が増大していくことが分かる。これは水素イオン照射によって、埋め込み酸化膜とＳｉＧｅ層界面の界面滑りが促進されたことに他ならない。以上より、本発明により埋め込み酸化膜から歪シリコン層までの距離が十分に短く、かつ中間層であるＳｉＧｅ層が完全に歪緩和した半導体基板の製造方法を提供することができる。
（実施の形態２）
実施の形態１における、１段目の酸化工程後、そこで終了せず、同じように２段目酸化を行って、更にＧｅを濃縮させ、ＳｉＧｅ層を薄膜化させても構わない。このような方法をとることによって、水素イオン注入の効果に加えて、ＳｉＧｅ層自身の緩和率を向上させることが出来た。
（実施の形態３）
実施の形態１あるいは実施の形態２において、酸化膜剥離後、あるいは剥離前にＣＭＰ工程を追加して、ＳｉＧｅ層を薄膜化しても良い。この場合、ＣＭＰ工程による歪緩和の劣化はなく、単純に薄膜化できた。剥離前にＣＭＰ工程を追加する際には酸化膜毎研磨する形になるので、研磨レートに注意が必要である。
（実施の形態４）
実施の形態１あるいは実施の形態２において、酸化膜剥離後、水素、あるいは水素にＨＣｌを添加したガス気流中に当該ウェーハを置き、高温で処理することにより、ＳｉＧｅ層をエッチングすることによって薄膜化することができる。この場合も、ＳｉＧｅ層自身の歪緩和は変化しないまま、薄膜化できたので、実施の形態３と併せて有効である。
（実施の形態５）
実施の形態１あるいは実施の形態２において、酸化膜剥離後、単結晶シリコン層を再成膜した後、ＳｉＧｅ層の歪緩和が不十分である場合は、ここで水素イオン注入と低温アニールを、実施の形態１と同様な条件で行うことでも、埋め込み酸化膜とＳｉＧｅ層界面の界面滑りに関して、実施の形態１と同様な挙動が見られた。
（実施の形態６）
実施の形態１において、イオン照射の時の注入元素は、水素のみならず、ヘリウムや炭素や酸素のような他の軽元素に置いても、埋め込み酸化膜とＳｉＧｅ層の界面滑りに関して、水素の場合と同様な挙動が見られた。
【００１７】
【発明の効果】
本願発明は埋め込み酸化膜から歪シリコン層までの距離が十分に短く、かつ中間層であるＳｉＧｅ層が完全に歪緩和した半導体基板の製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の製造方法により得られる歪シリコンＳＯＩ構造を示す図。
【図２】エピタキシャル成長工程後の本発明による半導体基板の模式図。
【図３】ＳｉＧｅ系の状態図。
【図４】膜厚とＧｅ濃度を含む関係式を示す図。
【図５】図２の基板を酸化した後の構造を示す断面図。
【図６】単結晶シリコンウェーハに対するＳｉＧｅ層中のＳｉ−Ｓｉピークシフト量の水素イオン照射量依存性を示す図。
【符号の説明】
１ Ｓｉ基板
２ Ｂｏｘ酸化膜
３ ＳＯＩ層
４ ＳｉＧｅ層
５ Ｓｉ層
６ ＳｉＧｅ層
７ 酸化膜
８ 歪みシリコン層

Claims (7)

1. ＳＯＩ基板上に設定した濃度のＧｅを含むＳｉＧｅエピタキシャル層とシリコン薄膜とを順次エピタキシャル成長を形成した後で、ＳＯＩ基板の埋め込み酸化膜とＳｉ層との界面に水素原子を注入した後で酸化雰囲気下で所定の温度と時間で熱処理を１回以上行ない、次に酸化膜を除去した後にシリコン薄膜を形成する事を特徴とする歪シリコンＳＯＩ基板の製造方法。
2. 水素原子注入条件は、加速電圧はＢｏｘ酸化膜上のＳｉ、ＳｉＧｅ等のエピタキシャル成長で形成した膜厚の総厚さで選択し、注入量は１×１０^１４〜１×１０^１６ａｔｏｍｓ／ｃｃとする請求項１記載の製造方法。
3. 注入する元素は水素以外に、ヘリウム、炭素又は酸素とする請求項１又は２記載の製造方法。
4. 熱処理は少なくとも４５０〜５５０℃で１５分以上を含む請求項１記載の製造方法。
5. 熱処理の最高温度は、最終のＳｉＧｅ膜中のＧｅ濃度に応じて固相線より低い温度とする請求項１記載の製造方法。
6. 熱処理後に平坦化処理を行なう請求項１記載の製造方法。
7. 酸化膜除去後に平坦化処理を行なう請求項１記載の製造方法。

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