JP2001148473A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】本発明は歪シリコン層を得るための下地である
ＳｉＧｅ層を絶縁層上に形成し、かつその厚さを薄くす
ることを目的とする。また本発明は良質な歪Ｓｉ層を提
供することを目的とする。 【解決手段】Ｓｉ基板１１上に、歪ＳｉＧｅ層１３を形
成し、前記歪ＳｉＧｅ層１３の層厚中に留まるように酸
素イオンを注入する。次に熱処理をして前記歪ＳｉＧｅ
層を格子緩和させると同時にＳｉＧｅ層１３中に埋め込
み絶縁層１５を形成する。次にこの格子緩和したＳｉＧ
ｅ層１３上に歪Ｓｉ層１７を再成長させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は歪Ｓｉ層を有する半
導体装置の製造方法に関する。

【０００２】

【従来の技術】シリコン結晶を用いたさまざまな半導体
素子は広く一般に使われている。この半導体素子を高性
能化するためには、シリコン結晶中を走行する電子の走
行速度（移動度）を高めることが有効な手段の一つであ
る。

【０００３】しかしながらシリコン結晶中を走行する電
子の移動度は、上限値がシリコン結晶の物性により決ま
るものであり、半導体素子の構造を工夫しても、移動度
の上限値を越えることはできない。しかし近年、本来の
シリコン結晶に歪みを加えた歪シリコン結晶中では電子
の移動度が高められることが報告されている。

【０００４】シリコン結晶に歪みを加える手段として、
シリコン結晶とはわずかに格子定数が異なる下地結晶を
用意し、その下地結晶上に臨界膜厚（結晶が格子緩和す
る層厚）より薄いシリコン層を薄膜成長技術により成長
する方法が一般にとられている。具体的には下地結晶と
してＧｅ組成が２０％程度のＳｉＧｅ混晶層（この場合
ＳｉＧｅ結晶の格子定数はＳｉ結晶の格子定数より約
０．８％大きい）を用意し、このＳｉＧｅ結晶層上に臨
界層厚１００ｎｍ以下のシリコン層を薄膜成長すること
により歪Ｓｉ層を得る。

【０００５】しかしながら工業的に量産され、安価で品
質の優れたＳｉＧｅ結晶基板を入手することは困難であ
るため、通常はシリコンウエファーを基板に用い、この
上にＳｉＧｅ層を格子緩和する厚さ（臨界膜厚）以上気
相成長させることにより、格子緩和したＳｉＧｅ下地層
を得ている。

【０００６】しかしながら、この方法では、Ｓｉ基板上
に直接Ｇｅ組成が２０％のＳｉＧｅ層を成長するため
に、ＳｉＧｅ層が格子緩和する際に発生する転位等の欠
陥が多く生じ、その上に成長する歪シリコン層にこの欠
陥を核にして転位が貫通するという問題がある。

【０００７】そこで格子緩和する際にＳｉＧｅ層に欠陥
を発生させないために、バッファ層をシリコン基板上に
形成し、この上に格子緩和ＳｉＧｅ層を形成する方法が
ある。このバッファ層としては、通常格子緩和ＳｉＧｅ
層と同じ組成（同じ格子定数）の十分に厚いＳｉＧｅ層
或いはＳｉ結晶層に少しずつＧｅ原子を混入させ、Ｇｅ
の組成を徐々に増加させていく傾斜組成バッファ層が用
いられている。このようにＧｅ組成を徐々に増加させて
所望のＳｉＧｅ層を得ているので、下地層との格子定数
との差が急激に変化せず良好な格子緩和ＳｉＧｅ層を得
ることが可能となる。

【０００８】しかしながらこのようなバッファ層と格子
緩和ＳｉＧｅ層を合わせると非常に厚い層となり、その
後の素子作製に対して障害となる。例えば素子を集積化
する場合、各微細素子を分離する必要が生ずるが、厚さ
１μｍ以上のＳｉＧｅ層は厚すぎて、各素子を分離でき
ない。また接合容量を低減することが期待されるＳＯＩ
（ＳＩＬＩＣＯＮ ＯＮ ＩＮＳＵＬＡＴＯＲ）技術で
は、埋め込み酸化膜上に厚さ１μｍ以上のＳｉＧｅ層
（バッファ層と合わせて）は厚すぎて、素子の接合容量
を増大させる問題がある。

【０００９】

【発明が解決しようとする課題】上述したように、従来
は、バッファ層と合わせて格子緩和ＳｉＧｅ層は厚く形
成しなければ良質な歪Ｓｉ層を得ることができず、素子
分離できないばかりか、素子の結合容量を増大させる問
題がある。

【００１０】本発明は、上記問題を解決するためになさ
れたものであり、酸化層上に薄くて且つ良好な格子緩和
ＳｉＧｅ層を形成し、この格子緩和ＳｉＧｅ層上に良質
な歪Ｓｉ層を形成する半導体装置の製造方法を提供する
ことを目的とする。

【００１１】また、格子緩和ＳｉＧｅ層上に、良質な歪
Ｓｉ層を再成長することが可能な半導体装置の製造方法
を提供することを目的とする。

【００１２】

【課題を解決するための手段】上記目的を達成するため
に、第１の発明は、基板上に歪ＳｉＧｅ層を形成する工
程と、前記歪ＳｉＧｅ層に酸素イオンを注入し前記歪Ｓ
ｉＧｅ層内部に酸素を導入する酸素導入工程と、前記酸
素導入工程後、熱処理により、酸素導入部分に酸化層を
形成し、さらに前記酸化層よりも上に位置する前記歪Ｓ
ｉＧｅ層を格子緩和させて格子緩和ＳｉＧｅ層を形成す
る熱処理工程と、前記格子緩和ＳｉＧｅ層上に歪Ｓｉ層
を成長する工程とを具備することを特徴とする半導体装
置の製造方法を提供する。

【００１３】このとき、前記歪ＳｉＧｅ層上にＳｉキャ
ップ層を形成する工程をさらに具備し、前記熱処理工程
時に前記歪ＳｉＧｅ層表面を保護することが好ましい。

【００１４】また、前記格子緩和ＳｉＧｅ層上にＳｉＧ
ｅ層を成長する工程をさらに具備し、前記ＳｉＧｅ成長
層上に、前記歪Ｓｉ層を成長することが好ましい。

【００１５】また、前記格子緩和ＳｉＧｅ層表面をエッ
チングするエッチング工程をさらに具備し、前記エッチ
ング工程後に、前記歪Ｓｉ層を成長することが好まし
い。

【００１６】また、前記格子緩和ＳｉＧｅ層表面をＨＦ
処理により水素終端する水素終端工程をさらに具備し、
前記水素終端工程後に、前記歪Ｓｉ層を成長することが
好ましい。

【００１７】また、前記水素終端工程後に、前記水素終
端された前記格子緩和ＳｉＧｅ層表面の水素を除去する
ことが好ましい。

【００１８】また、前記格子緩和ＳｉＧｅ層表面に酸化
層を形成する酸化工程と、前記酸化工程後に、真空下で
熱処理することにより、前記酸化層を除去する酸化層除
去工程とをさらに具備し、前記酸化層除去工程後に、前
記歪Ｓｉ層を成長することが好ましい。

【００１９】また、前記基板上にＳｉＧｅからなるバッ
ファ層を形成する工程をさらに具備し、前記バッファ層
上に前記歪ＳｉＧｅ層を形成することが好ましい。

【００２０】また、前記基板がＳｉ基板であることが好
ましい。

【００２１】また、前記基板がシリコン・オン・インシ
ュレータ基板であることが好ましい。

【００２２】また、前記熱処理工程により形成された酸
化層は、前記歪ＳｉＧｅ層を前記酸化層の上側に位置す
る歪ＳｉＧｅと、前記酸化層の下側に位置する歪ＳｉＧ
ｅ層とに分離するものであることが好ましい。

【００２３】また、前記酸素導入工程は、前記歪ＳｉＧ
ｅ層に前記歪ＳｉＧｅ層の層厚より打ち込み飛程が浅く
なる条件で酸素イオンを注入することが好ましい。

【００２４】第１の発明は、歪ＳｉＧｅ層中に酸素を導
入し、熱処理によってＳｉＧｅ層中に酸化層を形成す
る。この酸化層によって、前記歪ＳｉＧｅ層は、格子緩
和されたＳｉＧｅ層の上層、ＳｉＧｅ層の下層に分離さ
れることになる。分離されたＳｉＧｅ上層は、酸素の打
ち込み飛程を調整することで、薄くなるように設定でき
熱処理によって、酸化膜が形成されるとき、ＳｉＧｅ上
層の歪はこの酸化層に吸収されることによって、転位等
の欠陥が導入されず、薄くて良好な格子緩和ＳｉＧｅを
形成できる。

【００２５】また、第２の発明は、絶縁層上に格子緩和
ＳｉＧｅ層を形成する工程と、前記格子緩和ＳｉＧｅ層
表面をＨＦ処理により水素終端する水素終端工程と、前
記水素終端工程後に、前記格子緩和ＳｉＧｅ層表面上
に、歪Ｓｉ層を成長する工程とを具備することを特徴と
する半導体装置の製造方法を提供する。

【００２６】このとき、前記絶縁層上に格子緩和ＳｉＧ
ｅ層を形成する工程の後、前記格子緩和ＳｉＧｅ層表面
の一部を除去する工程とをさらに具備し、この工程後
に、前記水素終端工程を行うことが好ましい。

【００２７】また、前記水素終端工程後、熱処理によっ
て、前記格子緩和ＳｉＧｅ層表面の水素を除去する工程
をさらに具備し、前記格子緩和ＳｉＧｅ層表面上に、前
記歪Ｓｉ層を成長することが好ましい。

【００２８】また、前記格子緩和ＳｉＧｅ層上にＳｉＧ
ｅ層を成長する工程をさらに具備し、前記ＳｉＧｅ成長
層上に、前記歪Ｓｉ層を成長することが好ましい。

【００２９】第２の発明によると、格子緩和ＳｉＧｅ層
の表面をＨＦ処理によって、水素終端し、表面を保護
し、歪Ｓｉ層を再成長させる前に、同一チャンバー内
で、水素を除去して歪Ｓｉを再成長させることによっ
て、良好な歪Ｓｉ層を形成できる。

【００３０】また、第３の発明は、絶縁層上に格子緩和
ＳｉＧｅ層を形成する工程と、前記格子緩和ＳｉＧｅ層
表面に酸化層を形成する酸化工程と、前記酸化工程の後
に、真空下で熱処理することにより、前記酸化層を除去
する酸化層除去工程と、前記酸化層除去工程後に、前記
格子緩和ＳｉＧｅ層表面上に、歪Ｓｉ層を成長する工程
とを具備することを特徴とする半導体装置の製造方法を
提供する。

【００３１】このとき、前記絶縁層上に格子緩和ＳｉＧ
ｅ層を形成する工程の後、前記格子緩和ＳｉＧｅ層表面
の一部を除去する工程とをさらに具備し、この工程後
に、前記酸化工程を行うことが好ましい。

【００３２】また、前記酸化層が除去された格子緩和Ｓ
ｉＧｅ層上にＳｉＧｅ層を成長する工程をさらに具備
し、前記ＳｉＧｅ成長層上に、前記歪Ｓｉ層を成長する
ことが好ましい。

【００３３】第３の発明によると、格子緩和ＳｉＧｅ層
の表面を酸化層によって、表面を保護し、歪Ｓｉ層を再
成長させる前に、同一チャンバー内真空下の熱処理によ
り、酸化層を除去した後に歪Ｓｉを再成長させることに
よって、良好な歪Ｓｉ層を形成できる。

【００３４】また、第４の発明は、基板と、前記基板上
に形成された第１のＳｉＧｅ層と、前記第１のＳｉＧｅ
層上に形成された酸化層と、前記酸化層上に形成された
厚さ２００ｎｍ以下の格子緩和された第２のＳｉＧｅ層
と、前記第２のＳｉＧｅ層上に形成された歪Ｓｉ層とを
具備することを特徴とする半導体装置を提供する。

【００３５】このとき、前記第２のＳｉＧｅ層の厚さが
１０ｎｍ以下であることが好ましい。

【００３６】

【発明の実施の形態】以下に本発明の好ましい実施形態
を、図面を用いて詳細に説明する。

【００３７】（実施形態１）図１に示すように、ｐ型Ｓ
ｉ基板１１上に超高真空ＣＶＤ（化学的気相成長）装置
にてＳｉ_１−ＸＧｅ_Ｘ傾斜組成層１２を成長させる。こ
のｐ型Ｓｉ基板１１は、比抵抗が４．５Ωｃｍから６Ω
ｃｍ、主面は（１００）面を持つ。また、Ｓｉ_１−ＸＧ
ｅ_Ｘ傾斜組成層１２は、成長の始めから終わりまで、Ｇ
ｅ組成比Ｘを０から０．２まで徐々に増やし、層厚を１
８００ｎｍとする。このＳｉ_１−ＸＧｅ_Ｘ傾斜組成層１
２はバッファ層として作用する。

【００３８】Ｓｉ_１−ＸＧｅ_Ｘ層１２の原料ガスはＳｉ
_２Ｈ_６およびＧｅＨ_４として、ドーパントは添加してい
ない。成膜条件は基板温度６５０℃、Ｓｉ_２Ｈ_６原料ガ
ス分圧を３０ｍＰａとし、ＧｅＨ_４原料ガス分圧を徐々
に６０ｍＰａまで増加することにより、傾斜組成を形成
した。ＧｅＨ_４原料ガス分圧は、流量メータの設定を徐
々に増加させることによって増加できる。このとき層厚
２００ｎｍずつＧｅ組成比Ｘを２％から１８％までステ
ップ幅２％ごと異なるＳｉ_１−ｘＧｅ_ｘ層を積層するこ
とで、近似的に層厚１８００ｎｍのＳｉ_１−ｘＧｅ_ｘ傾
斜組成層１２を作成することもできる。

【００３９】次に、超高真空ＣＶＤ装置にて、Ｓｉ
_１−ＸＧｅ_Ｘ（Ｘ：０→０．２）傾斜組成層１２上に連
続して歪Ｓｉ_１−ＸＧｅ_Ｘ層１３を成長させる。歪Ｓｉ
_１−ＸＧｅ_Ｘ層１３は、成長の始めから終わりまで、Ｇ
ｅ組成比Ｘを０．２で固定し、層厚を１０００ｎｍとす
る。このとき歪Ｓｉ_０．８Ｇｅ_０．２層１３はその層厚
及び下層のＳｉ_１−ｘＧｅ_ｘ（Ｘ：０→０．２）傾斜組
成層１２の層厚により、一部歪んでいるが一部緩和して
いる場合もある。またＳｉ_１−ＸＧｅ_Ｘ（Ｘ：０→０．
２）傾斜組成層１２はバッファ層として作用し、歪Ｓｉ
_０．８Ｇｅ_０．２層１３に貫通転位が発生するのを抑制
できる。

【００４０】歪Ｓｉ_０．８Ｇｅ_０．２層１３の原料ガス
はＳｉ_２Ｈ_６およびＧｅＨ_４として、ドーパントは添加
していない。成膜条件は基板温度６５０℃、Ｓｉ_２Ｈ_６
原料ガス分圧を３０ｍＰａ、ＧｅＨ_４原料ガス分圧を６
０ｍＰａとする。

【００４１】次に、超高真空ＣＶＤ装置にて、歪Ｓｉ
_０．８Ｇｅ_０．２層１３上に連続してＳｉキャップ層１
４を層厚３０ｎｍ成長させる。

【００４２】Ｓｉキャップ層１４の原料ガスはＳｉ_２Ｈ
_６として、ドーパントは添加していない。成膜条件は基
板温度６５０℃、Ｓｉ_２Ｈ_６原料ガス分圧を３０ｍＰａ
とする。

【００４３】次に、図２に示すように、基板を超高真空
ＣＶＤ装置からイオン注入装置に移して、酸素イオン注
入をする。このとき歪Ｓｉ_０．８Ｇｅ_０．２層１３中
に、酸素イオンが留まるように、歪Ｓｉ_０．８Ｇｅ
_０．２層１３の層厚（１μｍ）より、打ち込み飛程が浅
くなる条件で酸素イオンを注入する。このときの加速エ
ネルギーは１８０ｋｅＶ、注入ドーズ量は４×１０^１７
ｃｍ^−２とする。このエネルギーでは打ち込み飛程が４
００ｎｍとなるが、±１００ｎｍの揺らぎも生じる。

【００４４】打ち込みエネルギーを変えることにより埋
め込み酸化層が形成される深さを調整することが可能と
なる。例えば打ち込みエネルギーを高くすれば、打ち込
み飛程が大きくなり、より深い位置に埋め込み酸化層が
形成される。一方打ち込みエネルギーを低くすれば、打
ち込み飛程を小さくできる。しかし打ち込み飛程を小さ
くする場合、揺らぎの大きさはさほど小さくならないた
め、打ち込みエネルギーを低くしすぎると、打ち込まれ
た酸素の分布は打ち込み飛程を中心に、基板表面にまで
広がってしまうことになるので、注意が必要である。具
体的には打ち込みエネルギーとして２５ｋｅＶ以上が望
ましい。

【００４５】また、歪Ｓｉ_０．８Ｇｅ_０．２層１３の表
面から１５０ｎｍ以上６００ｎｍ以下程度が好ましい。

【００４６】次に、図３に示すように、基板をイオン注
入装置から取り出し、１３５０℃、４時間の熱処理を行
う。この熱処理工程により、表面から４００ｎｍの深さ
を中心に厚さ１００ｎｍの埋め込み酸化層１５が形成さ
れる。この埋め込み酸化層１５によって歪Ｓｉ_０．８Ｇ
ｅ_０．２層１３は、Ｓｉ_１−ＸＧｅ_Ｘ下層１３ａ及びＳ
ｉ_１−ＸＧｅ_Ｘ上層１３ｂに分離する。またこの熱処理
工程によって、Ｓｉ_{１ −Ｘ}Ｇｅ_Ｘ上層１３ｂは格子緩和
する。

【００４７】この熱処理工程では温度設定が最も重要と
なる。Ｓｉ層と比べてＳｉＧｅ層に酸素イオン注入し熱
処理にて格子緩和させる場合は、熱負荷に対して凹凸の
発生等、表面劣化を引き起こすため、温度を低めに設定
することが望ましい。例えば１２００℃から１３５０℃
の温度が好ましい。

【００４８】また、この熱処理中に、Ｓｉキャップ層１
４の結晶表面が薄い酸化層１８と変化することにより、
Ｓｉ_０．８Ｇｅ_０．２層１３の表面状態を良好に保持す
ることが可能となる。このため熱処理雰囲気中に微量の
酸素ガスを添加する方法が有効である。

【００４９】例えば、熱処理雰囲気としてアルゴンガス
等の不活性ガス中に０．５％程度の酸素ガスを導入する
ことにより、Ｓｉキャップ層１４の表面を薄く酸化させ
ながら熱処理を行うことができる。ここで、不活性ガス
の種類はアルゴンの他に希ガスや、窒素などでもよい。

【００５０】また、このときＳｉキャップ層１４の層厚
を３０ｎｍとしたが、表面酸化層１８の層厚が３０ｎｍ
より薄く形成される条件とし、Ｓｉキャップ層14を残し
ても良い。Ｓｉキャップ層１４の酸化されない残りのＳ
ｉ層には、下層のＳｉ_０．８Ｇｅ_０．２層１３からＧｅ
が拡散してＳｉＧｅ層となり、またこのＳｉＧｅ層は格
子緩和されるので問題はない。

【００５１】また、Ｓｉキャップ層１４を形成せずに、
この熱処理を施す場合でもＳｉ_{０． ８}Ｇｅ_０．２層１３
の表面状態を良好に保持するためには極微量の酸素ガス
を含む雰囲気により、表面を極わずかに酸化させる方が
良い。これらの酸化層は後の工程でエッチング除去され
る。

【００５２】この熱処理工程において形成された埋め込
み酸化層１５中にはＧｅ元素はほとんど存在せず、Ｓｉ
_１−ＸＧｅ_Ｘ下層１３ａおよびＳｉ_１−ＸＧｅ_Ｘ上層１
３ｂに拡散する。したがって埋め込み酸化層１５はＳｉ
Ｏ_ｘとなる。

【００５３】一方この熱処理工程において、Ｓｉ_１−Ｘ
Ｇｅ_Ｘ下層１３ａはＧｅがＳｉ_{１− Ｘ}Ｇｅ_Ｘ（Ｘ：０→
０．２）バッファ層１２に拡散してＧｅ組成Ｘは０．２
よりも若干低下している。

【００５４】また、埋め込み酸化層１５上のＳｉ_１−ｘ
Ｇｅ_ｘ上層１３ｂが格子緩和する際、Ｓｉ_１−ｘＧｅ_ｘ
下層１３ａに対してではなく、非晶質の埋め込み酸化層
１５に歪のエネルギーを解放するため、新たな転位の発
生を伴わずに薄い格子緩和Ｓｉ_１−ｘＧｅ_ｘ上層１３ｂ
を得ることができる。

【００５５】次に、Ｓｉキャップ層１４の表面に形成さ
れたシリコン酸化層１８を、弗酸あるいは弗化アンモニ
ウムによりエッチング除去する。

【００５６】次に、ＨＦ＋ＨＮＯ_３系エッチャントで、
Ｓｉキャップ層１４の酸化されなかったＳｉ層およびＳ
ｉ_１−ｘＧｅ_ｘ上層１３ｂの表面をエッチングする。こ
うすることで格子緩和Ｓｉ_１−ｘＧｅ_ｘ上層１３ｂの良
好な表面層を得ることができる。

【００５７】このときのＨＦ＋ＨＮＯ_３系エッチャント
の組成は（ＨＦ：Ｈ_２Ｏ：ＨＮＯ_３）＝１：２０：５０
であり、室温でのエッチングレートはＳｉに対して６０
０ｎｍ／分、Ｓｉ_０．８Ｇｅ_０．２に対しては１３００
ｎｍ／分である。このとき弗酸および硝酸の濃度を薄く
することにより、エッチングレートをさらに遅くするこ
とは可能である。例えば（ＨＦ：Ｈ_２Ｏ：ＨＮＯ_３）＝
１：１００：５００ではＳｉ_０．８Ｇｅ_０．２に対して
は７０ｎｍ／分である。

【００５８】また、格子緩和Ｓｉ_１−ｘＧｅ_ｘ上層１３
ｂの表面をエッチングする工程は必ずしも必要ではない
が、埋め込み酸化層１５上に形成されるＳｉＧｅ層を薄
膜化するためには好ましい。このエッチング工程によっ
て、格子緩和Ｓｉ_１−ＸＧｅ _Ｘ上層１３ｂの厚さを１０
０ｎｍ以下、理想的には５ｎｍないし１０ｎｍ程度にま
で薄くする。

【００５９】次に、エッチングされた格子緩和Ｓｉ
_１−ＸＧｅ_Ｘ上層１３ｂの表面を弗化水素（ＨＦ）溶液
処理によって、水素終端させる。

【００６０】ここで格子緩和Ｓｉ_１−ＸＧｅ_Ｘ上層１３
ｂの表面が、エッチング処理後に一旦大気中に晒されて
いるので、格子緩和Ｓｉ_１−ＸＧｅ_Ｘ上層１３ｂの表面
は、この水素終端工程を行わないと、大気中の水分や酸
素によって酸化され、また汚染されやすい。そこで酸化
や汚染から守るために、格子緩和Ｓｉ_１−ＸＧｅ_Ｘ上層
１３ｂの表面を水素終端することによって保護層を形成
しておく。こうすることで後の歪Ｓｉ層を再成長させる
再に、格子緩和Ｓｉ_１−ｘＧｅ_ｘ上層１３ｂ上に良好な
歪Ｓｉ層を形成できる。

【００６１】次に、図４に示すように、基板を再び超高
真空ＣＶＤ装置内に搬入し、一端熱処理により水素終端
処理された格子緩和Ｓｉ_１−ｘＧｅ_ｘ上層１３ｂの表面
水素および残留不純物を除去する。

【００６２】次に、超高真空ＣＶＤ装置によって、格子
緩和Ｓｉ_１−ｘＧｅ_ｘ上層１３上に格子緩和Ｓｉ_０．８
Ｇｅ_０．２層１６を層厚１００ｎｍ再成長させる。格子
緩和Ｓｉ_０．８Ｇｅ_０．２層１６の原料ガスはＳｉ_２Ｈ
_６、ＧｅＨ_４とする。成膜条件は、基板温度を６５０
℃、Ｓｉ_２Ｈ_６原料ガス分圧を３０ｍＰａ、ＧｅＨ_４原
料ガス分圧を６０ｍＰａとする。

【００６３】次に、超高真空ＣＶＤにより、格子緩和Ｓ
ｉ_０．８Ｇｅ_０．２再成長層１６上に連続して歪Ｓｉ層
１７を層厚２０ｎｍ再形成させる。歪Ｓｉ層１７の原料
ガスはＳｉ_２Ｈ_６とする。成長条件は、基板温度を６５
０℃、Ｓｉ_２Ｈ_６原料ガス分圧を３０ｍＰａとする。

【００６４】このとき格子緩和Ｓｉ_１−ｘＧｅ_ｘ上層１
３ｂ上に直接歪Ｓｉ層１７を形成せずに、Ｓｉ_０．８Ｇ
ｅ_０．２層１６を新たにバッファ層として再成長させる
ことで、より良好な結晶構造を有する歪Ｓｉ層１７を形
成できる。もちろん格子緩和Ｓｉ_１−ｘＧｅ_ｘ上層１３
ｂ上に直接歪Ｓｉ層１７を再成長させても良い。

【００６５】この格子緩和Ｓｉ_０．８Ｇｅ_０．２バッフ
ァ層１６と格子緩和Ｓｉ_１−ｘＧｅ _ｘ上層１３ｂとあわ
せて、層厚を２００ｎｍ以下、理想的には１０ｎｍ以下
に設定することが望ましい。

【００６６】また、歪Ｓｉ層１７の層厚は３０ｎｍ以
下、理想的には５ｎｍないし１０ｎｍが有用である。

【００６７】このようにして埋め込み酸化層１５上に格
子緩和した薄いＳｉ_１−ｘＧｅ_ｘ層１３ｂ、１６上に良
好な歪Ｓｉ層１７を形成することができる。このように
して形成された歪Ｓｉ層では、歪がないＳｉ層と比較し
て電子移動度が約１．７６倍となる。素子を形成する
際、各素子は埋め込み酸化層１５上に加工形成すればよ
く、素子分離加工も酸化層１５上で行えば良い。バッフ
ァ層１２は素子分離加工する必要がない。素子の加工例
は実施形態４に示す。

【００６８】図５に、本実施形態で説明した水素終端処
理におけるＨＦ溶液の必要な最低濃度と処理面である格
子緩和Ｓｉ_１−ｘＧｅ_ｘ上層１３ｂのＧｅ組成比Ｘとの
関係を示す。ここでは格子緩和Ｓｉ_１−ｘＧｅ_ｘ上層１
３ｂのＧｅ組成比Ｘを０％，１０％，２０％，３０％と
異なる基板を用意して、弗化水素酸溶液中のＨＦ濃度を
変化させて格子緩和Ｓｉ_１−ｘＧｅ_ｘ上層１３ｂの表面
に水素終端処理をした実験結果を示す。

【００６９】ここに示したＨＦ濃度は、望ましい最小の
値であり、これより薄い濃度のＨＦ溶液を用いた場合
は、水素終端処理が不十分で、格子緩和Ｓｉ_１−ｘＧｅ
_ｘ上層１３ｂ表面上の酸素不純物の除去が十分にできず
に、再成長後に界面に不純物を残存させたり、再成長層
の結晶性が劣化したりという問題を引き起こす可能性が
ある。

【００７０】この結果、水素終端処理におけるＨＦ濃度
は濃くした方が好ましく、例えば格子緩和Ｓｉ_１−ｘＧ
ｅ_ｘ上層１３ｂのＧｅ組成比Ｘが２０％のときにはＨＦ
濃度１．５％以上の溶液が望ましいことが分かる。

【００７１】また、水素終端された格子緩和Ｓｉ_１−ｘ
Ｇｅ_ｘ上層１３ｂの表面は４００℃から５００℃で水素
脱離が始まるので、再成長温度を容易に調整できる。

【００７２】しかし表面にわずかに残る酸素や炭素の不
純物を除去するためには、４００℃から５００℃での水
素脱離のみではなく、さらに８５０℃から９００℃程度
の熱処理を施すことが好ましい。ただし、格子緩和Ｓｉ
_１−ｘＧｅ_ｘ上層１３ｂの表面は高温の加熱処理に弱く
長時間の高温熱処理を施すと、凹凸の発生等、表面の劣
化を引き起こす問題が見られる。そこでＧｅ組成２０％
の格子緩和Ｓｉ_１−ｘＧｅ_ｘ上層１３ｂの場合において
表面の劣化を起こさない範囲で、酸素や炭素の不純物を
除去するための熱処理条件として、例えば８５０℃で２
０分以下、あるいは９００℃で５分以下が望ましい。

【００７３】（実施形態２）本実施形態では、実施形態
１において格子緩和Ｓｉ_１−ｘＧｅ_ｘ層１３ｂ表面に保
護層として水素終端処理を施した代わりに、格子緩和Ｓ
ｉ_１−ｘＧｅ_ｘ層１３ｂ表面に保護層として酸化層を形
成したものである。

【００７４】したがって図１乃至図３までの工程は、実
施形態１と同様であるので、説明を省略する。

【００７５】実施形態１において説明した格子緩和Ｓｉ
_１−ｘＧｅ_ｘ上層１３ｂの表面の一部をエッチング除去
した後に、この格子緩和Ｓｉ_１−ｘＧｅ_ｘ層１３ｂ表面
を酸化し酸化層（保護層）を形成する。このときの酸化
層の厚さは３ｎｍ以下が望ましく、理想的には１．５ｎ
ｍ程度がよい。この酸化工程は塩酸と過酸化水素混合液
による酸薬液処理が有効である。例えば（塩酸：過酸化
水素水：水）＝１：１：６程度の混合液を９０℃以上に
加熱して用いると、良質な酸化層が形成できる。

【００７６】次に、この基板を超高真空ＣＶＤ装置内に
搬入し、真空下で熱処理により、保護層である酸化層を
除去する。

【００７７】酸化層除去のための熱処理条件は、８５０
℃から９００℃が望ましい。この場合、酸化層を除去す
るための熱処理は水素終端した場合よりも熱負荷を大き
くする必要があるが、具体的にはＧｅ組成２０％の格子
緩和Ｓｉ_１−ｘＧｅ_ｘ層場合、８５０℃で３０分以下の
熱処理が望ましい。

【００７８】次に、図４に示すように、超高真空ＣＶＤ
装置によって、酸化層が除去された格子緩和Ｓｉ_１−ｘ
Ｇｅ_ｘ上層１３表面上に格子緩和Ｓｉ_０．８Ｇｅ_０．２
層１６を層厚１００ｎｍ再成長させる。格子緩和Ｓｉ
_０．８Ｇｅ_０．２層１６の原料ガスはＳｉ_２Ｈ_６、Ｇｅ
Ｈ_４とする。成膜条件は、基板温度を６５０℃、Ｓｉ_２
Ｈ_６原料ガス分圧を３０ｍＰａ、ＧｅＨ_４原料ガス分圧
を６０ｍＰａとする。

【００７９】次に、超高真空ＣＶＤにより、格子緩和Ｓ
ｉ_０．８Ｇｅ_０．２再成長層１６上に連続して歪Ｓｉ層
１７を層厚２０ｎｍ再形成させる。歪Ｓｉ層１７の原料
ガスはＳｉ_２Ｈ_６とする。成長条件は、基板温度を６５
０℃、Ｓｉ_２Ｈ_６原料ガス分圧を３０ｍＰａとする。

【００８０】このとき格子緩和Ｓｉ_１−ｘＧｅ_ｘ上層１
３ｂ上に直接歪Ｓｉ層を形成せずに、Ｓｉ_０．８Ｇｅ
_０．２層１６を新たにバッファ層として再成長させるこ
とで、より良好な結晶構造を有する歪Ｓｉ層１７を形成
できる。もちろん格子緩和Ｓｉ _１−ｘＧｅ_ｘ上層１３ｂ
上に直接歪Ｓｉ層１７を再成長させても良い。

【００８１】この格子緩和Ｓｉ_０．８Ｇｅ_０．２バッフ
ァ層１６と格子緩和Ｓｉ_１−ｘＧｅ _ｘ上層１３ｂとあわ
せて、層厚を２００ｎｍ以下、理想的には１０ｎｍ以下
に設定することが望ましい。

【００８２】また、歪Ｓｉ層１７の厚さは３０ｎｍ以
下、理想的には５ｎｍないし１０ｎｍが有用である。

【００８３】このようにして埋め込み酸化層１５上に格
子緩和した薄いＳｉ_１−ｘＧｅ_ｘ層１３ｂ、１６さらに
歪Ｓｉ層１７を積層した構造の作成が可能となる。

【００８４】（実施形態３）図７は、本発明の実施形態
３に示す半導体装置の製造方法の各工程を示す図であ
る。本実施形態は本発明の第２の発明に係る実施形態で
ある。

【００８５】本実施形態は、ＳＯＩ（シリコン・オン・
インシュレータ）基板を用い、ＳＯＩ層上に歪ＳｉＧｅ
層をエピタキシャル成長させ、格子緩和ＳｉＧｅ層を形
成する方法でである。

【００８６】先ず、図７（ａ）にシリコン基板４１上に
厚さ１００ｎｍのシリコン酸化層４２、厚さ２０ｎｍの
シリコン単結晶層４３がこの順に形成されたＳＯＩ基板
を用意する。

【００８７】このようなＳＯＩ基板は工業的にも生産さ
れており、入手は容易であるが、一般に安価に入手でき
るＳＯＩ基板はシリコン単結晶層４３の厚さが１００ｎ
ｍ以上と厚いことが多い。その場合は通常の熱酸化炉に
おいてシリコン単結晶層４３を酸化することによりＳＯ
Ｉ層（埋め込み酸化層４２上のＳｉ層）４３を薄層化で
きる。例えば初期ＳＯＩ層４３の厚さが１００ｎｍの場
合およそ１６０ｎｍの酸化層を形成する条件で表面を熱
酸化すれば、およそ２０ｎｍのＳＯＩ層４３が残る。こ
のとき表面にできた熱酸化層は、エッチング等で剥離す
る。

【００８８】次に、図７（ｂ）に示すように、このＳＯ
Ｉ基板上に層厚１００ｎｍのＳｉ_{０ ．８５}Ｇｅ_０．１５
層４４（Ｇｅ組成１５％）を５００℃程度の低温で成長
する場合について説明する。低温成長を実現するために
は、実施形態１、２で説明した超高真空ＣＶＤ法のほか
に、固体原料を用いるＭＢＥ（分子線エピタキシー）法
も有効である。本実施形態では固体原料を用いるＭＢＥ
法を用いて形成する方法について説明する。

【００８９】固体原料を用いるＭＢＥ法では、Ｓｉソー
スに電子ビームをあてて加熱し、シリコンの蒸気を別の
熱源（基板加熱ヒーター）で加熱された基板に供給す
る。また、同時にファーネスで加熱されたＧｅソースか
ら蒸気を取り出し、ＳｉおよびＧｅの蒸気を同時に基板
上に供することによりＳｉＧｅの混晶層を形成すること
ができる。このときＳｉソースおよびＧｅソースの温度
を制御することにより、両者の蒸気圧を調整し、所定の
Ｇｅ組成を設計できる。ＭＢＥ法によりＳＯＩ層４３上
に、厚さ１００ｎｍのＳｉ_０．８５Ｇｅ_０．１５層４４
（Ｇｅ組成１５％）を５００℃程度の低温で成長する。

【００９０】このＳｉ_０．８５Ｇｅ_０．１５層４４の成
長終了直後の段階ではＳｉ_０．８５Ｇｅ_０．１５層４４
はＳｉ結晶層４３により引っ張り歪を有している。

【００９１】次に、図７（ｃ）に示すように，この基板
を大気中に取りだした後、熱処理炉に導入し１１００℃
で１時間の高温アニール処理を施す。大気中に取り出す
ことによりＳｉ_０．８５Ｇｅ_０．１５層４４の表面にご
く薄い酸化層４５ができ、熱処理時のＧｅ原子の析出や
塊状化等を抑制することができる。この熱処理により埋
め込み酸化層４２と下地ＳＯＩ層４３との間にすべり転
位が発生し、Ｓｉ_{０． ８５}Ｇｅ_０．１５層４４がほぼ格
子緩和する。

【００９２】それぞれの工程のあと、格子緩和ＳｉＧｅ
層４４の表面にはＳｉ酸化層４５が形成されているの
で、ＨＦ処理によりこの表面酸化層を除去し、同時に格
子緩和ＳｉＧｅ層４４の表面をＨＦ処理により水素終端
させる。ＨＦ処理の条件は実施形態１と同様である。

【００９３】次に、図７（ｄ）に示すように、この基板
を再び薄膜成長装置に導入し、格子緩和したＳｉＧｅ層
４６を再成長させ結晶性を整え、歪Ｓｉ層４７を最上層
に成長する。このようにして歪Ｓｉ層４７／Ｓｉ_１−ｘ
Ｇｅ_ｘ層４６、４４／Ｓｉ層４３／Ｓｉ酸化層４２の積
層構造が得られる。このようにして得られた構造では、
熱処理温度が高い場合は、初期のＳＯＩ層中に、その後
形成したＳｉＧｅ層４６中からＧｅ原子が拡散するた
め、Ｇｅ濃度は平均的に薄くなり、上記の例では１２．
５％となる。

【００９４】また本実施形態では熱処理後に水素終端処
理を施し歪Ｓｉ層４７の成長を開始しているが、格子緩
和ＳｉＧｅ層４４の一部表面をエッチング除去した後に
水素終端処理を施し、歪Ｓｉ層４７を形成すれば極めて
薄い格子緩和ＳｉＧｅ層４４を得ることも可能である。
例えば上記の例で熱処理後に形成された層厚１２０ｎ
ｍ、Ｇｅ組成１２．５％の緩和ＳｉＧｅ層４４を表面か
ら９０ｎｍエッチングにより除去し、層厚３０ｎｍを残
し、さらに層厚１５ｎｍの歪Ｓｉ層４７を再成長すれば
よい。

【００９５】この方法においても、良質な格子緩和Ｓｉ
Ｇｅ層４４を得るためには高温熱処理工程が必要とな
り、表面層は酸化される。また仮に表面保護用にＳｉキ
ャップ層を用意していてもＳｉＧｅ層からのＧｅの多量
の混入が起こり、Ｓｉ層は保存されない。すなわち最終
的に最上層に歪Ｓｉ層を得るためには、高温熱処理工程
後の再成長の過程が重要となる。

【００９６】（実施形態４）次に、上記積層構造を用い
てＭＯＳＦＥＴを作製した例を示す。

【００９７】図６に示すように、Ｓｉ基板３１上に埋め
込み酸化層３２が形成されている。この埋め込み酸化層
３２上には、格子緩和ＳｉＧｅ層３５、歪Ｓｉ層３４、
ゲート酸化層３５ゲート電極３６が形成されている。歪
Ｓｉ層３４にはゲート電極３６の両側に、ソース・ドレ
イン３７が形成されている。

【００９８】ここで格子緩和Ｓｉ_０．７Ｇｅ_０．３層３
５はＧｅ組成３０％、厚さ７ｎｍ、歪Ｓｉ層３４は初期
厚さ６ｎｍとした。ただしＭＯＳＦＥＴ作製工程におい
て、歪Ｓｉ層３４の表面はゲート酸化層作成のため熱酸
化され、結果として３ｎｍの酸化層と４．５ｎｍの歪Ｓ
ｉ層３４が緩和ＳｉＧｅ／絶縁層（埋め込み酸化層）の
上に積層された構造となっている。

【００９９】次に、本発明の第１、第２の発明を用い、
上記のＭＯＳＦＥＴを作成した。その方法を図８、図９
を用いて述べる。

【０１００】先ず、図８（ａ）に示すように、Ｓｉ基板
８１上に、Ｇｅ組成を徐々に増加した傾斜組成ＳｉＧｅ
層８２（厚さ２．５μｍ）を形成し、この上に厚さ２μ
ｍのＳｉ_0.7Ｇｅ_0.3層８３を積層する。次に、Ｓｉ_0.7
Ｇｅ_0.3層８３上に厚さ２０ｎｍのＳｉキャップ層８４
を形成する。この積層構造はＳｉ_２Ｈ_６およびＧｅＨ_４
を原料とする超高真空ＣＶＤ法を用いて形成する。

【０１０１】次に、図８（ｂ）に示すように、この積層
基板に酸素イオン注入を施す。このときの加速エネルギ
ーは１８０ｋｅＶ、注入ドーズ量は４×１０^１７ｃｍ
^−２とする。

【０１０２】次に、酸素イオン注入された後、１３５０
℃、４時間の熱処理を行う。この熱処理工程により、表
面から４００ｎｍの深さを中心に厚さ１００ｎｍの埋め
込み酸化層が形成される。この埋め込み酸化層によって
Ｓｉ_０．７Ｇｅ_０．３層８３とＳｉＧｅ傾斜組成層８２
の間には、埋め込み酸化層８５が形成される。またこの
熱処理工程によって、Ｓｉ_０．７Ｇｅ_０．３層８３は格
子緩和する。

【０１０３】次に、図８（ｃ）に示すように、厚さ４０
０ｎｍのＳｉ_０．７Ｇｅ_０．３層８３の表面をＨＦ：硝
酸混合溶液で７ｎｍまでエッチングする。このときＳｉ
キャップ層８４もエッチングされる。ここでエッチング
はこの他の方法を用いてもよい。

【０１０４】次に、図８（ｄ）に示すように、再び成膜
装置に導入し、Ｓｉ_０．７Ｇｅ_{０． ３}層８３上に、厚さ
６ｎｍの歪Ｓｉ層８６を形成する。

【０１０５】次に、図８（ｅ）に示すように、歪Ｓｉ層
８６の表面を熱酸化する。形成された熱酸化層８７は層
厚３ｎｍで、結果として３ｎｍの酸化層８７と４．５ｎ
ｍの歪Ｓｉ層８６が形成される。

【０１０６】次に、図８（ｆ）に示すように、酸化層８
７上に厚さ５０ｎｍの多結晶Ｓｉ層８８を堆積する。

【０１０７】次に、図９（ａ）に示すように、基板全面
に絶縁層を形成し、ＲＩＥによってエッチングしてゲー
ト電極８８の側面にゲート側壁８９を形成する。

【０１０８】次に、図９（ｂ）に示すように、不純物を
イオン注入し、多結晶Ｓｉゲートおよび、ゲート両端の
ソース・ドレイン９０の低抵抗化をする。イオン注入後
のラピッドサーマルアニールは、温度を８５０℃程度に
とどめることが望ましい。温度が高すぎると歪Ｓｉ層８
６内に形成されたチャンネル部の歪が緩和する恐れがあ
る。また温度が高すぎるとＳｉ／ＳｉＧｅ界面がＧｅの
拡散により劣化することが懸念される。

【０１０９】最後にソース・ドレイン９０、ゲートにア
ルミニウムの電極を形成して素子が完成する。図９
（ｂ）に示す素子においては、埋め込み酸化層８５が図
６の埋め込み酸化層３２に相当する。また、図９（ｂ）
における基板８１及び傾斜組成ＳｉＧｅ層８２は、図６
における基板３１に相当する。

【０１１０】このようにして形成されたＭＯＳＦＥＴは
歪Ｓｉ層をチャネルとして用いているので、素子の高速
化が図られる。

【０１１１】

【発明の効果】本発明によれば、Ｓｉ結晶上にＳｉＧｅ
層を積層した場合に格子緩和をする臨界膜厚に関係な
く、薄い格子緩和したＳｉＧｅ層を得ることができるた
め、歪Ｓｉ／緩和ＳｉＧｅ／絶縁層の積層構造におい
て、Ｓｉ結晶上のＳｉＧｅ層の臨界層厚と同等あるいは
それ以下の、きわめて薄い緩和ＳｉＧｅを得ることが可
能となる。また、本発明の半導体装置によれば、歪シリ
コンが形成されているＳｉＧｅ層が非常に薄いため素子
分離などの微細加工が容易であり、接合容量も増大しな
い。

【０１１２】また、格子緩和ＳｉＧｅ層の表面を水素終
端したり酸化層を形成したりした後、エッチングして歪
Ｓｉ層を再形成しているので、これらの界面特性が良好
となり素子特性を向上できる。

【図面の簡単な説明】

【図１】 本発明による歪Ｓｉ／格子緩和ＳｉＧｅ／絶
縁層の積層構造の作成方法説明するための断面図。

【図２】 本発明による歪Ｓｉ／格子緩和ＳｉＧｅ／絶
縁層の積層構造の作成方法を説明するための断面図。

【図３】 本発明による歪Ｓｉ／格子緩和ＳｉＧｅ／絶
縁層の積層構造の作成方法を説明するための断面図。

【図４】 本発明による歪Ｓｉ／格子緩和ＳｉＧｅ／絶
縁層の積層構造の作成方法を説明するための断面図。

【図５】 本発明による歪Ｓｉ／格子緩和ＳｉＧｅ／絶
縁層構造作成時の格子緩和ＳｉＧｅ層表面処理の条件を
示すための表。

【図６】 本発明による歪Ｓｉ／格子緩和ＳｉＧｅ／絶
縁層の積層構造を用いたＭＯＳＦＥＴの断面図。

【図７】 本発明による歪Ｓｉ／格子緩和ＳｉＧｅ／絶
縁層の積層構造の形成方法を説明するための各工程にお
ける断面図。

【図８】 本発明による歪Ｓｉ／格子緩和ＳｉＧｅ／絶
縁層の積層構造を用いたＭＯＳＦＥＴの作成方法を説明
するための各工程の断面図。

【図９】 本発明による歪Ｓｉ／格子緩和ＳｉＧｅ／絶
縁層の積層構造を用いたＭＯＳＦＥＴの作成方法を説明
するための各工程の断面図。

【符号の説明】

１１…Ｓｉ基板 １２…ＳｉＧｅ傾斜組成層 １３…ＳｉＧｅ固定組成層 １３ａ…ＳｉＧｅ層 １３ｂ…格子緩和ＳｉＧｅ層 １４…Ｓｉキャップ層 １５…埋め込み酸化層 １６…再成長ＳｉＧｅ層 １７…歪Ｓｉ層 ３１…基板 ３２…埋め込み酸化層 ３５…格子緩和ＳｉＧｅ層 ３６…ゲート電極 ３７…ソース・ドレイン

───────────────────────────────────────────────────── フロントページの続き (72)発明者 高木 信一 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 黒部 篤 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内

Claims (14)

【特許請求の範囲】
1. 【請求項１】基板上に歪ＳｉＧｅ層を形成する工程と、 前記歪ＳｉＧｅ層に酸素イオンを注入し前記歪ＳｉＧｅ
   層内部に酸素を導入する酸素導入工程と、 前記酸素導入工程後、熱処理により、酸素導入部分に酸
   化層を形成し、さらに前記酸化層よりも上に位置する前
   記歪ＳｉＧｅ層を格子緩和させて格子緩和ＳｉＧｅ層を
   形成する熱処理工程と、 前記格子緩和ＳｉＧｅ層上に歪Ｓｉ層を成長する工程と
   を具備することを特徴とする半導体装置の製造方法。
2. 【請求項２】前記歪ＳｉＧｅ層上にＳｉキャップ層を形
   成する工程をさらに具備し、前記熱処理工程時に前記歪
   ＳｉＧｅ層表面を保護することを特徴とする請求項１記
   載の半導体装置の製造方法。
3. 【請求項３】前記格子緩和ＳｉＧｅ層上にＳｉＧｅ層を
   成長する工程をさらに具備し、前記ＳｉＧｅ成長層上
   に、前記歪Ｓｉ層を成長することを特徴とする請求項１
   記載の半導体装置の製造方法。
4. 【請求項４】前記格子緩和ＳｉＧｅ層表面をエッチング
   するエッチング工程をさらに具備し、前記エッチング工
   程後に、前記歪Ｓｉ層を成長することを特徴とする請求
   項１記載の半導体装置の製造方法。
5. 【請求項５】前記熱処理工程により形成された酸化層
   は、前記歪ＳｉＧｅ層を前記酸化層の上側に位置する歪
   ＳｉＧｅと、前記酸化層の下側に位置する歪ＳｉＧｅ層
   とに分離するものであることを特徴とする請求項１記載
   の半導体装置の製造方法。
6. 【請求項６】前記酸素導入工程は、前記歪ＳｉＧｅ層に
   前記歪ＳｉＧｅ層の層厚より打ち込み飛程が浅くなる条
   件で酸素イオンを注入することを特徴とする請求項１記
   載の半導体装置の製造方法。
7. 【請求項７】前記基板上にＳｉＧｅからなるバッファ層
   を形成する工程をさらに具備し、前記バッファ層上に前
   記歪ＳｉＧｅ層を形成することを特徴とする請求項１記
   載の半導体装置の製造方法。
8. 【請求項８】絶縁層上に格子緩和ＳｉＧｅ層を形成する
   工程と、 前記格子緩和ＳｉＧｅ層表面をＨＦ処理により水素終端
   する水素終端工程と、 前記水素終端工程後に、前記格子緩和ＳｉＧｅ層表面上
   に、歪Ｓｉ層を成長する工程とを具備することを特徴と
   する半導体装置の製造方法。
9. 【請求項９】前記絶縁層上に格子緩和ＳｉＧｅ層を形成
   する工程の後、前記格子緩和ＳｉＧｅ層表面の一部を除
   去する工程とをさらに具備し、この工程後に、前記水素
   終端工程を行うことを特徴とする請求項８記載の半導体
   装置の製造方法。
10. 【請求項１０】前記水素終端工程後、熱処理によって、
    前記格子緩和ＳｉＧｅ層表面の水素を除去する工程をさ
    らに具備し、前記格子緩和ＳｉＧｅ層表面上に、前記歪
    Ｓｉ層を成長することを特徴とする請求項８記載の半導
    体装置の製造方法。
11. 【請求項１１】絶縁層上に格子緩和ＳｉＧｅ層を形成す
    る工程と、 前記格子緩和ＳｉＧｅ層表面に酸化層を形成する酸化工
    程と、 前記酸化工程の後に、真空下で熱処理することにより、
    前記酸化層を除去する酸化層除去工程と、 前記酸化層除去工程後に、前記格子緩和ＳｉＧｅ層表面
    上に、歪Ｓｉ層を成長する工程とを具備することを特徴
    とする半導体装置の製造方法。
12. 【請求項１２】前記絶縁層上に格子緩和ＳｉＧｅ層を形
    成する工程の後、前記格子緩和ＳｉＧｅ層表面の一部を
    除去する工程とをさらに具備し、この工程後に、前記酸
    化工程を行うことを特徴とする請求項１１記載の半導体
    装置の製造方法。
13. 【請求項１３】基板と、 前記基板上に形成された第１のＳｉＧｅ層と、 前記第１のＳｉＧｅ層上に形成された酸化層と、 前記酸化層上に形成された厚さ２００ｎｍ以下の格子緩
    和された第２のＳｉＧｅ層と、 前記第２のＳｉＧｅ層上に形成された歪Ｓｉ層とを具備
    することを特徴とする半導体装置。
14. 【請求項１４】前記第２のＳｉＧｅ層の厚さが１０ｎｍ
    以下であることを特徴とする請求項１３記載の半導体装
    置。