JPWO2006011517A1 - 半導体基板の製造方法および半導体基板 - Google Patents
半導体基板の製造方法および半導体基板 Download PDFInfo
- Publication number
- JPWO2006011517A1 JPWO2006011517A1 JP2006527825A JP2006527825A JPWO2006011517A1 JP WO2006011517 A1 JPWO2006011517 A1 JP WO2006011517A1 JP 2006527825 A JP2006527825 A JP 2006527825A JP 2006527825 A JP2006527825 A JP 2006527825A JP WO2006011517 A1 JPWO2006011517 A1 JP WO2006011517A1
- Authority
- JP
- Japan
- Prior art keywords
- layer
- germanium
- composition ratio
- silicon germanium
- dislocation density
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 67
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 26
- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims abstract description 133
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims abstract description 87
- 238000000034 method Methods 0.000 claims abstract description 56
- 229910052732 germanium Inorganic materials 0.000 claims abstract description 55
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims abstract description 55
- 229910006990 Si1-xGex Inorganic materials 0.000 claims abstract description 36
- 229910007020 Si1−xGex Inorganic materials 0.000 claims abstract description 36
- 238000012545 processing Methods 0.000 claims abstract description 18
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 20
- 229910052710 silicon Inorganic materials 0.000 claims description 20
- 239000010703 silicon Substances 0.000 claims description 20
- 230000007547 defect Effects 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 104
- 239000001301 oxygen Substances 0.000 description 30
- 229910052760 oxygen Inorganic materials 0.000 description 30
- -1 oxygen ions Chemical class 0.000 description 21
- 238000005468 ion implantation Methods 0.000 description 12
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 9
- 238000000137 annealing Methods 0.000 description 8
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 239000012212 insulator Substances 0.000 description 4
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 239000001257 hydrogen Substances 0.000 description 3
- 229910052739 hydrogen Inorganic materials 0.000 description 3
- 229910052681 coesite Inorganic materials 0.000 description 2
- 238000011109 contamination Methods 0.000 description 2
- 229910052906 cristobalite Inorganic materials 0.000 description 2
- 238000002474 experimental method Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 229910052682 stishovite Inorganic materials 0.000 description 2
- 229910052905 tridymite Inorganic materials 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
- H01L21/26533—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically inactive species in silicon to make buried insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76243—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using silicon implanted buried insulating layers, e.g. oxide layers, i.e. SIMOX techniques
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- High Energy & Nuclear Physics (AREA)
- Power Engineering (AREA)
- Toxicology (AREA)
- Health & Medical Sciences (AREA)
- Crystals, And After-Treatments Of Crystals (AREA)
- Recrystallisation Techniques (AREA)
- Element Separation (AREA)
Abstract
埋込酸化膜上のシリコンゲルマニウムＳi１−ｙＧeｙ層（ＳＧＯＩ層）の転位密度を低減させ、欠陥発生を抑制した高品質のＳＧＯＩ基板１０を、ＳＩＭＯＸ法により製造できるようにすることを目的とする半導体基板の製造方法または半導体基板である。ＳＩＭＯＸ法による処理前のシリコンゲルマニウムＳi１−ｘＧeｘ 層のゲルマニウムＧeの組成比ｘを、ＳＩＭＯＸ法による処理後のシリコンゲルマニウムＳi１−ｙＧeｙ 層の転位密度が所定レベル以下となる所定値以下の組成比に調整して、ＳＧＯＩ基板を製造する。望ましくは、ＳＩＭＯＸ法による処理後のシリコンゲルマニウムＳi１−ｙＧeｙ 層（ＳＧＯＩ層）の転位密度を、１０６ｃｍ−２以下となる組成比ｘに調整する。また、望ましくは、ＳＩＭＯＸ法による処理前のシリコンゲルマニウムＳi１−ｘＧeｘ 層のゲルマニウムＧeの組成比ｘを、０．０５（５％）以下にする。
Description
本発明は、歪ＳＯＩウェーハの基板となる半導体基板を製造する方法およびその製造方法によって製造された半導体基板に関するものである。
近年、ＵＬＳＩデバイスの速度向上及び低消費電力化を両立させる半導体ウェーハとして、歪ＳＯＩ（シリコン オン インシュレータ）ウェーハが注目されている。歪ＳＯＩウェーハは、ＳＧＯＩ（シリコンゲルマニウム オン インシュレータ）基板上に、シリコンＳi層をエピタキシャル成長させることで製造される。ＳＧＯＩ基板は、埋込酸化膜上に、シリコンゲルマニウムＳiＧe層を形成することで製造される。
このため、転位密度が低レベルで高品質のＳＧＯＩ基板を製造することが、歪ＳＯＩウェーハの品質向上に結び付く。
ここで、従来のＳＧＯＩ基板の製造方法には、
１）貼り合わせ法
２）ＳＩＭＯＸ法
がある。
１）貼り合わせ法
２）ＳＩＭＯＸ法
がある。
上記１）の貼り合わせ法は、傾斜法で作製したバルク歪Ｓiを貼り合わせウェーハとして使用するものであり、製造工程が複雑でコスト高となるとともに、ＳiＧe層が転位密度が高くなるという問題がある。
これに対して、上記２）のＳＩＭＯＸ法は、製造工程が比較的簡易で低コスト化が実現される。
図１を用いて、ＳＩＭＯＸ法について説明する。
まず、シリコン基板１１が用意され（図１（ａ））、このシリコン基板１１上に、ゲルマニウムＧeの組成比がｘのシリコンゲルマニウムＳi１−ｘＧeｘ層１２がエピタキシャル成長により形成される（図１（ｂ））。
つぎに、図１（ｃ）、（ｄ）に示すＳＩＭＯＸ法による処理を経て、埋込酸化膜１４上に、シリコンゲルマニウムＳi１−ｙＧeｙ層１５が形成されたＳＧＯＩ基板１０が製造される。
すなわち、シリコンゲルマニウムＳi１−ｘＧeｘ層１２が成長したシリコン基板１１に、所定ドーズ量（単位面積当たりのイオンの個数）の酸素のイオンＯ＋がイオン注入装置によって注入される。これにより所定ドーズ量の酸素イオンＯ＋のイオン注入層１３が、シリコン基板１１とシリコンゲルマニウムＳi１−ｘＧeｘ層１２′との間に形成される（図１（ｃ））。
つぎに、基板に対して高温アニールが施される。これによりイオン注入された酸素イオンＯ＋ がシリコンＳiと反応して、ＳｉＯ２となり、イオン注入層１３は、シリコンゲルマニウムＳi１−ｘＧeｘ層１２′の下で埋込酸化膜１４に変化する。高温アニール処理前のシリコンゲルマニウムＳi１−ｘＧeｘ層１２′は、高温アニールによって、層１２′を構成するゲルマニウムＧeがバルク中に拡散するともに、層１２′を構成するシリコンＳiが雰囲気中の酸素と反応し表面に酸化膜を形成することで層厚が薄く変化するとともに、組成比が変化し、酸素イオン注入前のゲルマニウム組成比ｘとは異なるゲルマニウム組成比ｙのシリコンゲルマニウムＳi１−ｙＧeｙ層１５に変化される。このシリコンゲルマニウムＳi１−ｙＧeｙ層１５は、ＳＧＯＩ（シリコンゲルマニウム オン インシュレータ）層と呼ばれる（図１（ｄ））。
以上のようにして、ＳＧＯＩ基板１０が完成する。
こうして製造されたＳＧＯＩ基板１０のシリコンゲルマニウムＳi１−ｙＧeｙ層（ＳＧＯＩ層）１５のゲルマニウムＧeの濃度は、半導体デバイスとしての性能（高速性）を満足するために、一定レベル以上の高濃度でなくてはならない。しかも、酸素イオン注入後の高温アニール時（図１（ｄ））には、ゲルマニウムＧeはバルク中に拡散する。このため、酸素イオン注入前に予め高濃度のＧeを混成したシリコンゲルマニウムＳi１−ｘＧeｘ層１２をエピタキシャル成長しておくことが技術常識であった。シリコンゲルマニウムＳi１−ｘＧeｘ層１２のゲルマニウムＧeの組成比ｘは、０．１（１０％）、０．２（２０％）という高濃度にすることが技術常識であった。
ここで、特許文献１（特開２００１−１４８４７３号公報）には、埋込酸化膜の上に、シリコンゲルマニウム層を形成する技術が開示されている。また、シリコンゲルマニウム層の表面の酸化、汚染を防止するために、シリコンゲルマニウム層の表面を水素終端処理して保護層を形成する技術が開示されている。そして、シリコンゲルマニウム層のゲルマニウムＧeの組成比に関しては、水素終端処理に必要なフッ酸溶液の最低濃度との関係で、０、１０％、２０％、３０％にすることが記載されている。また、この特許文献１には、埋込酸化膜形成前のシリコンゲルマニウム層のゲルマニウムＧeの組成比を２０％とすることが記載されている。
特開２００１−１４８４７３号公報
既存の製造方法を用いて、ＳＩＭＯＸ法によりＳＧＯＩ基板１０を製造すると、埋込酸化膜１４上のシリコンゲルマニウムＳi１−ｙＧeｙ層（ＳＧＯＩ層）１５における転位の発生は避けられない。
本発明は、埋込酸化膜１４上のシリコンゲルマニウムＳi１−ｙＧeｙ層（ＳＧＯＩ層）１５の転位密度を低減させた高品質の半導体基板（ＳＧＯＩ基板１０）を、ＳＩＭＯＸ法により製造できるようにすることを解決課題とするものである。
そこで、第１発明は、
シリコン基板上に、シリコンゲルマニウムＳi１−ｘＧeｘ（ｘはゲルマニウムＧeの組成比）の層を形成し、さらにＳＩＭＯＸ法による処理を経て、埋込酸化膜上に、シリコンゲルマニウムＳi１−ｙＧeｙ（ｙはゲルマニウムＧeの組成比）の層が形成された半導体基板を製造するに際し、
前記ＳＩＭＯＸ法による処理前のシリコンゲルマニウム層Ｓi１−ｘＧeｘ のゲルマニウムＧeの組成比ｘを、前記ＳＩＭＯＸ法による処理後のシリコンゲルマニウム層Ｓi１−ｙＧeｙ の転位密度が所定レベル以下となる所定値以下の組成比に調整して、
半導体基板を製造すること
を特徴とする。
シリコン基板上に、シリコンゲルマニウムＳi１−ｘＧeｘ（ｘはゲルマニウムＧeの組成比）の層を形成し、さらにＳＩＭＯＸ法による処理を経て、埋込酸化膜上に、シリコンゲルマニウムＳi１−ｙＧeｙ（ｙはゲルマニウムＧeの組成比）の層が形成された半導体基板を製造するに際し、
前記ＳＩＭＯＸ法による処理前のシリコンゲルマニウム層Ｓi１−ｘＧeｘ のゲルマニウムＧeの組成比ｘを、前記ＳＩＭＯＸ法による処理後のシリコンゲルマニウム層Ｓi１−ｙＧeｙ の転位密度が所定レベル以下となる所定値以下の組成比に調整して、
半導体基板を製造すること
を特徴とする。
第２発明は、第１発明において、
前記ＳＩＭＯＸ法による処理後のシリコンゲルマニウム層Ｓi１−ｙＧeｙ の転位密度が、１０６ｃｍ−２以下となる組成比ｘに調整されること
を特徴とする。
前記ＳＩＭＯＸ法による処理後のシリコンゲルマニウム層Ｓi１−ｙＧeｙ の転位密度が、１０６ｃｍ−２以下となる組成比ｘに調整されること
を特徴とする。
第３発明は、第１発明または第２発明において、
前記ＳＩＭＯＸ法による処理前のシリコンゲルマニウム層Ｓi１−ｘＧeｘ のゲルマニウムＧeの組成比ｘは、０．０５（５％）以下であること
を特徴とする。
前記ＳＩＭＯＸ法による処理前のシリコンゲルマニウム層Ｓi１−ｘＧeｘ のゲルマニウムＧeの組成比ｘは、０．０５（５％）以下であること
を特徴とする。
第４発明は、
シリコン基板上に、シリコンゲルマニウムＳi１−ｘＧeｘ（ｘはゲルマニウムＧeの組成比）の層が形成され、さらにＳＩＭＯＸ法による処理を経て、埋込酸化膜上に、シリコンゲルマニウムＳi１−ｙＧeｙ（ｙはゲルマニウムＧeの組成比）の層が形成されて製造された半導体基板であって、
前記ＳＩＭＯＸ法による処理前のシリコンゲルマニウム層Ｓi１−ｘＧeｘ のゲルマニウムＧeの組成比ｘを、前記ＳＩＭＯＸ法による処理後のシリコンゲルマニウム層Ｓi１−ｙＧeｙ の転位密度が１０６ｃｍ−２以下となる組成比ｘに調整されてて、製造された、シリコンゲルマニウム層Ｓi１−ｙＧeｙ の転位密度が、１０６ｃｍ−２以下となっている半導体基板であることを特徴とする。
シリコン基板上に、シリコンゲルマニウムＳi１−ｘＧeｘ（ｘはゲルマニウムＧeの組成比）の層が形成され、さらにＳＩＭＯＸ法による処理を経て、埋込酸化膜上に、シリコンゲルマニウムＳi１−ｙＧeｙ（ｙはゲルマニウムＧeの組成比）の層が形成されて製造された半導体基板であって、
前記ＳＩＭＯＸ法による処理前のシリコンゲルマニウム層Ｓi１−ｘＧeｘ のゲルマニウムＧeの組成比ｘを、前記ＳＩＭＯＸ法による処理後のシリコンゲルマニウム層Ｓi１−ｙＧeｙ の転位密度が１０６ｃｍ−２以下となる組成比ｘに調整されてて、製造された、シリコンゲルマニウム層Ｓi１−ｙＧeｙ の転位密度が、１０６ｃｍ−２以下となっている半導体基板であることを特徴とする。
本発明者は、ＳＩＭＯＸ法による処理後のシリコンゲルマニウム層Ｓi１−ｙＧeｙ １５の転位密度は、ＳＩＭＯＸ法による処理前のシリコンゲルマニウムＳi１−ｘＧeｘ 層１２のゲルマニウムＧeの組成比ｘに影響を受けるものであって（図２参照）、ゲルマニウムＧeの組成比ｘを低下させる程、転位密度が低減される（図３参照）という知見を発見するに至り、本発明をなし得た。ここで、特許文献１に記載された従来技術と比較すると、従来技術は、ゲルマニウムＧeの組成比を、シリコンゲルマニウム層の表面の酸化、汚染を防止するという目的のために、水素終端処理に必要なフッ酸溶液の最低濃度との関係で定めるものであって、転位密度を低減させる目的で、転位密度の大きさとの関係でゲルマニウムＧeの組成比を定めるという本発明の知見を、何ら示唆するものではない。また、特許文献１には、埋込酸化膜形成前のシリコンゲルマニウム層のゲルマニウムＧeの組成比を２０％にするという従来の技術常識が記載されているが、この記載は、転位密度を低減させるために埋込酸化膜形成前のシリコンゲルマニウム層のゲルマニウムＧeの組成比を低下させるという従来の技術常識に反した本発明の知見を、何ら示唆するものではない。
第１発明によれば、ＳＩＭＯＸ法による処理前のシリコンゲルマニウムＳi１−ｘＧeｘ 層１２のゲルマニウムＧeの組成比ｘを、ＳＩＭＯＸ法による処理後のシリコンゲルマニウムＳi１−ｙＧeｙ 層１５の転位密度が所定レベル以下となる所定値以下の組成比に調整して、ＳＧＯＩ基板を製造するようにしたので、シリコンゲルマニウムＳi１−ｙＧeｙ 層（ＳＧＯＩ層）１５の転位密度が十分に低下し、高品質なＳＧＯＩ基板１０が得られる。
望ましくは、ＳＩＭＯＸ法による処理後のシリコンゲルマニウムＳi１−ｙＧeｙ 層（ＳＧＯＩ層）１５の転位密度を、１０６ｃｍ−２以下となる組成比ｘに調整する（図３参照；第２発明）。
また、望ましくは、ＳＩＭＯＸ法による処理前のシリコンゲルマニウムＳi１−ｘＧeｘ 層１２のゲルマニウムＧeの組成比ｘを、０．０５（５％）以下にすることで、ＳＯＩ基板で転位密度が低下する領域であると考えられているドーズウインドの領域で、転位密度を十分に低下（測定限界以下）させることが可能となり（図２参照）、転位を、少なくとも、このドーズウインド領域で十分に抑制させることができるようになる（第３発明）。
第４発明は、第１発明の製造方法によって製造されたＳＧＯＩ基板であり、その基板の特徴は、その製造方法によって製造されたために、シリコンゲルマニウムＳi１−ｙＧeｙ 層（ＳＧＯＩ層）１５の転位密度が、１０６ｃｍ−２以下となっていることである。
以下、図面を参照して本発明に係るＳＧＯＩ基板製造方法の実施の形態について説明する。
まず、本発明の実施形態の製造工程について説明する。
図１（ａ）、（ｂ）、（ｃ）、（ｄ）は、実施形態の製造工程を示しており、基板の断面を概念的に示している。
同図１に示すように、シリコン基板１１が用意され（図１（ａ））、このシリコン基板１１上に、ゲルマニウムＧeの組成比がｘのシリコンゲルマニウムＳi１−ｘＧeｘ層１２がエピタキシャル成長により形成される（図１（ｂ））。
つぎに、図１（ｃ）、（ｄ）に示すＳＩＭＯＸ法による処理を経て、埋込酸化膜１４上に、シリコンゲルマニウムＳi１−ｙＧeｙ層１５が形成されたＳＧＯＩ基板１０が製造される。
すなわち、シリコンゲルマニウムＳi１−ｘＧeｘ層１２が成長したシリコン基板１１に、所定ドーズ量（単位面積当たりのイオンの個数）の酸素のイオンＯ＋がイオン注入装置によって注入される。これにより所定ドーズ量の酸素イオンＯ＋のイオン注入層１３が、シリコン基板１１とシリコンゲルマニウムＳi１−ｘＧeｘ層１２′との間に形成される。また、イオン注入層１３の形成に伴い、シリコンゲルマニウムＳi１−ｘＧeｘ層１２は、層厚の薄い層１２′に変化する（図１（ｃ））。
つぎに、基板に対して高温アニールが施される。これによりイオン注入された酸素イオンＯ＋ がシリコンＳiと反応して、ＳｉＯ２となり、イオン注入層１３は、シリコンゲルマニウムＳi１−ｘＧeｘ層１２′の下で埋込酸化膜１４に変化する。高温アニール処理前のシリコンゲルマニウムＳi１−ｘＧeｘ層１２′は、高温アニールによって、層１２′を構成するゲルマニウムＧeがバルク中に拡散するともに、層１２′を構成するシリコンＳiが雰囲気中の酸素と反応し表面に酸化膜を形成することで層厚が薄く変化するとともに、組成比が変化し、酸素イオン注入前のゲルマニウム組成比ｘとは異なるゲルマニウム組成比ｙのシリコンゲルマニウムＳi１−ｙＧeｙ層１５に変化される。このシリコンゲルマニウムＳi１−ｙＧeｙ層１５は、ＳＧＯＩ（シリコンゲルマニウム オン インシュレータ）層と呼ばれる（図１（ｄ））。
以上のようにして、ＳＧＯＩ基板１０が完成する。
つぎに、本発明の知見を示すグラフについて説明する。
図２は、ＳＩＭＯＸ法による処理後のシリコンゲルマニウムＳi１−ｙＧeｙ 層１５の転位密度が、ＳＩＭＯＸ法による処理前のシリコンゲルマニウムＳi１−ｘＧeｘ 層１２のゲルマニウムＧeの組成比ｘに影響を受けることを示すグラフである。
図２の横軸は、図１（ｃ）の酸素イオン注入工程でイオン注入された酸素イオンＯ＋のドーズ量（１０１７/ｃｍ２）であり、縦軸は、ＳＩＭＯＸ法による処理後のシリコンゲルマニウムＳi１−ｙＧeｙ層（ＳＧＯＩ層）１５の転位密度（ｃｍ−２）である。
図２において、実線で示す特性２０、２１は、ＳＯＩ基板を製造する際の酸素イオンＯ＋ドーズ量と、埋込酸化膜上のシリコンＳi層の転位密度との関係を示している。
埋込酸化膜上にシリコンＳi層を形成する際（ＳＯＩ基板を製造する際）には、特性２０で示すように、酸素イオンＯ＋ドーズ量が低い領域で転位密度のピーク値が存在する。酸素イオンＯ＋ドーズ量を増加させると、ある酸素イオンＯ＋ドーズ量の値２０ａ以上で転位密度は、１０２ （ｃｍ−２ ）以下となる。そして、更に酸素イオンＯ＋ドーズ量を増加させると、特性２１で示すように、ある酸素イオンＯ＋ドーズ量の値２１ａで転位密度は、１０２ （ｃｍ−２ ）以上に立ち上がり、以後、酸素イオンＯ＋ドーズ量の増加に伴い転位密度が上昇する。
このように、ＳＯＩ基板の場合には、酸素イオンＯ＋ドーズ量の特定の領域（２０ａ〜２１ａ）で、転位密度が十分に低レベルとなる領域（１０２ （ｃｍ−２ ）以下）、つまり「ドーズウインド」と呼ばれる領域が存在することが知られていた。
そこで、ＳＧＯＩ基板についても同様なドーズウインドの領域が存在するかどうかについて実験を行った。その結果、ＳＩＭＯＸ法による処理前のシリコンゲルマニウムＳi１−ｘＧeｘ 層１２のゲルマニウムＧeの組成比ｘの値を低くすると、ドーズウインドが形成されることを発見するに至った。
図２において、破線で示す特性２２、一点鎖線で示す特性２３は、ＳＧＯＩ基板を製造する際の酸素イオンＯ＋ドーズ量と、埋込酸化膜１４上のシリコンゲルマニウムＳi１−ｙＧeｙ層（ＳＧＯＩ層）１５の転位密度との関係を示している。特性２２は、ゲルマニウムＧeの組成比ｘを１０％とした場合であり、特性２３は、ゲルマニウムＧeの組成比ｘを５％とした場合である。
埋込酸化膜１４上にシリコンゲルマニウム層（ＳＧＯＩ層）１５を形成する際（ＳＧＯＩ基板１０を製造するに際）に、特性２２で示すように、ゲルマニウムＧeの組成比ｘを１０％にすると、酸素イオンＯ＋ドーズ量の特定の領域（２０ａ〜２１ａ）で、転位密度は、１０８ （ｃｍ−２ ）と高レベルとなるが、特性２３で示すように、ゲルマニウムＧeの組成比ｘを５％にすると、酸素イオンＯ＋ドーズ量の特定領域（２０ａ〜２１ａ）での転位密度は、１０６ （ｃｍ−２ ）以下という低レベルに転じる。
このように、ＳＩＭＯＸ法による処理前のシリコンゲルマニウムＳi１−ｘＧeｘ 層１２のゲルマニウムＧeの組成比ｘを、０．０５（５％）以下にすることで、ＳＯＩ基板で転位密度が低下する領域であると考えられているドーズウインドの領域（２０ａ〜２１ａ）で、転位密度を十分に低下させることが可能となり、転位を、少なくとも、このドーズウインド領域（２０ａ〜２１ａ）で十分に抑制させることができるようになる。
また、図３は、ゲルマニウムＧeの組成比ｘを低下させる程、転位密度が低減されることを示すグラフである。
図３の横軸は、ＳＩＭＯＸ法による処理前のシリコンゲルマニウムＳi１−ｘＧeｘ 層１２のゲルマニウムＧeの濃度（組成比）ｘ（％）であり、縦軸は、ＳＩＭＯＸ法による処理後のシリコンゲルマニウムＳi１−ｙＧeｙ層（ＳＧＯＩ層）１５の転位密度（ｃｍ−２）である。破線で示す特性３０は、酸素イオンＯ＋ドーズ量が４×１０１７/ｃｍ２のときのゲルマニウム濃度（組成比）ｘと転位密度との相関関係を示している。製品の品質上問題ないとするためには、シリコンゲルマニウムＳi１−ｙＧeｙ層（ＳＧＯＩ層）１５の転位密度を１０６ｃｍ−２以下とすることが望ましく、そのためには、図３に示す特性３０に従い転位密度が１０６ｃｍ−２以下となるように、ＳＩＭＯＸ法による処理前のシリコンゲルマニウム層Ｓi１−ｘＧeｘ 層１２のゲルマニウムＧeの組成比ｘを調整すればよい。
以上のような知見に基づいて、本実施形態では、ＳＩＭＯＸ法による処理前のシリコンゲルマニウムＳi１−ｘＧeｘ 層１２のゲルマニウムＧeの組成比ｘを、ＳＩＭＯＸ法による処理後のシリコンゲルマニウムＳi１−ｙＧeｙ 層１５の転位密度が所定レベル以下となる所定値以下の組成比に調整して、ＳＧＯＩ基板１０を製造する。これにより、シリコンゲルマニウムＳi１−ｙＧeｙ 層（ＳＧＯＩ層）１５の転位密度が十分に低下し、高品質なＳＧＯＩ基板１０が得られる。
そして、望ましくは、ＳＩＭＯＸ法による処理後のシリコンゲルマニウム層Ｓi１−ｙＧeｙ 層（ＳＧＯＩ層）１５の転位密度を、１０６ｃｍ−２以下となる組成比ｘに調整する。
また、望ましくは、ＳＩＭＯＸ法による処理前のシリコンゲルマニウムＳi１−ｘＧeｘ 層１２のゲルマニウムＧeの組成比ｘを、０．０５（５％）以下にする。これにより、ＳＯＩ基板で転位密度が低下する領域であると考えられているドーズウインドの領域で、転位密度を十分に低下（測定限界以下）させることが可能となる。
（実施例）
つぎに、処理条件の一例を示す。
つぎに、処理条件の一例を示す。
実験では、図１（ｂ）に示すシリコンゲルマニウムＳi１−ｘＧeｘ 層１２のゲルマニウムＧeの濃度（組成比）ｘ（％）を、０％、５％、１０％に調整して、それぞれついて下記の処理条件で、ＳＧＯＩ基板１０を製造した。エピタキシャル成長層１２は、膜厚４００ｎｍにした。
図１（ｃ）に示す酸素イオン注入工程では、加速電圧を１８０ｋeＶとし、基板温度を５５０゜Ｃに設定した。酸素イオンＯ＋ を注入して、ドーズ量を４×１０１７/ｃｍ２ にした。
図１（ｄ）に示す高温アニールは、１３５０゜Ｃの温度で、４時間、行った。
この結果、厚さ８５ｎｍの埋込酸化膜１４の上に、厚さ３２０ｎｍのシリコンゲルマニウム層Ｓi１−ｙＧeｙ 層（ＳＧＯＩ層）１５が形成されたＳＧＯＩ基板１０が得られた。
ＳＩＭＯＸ法による処理前（酸素イオン注入前）のゲルマニウムＧe濃度（組成比）ｘ（％）がそれぞれ、０％、５％、１０％のものに対応して、ＳＩＭＯＸ法による処理後のゲルマニウムＧe濃度（組成比）ｙ（％）は、０％、２．７％、５．４％となり、欠陥密度は、それぞれ、１０３以下、１０６以下、１０８（ｃｍ−２ ）となった。
Claims (4)
- シリコン基板上に、シリコンゲルマニウムＳi１−ｘＧeｘ（ｘはゲルマニウムＧeの組成比）の層を形成し、さらにＳＩＭＯＸ法による処理を経て、埋込酸化膜上に、シリコンゲルマニウムＳi１−ｙＧeｙ（ｙはゲルマニウムＧeの組成比）の層が形成された半導体基板を製造するに際し、
前記ＳＩＭＯＸ法による処理前のシリコンゲルマニウム層Ｓi１−ｘＧeｘ のゲルマニウムＧeの組成比ｘを、前記ＳＩＭＯＸ法による処理後のシリコンゲルマニウム層Ｓi１−ｙＧeｙ の転位密度が所定レベル以下となる所定値以下の組成比に調整して、
ＳＧＯＩ基板を製造すること
を特徴とする半導体基板の製造方法。 - 前記ＳＩＭＯＸ法による処理後のシリコンゲルマニウム層Ｓi１−ｙＧeｙ の転位密度が、１０６ｃｍ−２以下となる組成比ｘに調整されること
を特徴とする請求項１記載の半導体基板の製造方法。 - 前記ＳＩＭＯＸ法による処理前のシリコンゲルマニウム層Ｓi１−ｘＧeｘ のゲルマニウムＧeの組成比ｘは、０．０５（５％）以下であること
を特徴とする請求項１または２記載の半導体基板の製造方法。 - シリコン基板上に、シリコンゲルマニウムＳi１−ｘＧeｘ（ｘはゲルマニウムＧeの組成比）の層が形成され、さらにＳＩＭＯＸ法による処理を経て、埋込酸化膜上に、シリコンゲルマニウムＳi１−ｙＧeｙ（ｙはゲルマニウムＧeの組成比）の層が形成されて製造された半導体基板であって、
前記ＳＩＭＯＸ法による処理前のシリコンゲルマニウム層Ｓi１−ｘＧeｘ のゲルマニウムＧeの組成比ｘを、前記ＳＩＭＯＸ法による処理後のシリコンゲルマニウム層Ｓi１−ｙＧeｙ の転位密度が１０６ｃｍ−２以下となる組成比ｘに調整されてて、製造された、シリコンゲルマニウム層Ｓi１−ｙＧeｙ の転位密度が、１０６ｃｍ−２以下となっている半導体基板。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004223460 | 2004-07-30 | ||
| JP2004223460 | 2004-07-30 | ||
| PCT/JP2005/013744 WO2006011517A1 (ja) | 2004-07-30 | 2005-07-27 | 半導体基板の製造方法および半導体基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPWO2006011517A1 true JPWO2006011517A1 (ja) | 2008-05-01 |
Family
ID=35786267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006527825A Pending JPWO2006011517A1 (ja) | 2004-07-30 | 2005-07-27 | 半導体基板の製造方法および半導体基板 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US20090170292A1 (ja) |
| EP (1) | EP1806768A4 (ja) |
| JP (1) | JPWO2006011517A1 (ja) |
| DE (1) | DE112005001822T5 (ja) |
| TW (1) | TWI267918B (ja) |
| WO (1) | WO2006011517A1 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09321307A (ja) * | 1996-05-29 | 1997-12-12 | Toshiba Corp | 半導体装置 |
| JP2000031491A (ja) * | 1998-07-14 | 2000-01-28 | Hitachi Ltd | 半導体装置，半導体装置の製造方法，半導体基板および半導体基板の製造方法 |
| JP2001148473A (ja) * | 1999-09-09 | 2001-05-29 | Toshiba Corp | 半導体装置及びその製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6743651B2 (en) * | 2002-04-23 | 2004-06-01 | International Business Machines Corporation | Method of forming a SiGe-on-insulator substrate using separation by implantation of oxygen |
-
2005
- 2005-06-30 TW TW094122111A patent/TWI267918B/zh not_active IP Right Cessation
- 2005-07-27 EP EP05767020A patent/EP1806768A4/en not_active Withdrawn
- 2005-07-27 WO PCT/JP2005/013744 patent/WO2006011517A1/ja active Application Filing
- 2005-07-27 JP JP2006527825A patent/JPWO2006011517A1/ja active Pending
- 2005-07-27 DE DE112005001822T patent/DE112005001822T5/de not_active Withdrawn
- 2005-07-27 US US11/658,949 patent/US20090170292A1/en not_active Abandoned
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09321307A (ja) * | 1996-05-29 | 1997-12-12 | Toshiba Corp | 半導体装置 |
| JP2000031491A (ja) * | 1998-07-14 | 2000-01-28 | Hitachi Ltd | 半導体装置，半導体装置の製造方法，半導体基板および半導体基板の製造方法 |
| JP2001148473A (ja) * | 1999-09-09 | 2001-05-29 | Toshiba Corp | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE112005001822T5 (de) | 2007-06-14 |
| TW200608490A (en) | 2006-03-01 |
| US20090170292A1 (en) | 2009-07-02 |
| EP1806768A1 (en) | 2007-07-11 |
| TWI267918B (en) | 2006-12-01 |
| EP1806768A4 (en) | 2007-11-28 |
| WO2006011517A1 (ja) | 2006-02-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4427489B2 (ja) | 半導体装置の製造方法 | |
| JP4582487B2 (ja) | ＳｉＧｅオンインシュレータ基板材料 | |
| EP1801854B1 (en) | Method for manufacturing semiconductor wafer | |
| US6861158B2 (en) | Formation of silicon-germanium-on-insulator (SGOI) by an integral high temperature SIMOX-Ge interdiffusion anneal | |
| JP5334354B2 (ja) | 半導体装置の製造方法 | |
| US20060214257A1 (en) | Production method of strained silicon-SOI substrate and strained silicon-SOI substrate produced by same | |
| JP2004014856A (ja) | 半導体基板の製造方法及び半導体装置の製造方法 | |
| JP3940412B2 (ja) | 欠陥性半導体結晶材料の品質改善方法 | |
| JP2006524426A (ja) | 基板上に歪層を製造する方法と層構造 | |
| US7514343B2 (en) | Method for manufacturing SIMOX wafer and SIMOX wafer | |
| JP4972330B2 (ja) | シリコンエピタキシャルウェーハの製造方法 | |
| US7977221B2 (en) | Method for producing strained Si-SOI substrate and strained Si-SOI substrate produced by the same | |
| JP2010040931A (ja) | 半導体基板の製造方法及び半導体基板 | |
| JP4289864B2 (ja) | 半導体装置及び半導体装置製造方法 | |
| JPWO2006011517A1 (ja) | 半導体基板の製造方法および半導体基板 | |
| JP4757519B2 (ja) | 歪Ｓｉ−ＳＯＩ基板の製造方法および該方法により製造された歪Ｓｉ−ＳＯＩ基板 | |
| JP2004349522A (ja) | 半導体基板の製造方法 | |
| JP2003234289A (ja) | 歪み緩和膜の製造方法、および、歪み緩和膜を有する積層体 | |
| JP2007036134A (ja) | 半導体ウェーハ及び半導体装置の製造方法 | |
| WO2015188461A1 (zh) | 一种嵌入式锗硅应变pmos器件结构的制作方法 | |
| JP2011124280A (ja) | Ｓｏｉウェーハの製造方法及びｓｏｉウェーハ | |
| CN115315784A (zh) | 单晶硅基板中的施主浓度的控制方法 | |
| JP2008159868A (ja) | Ｓｉｍｏｘ基板の製造方法 | |
| JP2005093797A (ja) | 半導体基板及びその製造方法 | |
| JP2004342816A (ja) | 半導体基板の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080725 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120124 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20121106 |