JP3940412B2 - 欠陥性半導体結晶材料の品質改善方法 - Google Patents

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Description

本発明は、半導体構造の製造方法に関し、より詳細には欠陥性半導体結晶の表面近くの材料品質の改善方法に関する。
最近の半導体技術では、歪みシリコン・オン・インシュレータ（ＳＳＯＩ）基板が、歪みのないシリコン・オン・インシュレータ出発基板（すなわち、ＳＯＩ）に比べて、その基板中での優れた荷電移動度の故に、高性能相補性金属酸化膜半導体（ＣＭＯＳ）デバイス技術での使用が考慮されている。
低欠陥密度ＳｉＧｅオン・インシュレータ（ＳＧＯＩ）材料は、現在、１）バルクＳｉ基板上に緩和シリコンゲルマニウム（ＳｉＧｅ）合金層を成長させ、この緩和ＳｉＧｅ合金層を酸化「ハンドル」基板上に層移転させる方法、または２）既存のＳＯＩ基板上に歪みＳｉＧｅ合金層を成長させ、それに続いて高温でアニールし、それによってこの酸化膜層の上のＳｉＧｅ合金層を均一化し緩和させる方法の２つのうちのどちらかによって作製されている。
このＳｉＧｅオン・インシュレータ（ＳＧＯＩ）材料を形成した後に、Ｓｉの層をエピタキシャル成長させて歪みシリコン層（引っ張り歪み）を形成する。低欠陥ＳＧＯＩの場合でさえ、ＳｉＧｅテンプレート上にＳｉを直接成長させる結果として、歪みシリコン層内に欠陥を生成することが可能である。歪みシリコン層が現在のＣＭＯＳ集積回路（ＩＣ）技術で有用となるためには、この材料の電気的活性領域内の欠陥数を最小に保たねばならない。
今日まで、ＳＳＯＩ基板などの欠陥性半導体結晶の表面近くの材料品質を改善することに関する先行技術はない。本発明は、欠陥性半導体結晶の材料品質を改善する方法を提供する。
本発明は、上記の欠陥性半導体結晶の表面近くの品質を改善する方法を提供することを目的とする。
本発明の別の目的は、単純でコスト効率がよく従来のＣＭＯＳ処理に適合した欠陥性半導体結晶材料の品質を改善する方法を提供することである。
本発明のさらに別の目的は、欠陥性のバルクまたはヘテロ構造半導体結晶材料の品質を改善する方法を提供することである。
上記その他の目的並びに利点は、本発明において、欠陥性半導体結晶材料をアモルファス化ステップにかけ、続いて熱処理ステップにかけることによって実現される。本発明によれば、このアモルファス化ステップで、欠陥性半導体結晶材料の表面領域を含めた領域を部分的または完全にアモルファス化させる。次に、この欠陥性半導体結晶材料のアモルファス化領域を再結晶化するために、熱処理ステップを実施する。具体的には、本発明では、欠陥性半導体結晶材料の非アモルファス化領域から固相結晶を再成長させることによって再結晶化を実施する。
この固相再成長により、アモルファス層を越えて延びる欠陥のみが移動し、したがってどんなＳｉ（または他のエピタキシャル層の）成長に関係する欠陥も除去される。半導体結晶材料、たとえば、Ｓｉ／ＳｉＧｅヘテロ構造が、歪みを解放する欠陥の発生に関して熱力学的に安定である限り、アモルファス化半導体結晶材料は、追加の欠陥を導入することなく同じ規模の歪みで再結晶化する。本発明では、アモルファス領域が、半導体結晶材料内の埋め込みアモルファス層（たとえば、埋め込み酸化膜層）にまで延びないか、または半導体結晶材料を完全に貫通して延びない限り、固相の再結晶化が起きる。バルク歪みＳｉ技術では、層は、アモルファス／単結晶界面の材料品質によって規定される欠陥密度で再成長する。
大まかにいうと、本発明の方法は、
欠陥性半導体結晶材料の領域を部分的または完全にアモルファス化するステップと、
このアモルファス化欠陥性半導体結晶材料を熱処理して前記部分的または完全にアモルファス化した領域を再結晶化し、それによって欠陥性半導体結晶材料に比べて欠陥密度の低い再結晶化領域を形成するステップとを含む。
次に、欠陥性半導体結晶材料の品質を改善する方法を提供する本発明を、本出願に添付の図面を参照して、より詳細に説明する。添付の図面において同じまたは対応する構成要素は、同じ参照番号で示す。
まず、図１を参照すると、本発明に使用することができる可能な欠陥性半導体結晶材料１０の１つが示してある。具体的には、図１に示した欠陥性半導体結晶材料１０は、底部半導体層１２、耐Ｇｅ拡散性バリア１４、（部分的にまたは完全に）緩和したＳｉＧｅ合金層１６、および（引っ張り）歪みＳｉ層１８を備えるＳＳＯＩ基板である。
本発明の図面および以下の説明では、この欠陥性半導体結晶材料をＳＳＯＩヘテロ構造として記述するが、本発明はこのタイプの欠陥性半導体結晶材料だけに限定されるものではない。そうではなくて、本発明は他のタイプの欠陥性半導体結晶材料にも同等に有効である。やはり本発明で使用することができる他のタイプの欠陥性半導体結晶材料の例としては、それだけには限らないが、Ｓｉ、ＳｉＧｅ、ＳｉＧｅＣ、ＳｉＣ、Ｇｅ、ＧａＡｓ、ＩｎＰ、ＩｎＡｓ、および他のＩＩＩ／Ｖ化合物半導体がある。
この欠陥を含む半導体結晶材料１０は、バルク基板またはウェハ、最上層として上述の半導体材量の少なくとも１種を有する多層半導体、あるいは別のヘテロ構造でよい。たとえば、シリコン・オン・インシュレータまたはＳｉＧｅオン・インシュレータ（ＳＧＯＩｓ）を、欠陥性半導体結晶材料１０として用いることができる。欠陥性半導体結晶材料１０中に存在する欠陥の密度は、約１００欠陥／ｃｍ２以上であり、より典型的には、ＳＯＩ基板の場合は欠陥数が約１０〜約１０４欠陥／ｃｍ２、ＳＧＯＩ基板の場合は約１０４〜約１０８欠陥／ｃｍ２である。「欠陥」という用語には貫通欠陥、積層欠陥、微小双晶、およびそれらの組み合わせが含まれる。
欠陥性半導体結晶材料１０は、当業者に周知の従来法を使用して作製される。たとえば、バルク半導体結晶材料形成には、結晶成長法または引き上げ法が使用できる。ＳＯＩ基板形成には、ＳＩＭＯＸ（酸素イオン注入による分離）法またはウェハ・ボンディング法が使用できる。図１に示すようなＳＧＯＩ基板を形成する１つの方法は、緩和シリコンゲルマニウム（ＳｉＧｅ）合金層をバルクＳｉ基板上に成長させ、それに続いてこの緩和ＳｉＧｅ合金層を酸化された「ハンドル」基板上に層移転させることである。ＳＧＯＩ基板を形成する別の方法は、既存のＳＯＩ基板上に歪みＳｉＧｅ合金層を成長させ、それに続いて高温アニールして酸化膜層の上のＳｉＧｅ合金層を均一化しかつ緩和させることである。ＳＧＯＩ基板を作製するのに使用される上記の２つの方法においては、Ｓｉ層またはＳｉ／ＳｉＧｅヘテロ構造を、ＳＧＯＩ基板の表面上にエピタキシャル成長させてＳＳＯＩ基板を形成することができる。
次いで、上部表面から下に延びる欠陥性半導体基板１０の上部領域を部分的にまたは完全にアモルファス化する。アモルファス化は、たとえば、最初は単結晶である欠陥性半導体構造１０の表面内にイオン注入することで達成できる。イオン注入によるアモルファス化は、欠陥性半導体基板１０の表面領域に衝突するイオンが表面領域内のロング・レンジの結晶秩序をなくすのに十分な基板原子を移動させるときに発生する。アモルファス化プロセスでは、通常、最初にある臨界的な注入量で微視的なアモルファス・クラスタが形成される。次いで、このアモルファス・クラスタは、アモルファス・クラスタが重なり合うまで注入プロセスが続くにつれてサイズが増大していく。アモルファス・クラスタの形成開始からアモルファス・クラスタの重複までの間の表面領域の状態が、部分的にアモルファス化したと見なされる。アモルファス・クラスタが重複しているとき、表面領域は完全にアモルファス化したと見なされる。
ここに示す例では、ＳＳＯＩ基板の歪みＳｉ層１８および緩和ＳｉＧｅ合金層１６は、部分的にまたは完全にアモルファス化している。このアモルファス化領域を図２に２０で示す。図示のように、アモルファス化領域は、表面からアモルファス化中に使用した条件によって決まる深さまで下方に延びる。アモルファス化領域２０の深さは、図示のＳＳＯＩ構造の耐Ｇｅ拡散性層１４まで延びてはならない。ＳＯＩ構造を使用するときは、アモルファス化領域２０は、埋め込み酸化膜層内までは延びない。バルク半導体結晶材料を使用するときは、アモルファス化領域２０は、バルク材料を完全に貫通しては延びない。
一般に、アモルファス領域２０の深さは、欠陥性半導体結晶材料１０の上部表面から測って、約１〜約２００ｎｍであり、より典型的には、約５〜約１００ｎｍである。
アモルファス領域２０は、結晶半導体材料中にアモルファス化領域を形成されるか、なお従来のＣＭＯＳ処理およびＣＭＯＳ材料に適合しているどんな方法を用いて形成することもできる。本発明の一実施形態では、アモルファス化領域２０は、イオン注入によって形成される。イオン注入プロセスは従来のビーム・ライン注入（イオン）装置またはプラズマイマージョンイオン注入装置を使用して実施できる。本発明のさらに別の実施形態では、アモルファス化イオンの高エネルギ・プラズマを使用することができる。この実施形態では、プラズマは、無線周波数（ＲＦ）または直流（ＤＣ）のプラズマ放電源によって発生させることができる。
上述したどの場合においてもアモルファス化は、部分的にまたは完全にアモルファス化し領域２０を形成することができる高エネルギ・イオンの存在下で実施される。欠陥性半導体結晶材料１０中にアモルファス化領域２０を生成するために本発明で使用することができる高エネルギ・イオンの例示的な例としては、Ｂ、Ｇａ、Ｉｎ、Ｃ、Ｓｉ、Ｇｅ、Ｎ、Ｐ、Ａｓ、Ｓｂ、Ｎｅ、（Ａｒ、Ｋｒ、Ｘｅなどの）希ガスイオン、またはそれらの任意の同位体および混合物がある。一実施形態では、高エネルギ・イオンとして、Ｇｅまたはその同位体を使用することが好ましい。
上述の様々な方法のうち、ビーム・ライン注入機を使用し、欠陥性半導体結晶材料中に高エネルギ・イオンを注入することが好ましい。ビーム・ライン注入機を使用するときは、使用するイオンに応じて、約１０１２〜約１０１６原子／ｃｍ２の注入量、より好ましくは、約１０１３〜約５×１０１５原子／ｃｍ２の注入量で高エネルギ・イオンを注入する。エネルギの注入は、半導体結晶材料に注入される高エネルギ・イオンの種類によって変わり得る。
注入は連続モードで実施することができ、またパルス・モードを使用して実施することもできる。注入は、欠陥性半導体結晶材料の表面全体にわたって実施することができ、またパターン化注入法を使用して非アモルファス領域によって互いに分離したアモルファス領域を形成することもできる。上述した他の技法を使用して欠陥性半導体材料上のパターン化マスク層を用いることによってパターン化構造を形成することもできる。このパターン化マスク層は堆積およびリソグラフィによって形成される。パターン化マスク層は、高エネルギ・イオンがその内部を通過することのできない材料からなっているか、または高エネルギ・イオンがその内部を通過することのできないほどに厚い。
本発明のある実施形態では、アモルファス化プロセスをより効率的にするために、欠陥性半導体結晶材料の温度を室温（＜２０℃）より低く維持することもできる。具体的には、結晶材料の温度を下げると、注入プロセス自体の間、格子の再結晶化の速度が低下する（自己アニールまたはその場アニールと呼ぶ）。この手法を使用すると、他の方法で可能なよりも低い全イオン注入量で、部分的または完全なアモルファス化の条件が達成される。
次に、図３に示すようにアモルファス領域２０を含む構造を、アモルファス領域２０を再結晶化させて欠陥密度の低い再結晶層（または複数の層）にすることが可能な熱処理ステップにかける。図３中、参照番号１６’、１８’はＳＳＯＩ基板の再結晶層を示す。層１６、１８の再結晶化は、半導体結晶材料の下側の非アモルファス化領域から固相結晶を再成長させることによって実施される。この固相再成長によって、アモルファス領域を越えて延びる欠陥のみが移動し、したがってＳｉ成長に関係する欠陥がなくなる。ＳｉＧｅ層およびＳｉ層すなわち層１６、１８が歪み解放欠陥の発生に関して熱力学的に安定であるかぎり、これらの層は追加の欠陥を導入せずに同じ規模の歪みで再結晶する。
すなわち、熱処理を使用して層１６、１８の結晶性を回復させる。これは、単結晶／アモルファス層界面から固相結晶が再成長することによって生じる。この単結晶界面は、下側の単結晶ＳｉＧｅ層から表面に向かって上向きに成長する。このプロセスは、出発結晶層（シード層）が再成長のテンプレートとして働く点で気相エピタキシャル成長と物理的に類似している。したがって、アモルファス化した層は、それらがもともと持っていたのと同じ歪み状態で再成長する。
本発明の熱処理ステップは、約５００℃以上の温度で実施されるアニール・ステップである。より具体的には、本発明の熱処理ステップは、約５５０℃〜約１１００℃の温度で実施する。さらに、本発明の熱処理ステップは、Ｈｅ、Ａｒ、Ｎ２、Ｘｅ、Ｋｒ、Ｎｅなどの希ガスまたはそれらの混合物中で実施する。本発明で使用する好ましい希ガスはＮ２、Ｈｅ、Ａｒまたはそれらの混合物である。この希ガスはＯ２、ＮＯ、Ｎ２Ｏ、オゾン、空気などの酸素含有ガスの少なくとも１種で希釈することができる。熱処理ステップは、単一の目標温度で実施してもよいし、また様々なランプ・レートおよびソーク・タイムを使用した様々なランプ・サイクルおよびソーク・サイクルを使用することもできる。
本発明の熱処理ステップは、炉アニール、高速熱アニール、またはスパイク・アニールを含む。炉アニールを採用するときは、通常、約５００℃以上の温度、および約１５分以上の時間で炉アニールを実施する。好ましくは、炉アニールは約６５０℃〜約８００℃の温度、および約１５分〜約２５０分の時間で実施する。
高速熱アニール（ＲＴＡ）を使用するときは、一般的に、約８００℃以上の温度、約１０分以下の時間で、ＲＴＡを実施する。好ましくは、約９００℃〜約１０５０℃の温度、約１〜約３０秒の時間で、ＲＴＡを実施する。
スパイク・アニールを実施するときは、一般的に、約９００℃以上の温度、約５秒以下の時間で、スパイク・アニールを実施する。好ましくは、約９００℃〜約１１００℃の温度で、スパイク・アニールを実施する。
アモルファス化ステップおよび再結晶化ステップを含む本発明の方法では、あらかじめ形成した欠陥性半導体結晶材料の欠陥密度を低減させることができる。本発明では、欠陥密度を約１０％〜約９５％またはそれ以上低減させることができる。
アモルファス化／再結晶化サイクルを複数回反復することも、本明細書では企図されている。
図４は、それぞれ、成長したまま（点付き丸）、３×１０１４Ｇｅ／ｃｍ２−１５ｋｅＶでＧｅ注入後（四角）、および１０００℃／５秒の熱アニール後（実線）の、４００ÅＳｉＧｅの上に２００Åの歪みＳｉを成長させた各ＳＳＯＩ基板からの実際のＸ線ロッキング曲線データである。Ｓｉ層の歪み状態は、明確に回復しており、基板の大きなピークの右側の肩によって示されている。Ｓｉ内の歪みの規模は約０．５％である。
図５は予備形成されたＳＳＯＩ基板のピット欠陥を示す実際の光学顕微鏡写真を基に作成した図である。このピット欠陥の測定密度は約１０８ピット／ｃｍ２であった。
図６は、図５に示したのと同じＳＳＯＩ構造のアモルファス化および再結晶後の実際の光学顕微鏡写真を基に作成した図である。測定されたピット欠陥密度は５．５×１０６ピット／ｃｍ２であった。図５、６はこの同じＳＳＯＩ基板上にあり同じ倍率を用いていることに留意されたい。２桁を越えるピット欠陥の低減が観測された。
本発明では、その好ましい実施形態について具体的に示し、説明してきたが、本発明の範疇および精神から逸脱することなく、上述の、並びに他の形式および細部に変更を加え得ることは当業者には理解されよう。したがって、本発明は、ここに説明し示したとおりのものに限定されるものではなく、添付の特許請求の範囲に含まれることが意図されている。
本発明で使用できる可能な初期結晶ＳＳＯＩ構造の１つを示す（断面で見た）絵画図である。 図１の初期結晶ＳＳＯＩ構造内におけるアモルファス領域の形成を示す（断面で見た）絵画図である。 再結晶化後の図２の構造を示す（断面で見た）絵画図である。 図４は、４００ÅのＳｉＧｅ上に成長させた２００Åの歪みＳｉを有するＳＳＯＩ基板の、成長させたまま（点付丸で示す）、３×１０１４原子／ｃｍ２、１５ｋｅＶのＧｅ注入後（四角で示す）、および１０００℃−５秒の熱アニール後（実線で示す）のＸ線ロッキング曲線のデータである。 図５は、エッチング欠陥、すなわちアモルファス化および再結晶化の前の成長させたままのＳＳＯＩ基板からもたらされるピット欠陥の光学顕微鏡写真を基に作成した図である。 図６は、アモルファス化および再結晶後の図５のＳＳＯＩ基板の光学顕微鏡写真を基に作成した図である。
符号の説明
１０ 欠陥性半導体結晶材料
１２ 底部半導体層
１４ 耐Ｇｅ拡散性バリア
１６ 緩和ＳｉＧｅ合金層
１６’ ＳＳＯＩ基板１６の再結晶化層
１８ 歪みＳｉ層
１８’ ＳＳＯＩ基板１８の再結晶化層
２０ アモルファス化領域

Claims (22)

  1. 欠陥性半導体結晶材料の材料品質を改善する方法であって、
    欠陥性半導体結晶材料の領域を部分的にまたは完全にアモルファス化させることによって、アモルファス化領域を形成するアモルファス化ステップであって、前記欠陥性半導体結晶材料はエピタキシャル成長に関係する欠陥を含むヘテロ構造を含み、前記アモルファス化領域は前記欠陥性半導体結晶材料内に埋め込まれた絶縁層まで伸びないステップと、
    前記アモルファス化領域を熱処理して再結晶させ、それによって前記欠陥性半導体結晶材料に比べて前記エピタキシャル成長に関係する欠陥の密度が低減した再結晶領域を形成する熱処理ステップと、を含む方法。
  2. 前記欠陥性半導体結晶材料がＳｉＧｅ合金層上に形成されたＳｉ層を含む、請求項１に記載の方法。
  3. 前記Ｓｉ層が引っ張り歪みを受けており、前記ＳｉＧｅ合金層が部分的にまたは完全に緩和されている、請求項２に記載の方法。
  4. 前記ＳｉＧｅ合金層が耐Ｇｅ拡散性のバリア層上に設置されている、請求項２に記載の方法。
  5. 前記欠陥性半導体結晶材料が、Ｓｉ、ＳｉＧｅ、ＳｉＧｅＣ、ＳｉＣ、Ｇｅ、ＧａＡｓ、ＩｎＰ、ＩｎＡｓ、シリコン・オン・インシュレータ、およびＳｉＧｅオン・インシュレータからなる群から選択された半導体を含む、請求項１に記載の方法。
  6. 前記アモルファス化ステップが前記アモルファス化領域を形成できるイオンを使用して実施される、請求項１に記載の方法。
  7. 前記イオンが、Ｂ、Ｇａ、Ｉｎ、Ｃ、Ｓｉ、Ｇｅ、Ｎ、Ｐ、Ａｓ、Ｓｂ、希ガスイオン、あるいはそれらの任意の同位体または混合物からなる群から選択される、請求項６に記載の方法。
  8. 前記アモルファス化ステップがイオン注入によって実施される、請求項１に記載の方法。
  9. 前記欠陥性半導体結晶材料が前記イオン注入中２０℃より低い温度に維持される、請求項８に記載の方法。
  10. 前記アモルファス化ステップがプラズマイマージョンイオン注入によって実施される、請求項１に記載の方法。
  11. 前記アモルファス化ステップがプラズマ放電源によって実施される、請求項１に記載の方法。
  12. 前記アモルファス化領域が、前記欠陥性半導体結晶材料の上表面から１〜２００ｎｍの深さを有する、請求項１に記載の方法。
  13. 前記アモルファス化ステップが、１０１２〜１０１６原子／ｃｍ２のイオン注入によって実施される、請求項１に記載の方法。
  14. 前記熱処理ステップが希ガス雰囲気中で実施される、請求項１に記載の方法。
  15. 前記希ガスがＨｅ、Ａｒ、Ｎ２、Ｘｅ、Ｋｒ、Ｎｅまたはそれらの混合物を含む、請求項１４に記載の方法。
  16. 前記希ガスが酸素含有ガスで希釈される、請求項１４に記載の方法。
  17. 前記熱処理ステップが５００℃以上で実施される、請求項１に記載の方法。
  18. 前記熱処理ステップが炉アニールで、５００℃以上の温度、１５分以上の時間で実施される、請求項１に記載の方法。
  19. 前記熱処理ステップが高速熱アニール（ＲＴＡ）で、８００℃以上の温度、１０分以下の時間で実施される、請求項１に記載の方法。
  20. 前記熱処理ステップがスパイク・アニールで、９００℃以上の温度、５秒以下の時間で実施される、請求項１に記載の方法。
  21. 欠陥性半導体結晶材料の材料品質を改善する方法であって、
    前記欠陥性半導体結晶材料の領域にイオンを導入して前記欠陥性半導体結晶材料中にアモルファス化領域を形成するステップであって、前記欠陥性半導体結晶材料はエピタキシャル成長に関係する欠陥を含むヘテロ構造を含み、前記アモルファス化領域は前記欠陥性半導体結晶材料内に埋め込まれた絶縁層まで伸びないステップと、
    前記アモルファス化領域を熱処理して再結晶させ、それによって前記欠陥性半導体結晶材料に比べて前記エピタキシャル成長に関係する欠陥の密度が低減した再結晶領域を形成するステップと、を含む方法。
  22. 欠陥性半導体結晶材料の材料品質を改善する方法であって、
    １０１２〜１０１６原子／ｃｍ２のイオンを前記欠陥性半導体結晶材料の領域に注入して前記欠陥性半導体結晶材料中にアモルファス化領域を形成するステップであって、前記欠陥性半導体結晶材料はエピタキシャル成長に関係する欠陥を含むヘテロ構造を含み、前記アモルファス化領域は前記欠陥性半導体結晶材料内に埋め込まれた絶縁層まで伸びないステップと、
    前記アモルファス化領域を熱処理して再結晶させ、それによって前記欠陥性半導体結晶材料に比べて前記エピタキシャル成長に関係する欠陥の密度が低減した再結晶領域を形成するステップであって、前記熱処理が８００℃以上の温度、１０分以下の時間で実施される高速熱アニールを用いて実施されるステップとを含む方法。
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