KR20070100787A - Ｃｖｄ 에칭 및 증착 시퀀스에 의해 형성되는 ｃｍｏｓ트랜지스터 접합 영역들 - Google Patents

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글렌 글라스
앤드류 웨스트메이어
마이클 하텐도르프
제프리 원크
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인텔 코오퍼레이션
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Abstract

이 발명은 대체 소스-드레인 CMOS 트랜지스터들의 기술에 대해 부언한다. 프로세스들은 설정된 일 장비를 사용해 기판 재료에서의 리세스를 에칭한 다음, 다른 장비에서 증착을 수행하는 단계를 수반할 수 있다. 대기 노출 없이 동일한 리액터에서 에칭 및 후속 증착을 수행하기 위한 방법이 개시된다. 대체 소스-드레인 애플리케이션들을 위한 소스-드레인 리세스의 장소내(in-situ) 에칭은 장소외(ex-situ) 에칭의 업계 상태에 비해 몇가지 이점들을 제공한다. (1) 에칭된 표면이 대기에 노출될 때의 실리콘-에피택셜층 계면의 오염을 제거하는 것에 의해, 그리고 (2) 에칭 리세스의 형태에 대한 정확한 제어에 의해 트랜지스터 구동 전류가 향상된다. 증착은 선택적 및 비선택적 방법들을 포함하는 다양한 기술들에 의해 수행될 수 있다. 블랭킷 증착의 경우, 성능 임계 영역들에서의 비결정성 증착을 방지하기 위한 대책도 제시된다.
대체 소스-드레인 CMOS 트랜지스터, 에칭, 증착, 실리콘-에피택셜층 계면, 구동 전류, 캐리어 이동도, 변형, 선택적 증착, 비선택적 증착

Description

ＣＶＤ 에칭 및 증착 시퀀스에 의해 형성되는 ＣＭＯＳ 트랜지스터 접합 영역들{CMOS TRANSISTOR JUNCTION REGIONS FORMED BY A CVD ETCHING AND DEPOSITION SEQUENCE}
본 발명은 회로 디바이스들과, 회로 디바이스들의 제조 및 구조에 관한 것이다.
기판상의 회로 디바이스들(예를 들어, 반도체(예를 들어, 실리콘) 기판상의 집적 회로(IC) 트랜지스터들, 저항기들, 커패시터들 등)에서의 증가된 성능이 통상적으로, 그 디바이스들의 설계, 제조, 및 동작 동안 고려되는 주요 인자이다. 예를 들어, CMOS(complementary metal oxide semiconductor)에서 사용되는 것들과 같은, MOS(metal oxide semiconductor) 트랜지스터 디바이스들의 설계 및 제조 또는 형성 동안, 대개는 n-MOS(N-type MOS) 디바이스 채널들에서의 전자들의 이동을 증가시키고 p-MOS(P-type MOS) 디바이스 채널들에서의 양으로 하전된 홀(hole)들의 이동을 증가시키는 것이 소망된다. 디바이스 성능을 평가하는 핵심 파라미터는 소정 설계 전압에서 전달되는 전류이다. 이 파라미터를 대개는 트랜지스터 구동 전류 또는 포화 전류(IDsat)라고 한다. 구동 전류는 트랜지스터의 채널 이동도 및 외 부 저항을 포함하는 인자들에 의해 영향을 받는다.
채널 이동도(channel mobility)는 트랜지스터의 채널 영역에서의 캐리어들(즉, 홀들 및 전자들)의 이동도를 의미한다. 증가된 캐리어 이동도는 소정 설계 전압 및 게이트 길이에서의 증가된 구동 전류(drive current)로 직접적으로 변환된다. 캐리어 이동도는 채널 영역의 실리콘 격자를 신장시키는 것에 의해 증가될 수 있다. p-MOS 디바이스들의 경우, 캐리어 이동도(즉, 홀 이동도)는 트랜지스터의 채널 영역에서 압축 변형(compressive strain)을 발생시키는 것에 의해 향상된다. n-MOS 디바이스들의 경우, 캐리어 이동도(즉, 전자 이동도)는 트랜지스터의 채널 영역에서 인장 변형(tensile strain)을 발생시키는 것에 의해 향상된다.
또한, 구동 전류는 (1) 옴 접촉들(금속 대 반도체 및 반도체 대 금속)과 연관된 저항들, (2) 소스/드레인 영역 자체내의 저항, (3) 채널 영역과 소스/드레인 영역들 사이의 영역(즉, 팁(tip) 영역)의 저항, 및 (4) 초기의 기판-에피택셜층 계면(initial substrate-epi-layer interface)의 위치에서의 불순물(탄소, 질소, 산소) 오염으로 인한 계면 저항(interface resistance)을 포함하는 다른 인자들에 의해서도 영향을 받는다. 이 저항들의 합을 흔히 외부 저항이라고 한다.
통상적인 팁(흔히 소스 드레인 확장들이라고도 함) 영역 가공은, 게이트 스페이서 유전체층들을 가공하기 이전의 도펀트 주입에 의해 수행된다. 도펀트들의 위치는 기판의 상부면(top surface) 근처에 집중된다. 도펀트들의 이러한 좁은 대역이 높은 확산 저항(spreading resistance)을 초래하고, 전류 흐름을 채널로부터 살리사이드 접촉(salicide contact)까지로 제한한다. 대체 소스-드레인 아키텍처 들(replacement source-drain architectures)의 업계 상태에서, 리세스(recess)의 모양이 양호하기는 하지만, 확산 저항과 관련하여 완전하게 최적화된 것은 아니다.
도 1은 웰, 게이트 유전체, 및 게이트 전극을 가진 기판의 일부분에 대한 개략적인 단면도이다.
도 2는 팁 영역들을 가진 접합 영역들을 형성한 이후의 도 1의 개략적인 기판이다.
도 3a는 접합들을 형성하기 위해 접합 영역들에 재료의 층을 형성한 이후의 도 2의 기판을 나타낸다.
도 3b는 접합들을 형성하기 위해 팁 임플란트들(tip implants)을 가진 접합 영역들에 재료의 층을 형성한 이후의 도 2의 기판을 나타낸다.
도 4는 전형적인 CMOS 구조를 나타낸다.
도 5는 웰, 게이트 유전체, 게이트 전극, 및 팁 영역들을 가진 접합 영역들을 갖춘 기판의 일부분에 대한 개략적인 단면도이다.
도 6은 접합 영역들에 결정성 재료의 층 및 게이트 전극 상에 비결정성 재료의 층을 형성한 이후의 도 5의 개략적인 기판이다.
도 7은 결정성 재료의 층 및 비결정성 재료의 층을 제거한 이후의 도 6의 기판을 나타낸다.
도 8은 접합 영역들에 결정성 재료의 후속층 및 게이트 전극 상에 비결정성 재료의 후속층을 형성한 이후의 도 7의 기판을 나타낸다.
도 9는 결정성 재료의 층 및 비결정성 재료의 층을 제거한 이후의 도 8의 기판을 나타낸다.
도 10은 접합들을 형성하기 위해 접합 영역들에 결정성 재료의 층을 형성한 이후 및 게이트 전극에 비결정성 재료의 층을 형성한 이후의 도 9의 기판을 나타낸다.
도 11은 비결정성 재료들을 제거한 이후의 도 10의 기판을 나타낸다.
도 12는 전형적인 CMOS 구조를 나타낸다.
트랜지스터 채널 영역들을 국지적으로 신장시키는 것은, MOS 트랜지스터의 채널 영역에 변형을 부여하는 재료들로 소스 및 드레인 영역들을 선택적으로 에피택셜 증착하는 것에 의해 실현될 수도 있다. 그러한 프로세스 흐름들은 에칭 리액터(etch reactor)를 사용하는 일 프로세스 동작에서 트랜지스터의 소스-드레인 영역들로부터 기판 재료를 에칭하는 단계를 수반할 수도 있다. 후속 동작은 제거된 재료를 증착 리액터에서 Si 합금 재료로 치환하는 단계를 수반할 수도 있다. 에칭 리액터 및 증착 리액터는 물리적으로 상이하며 개별적일 수도 있다. 이와 같이, 기판은, Si 합금 증착 프로세스를 시작하기 전에, 에칭 리액터로부터 제거되어 대기압 환경들에 노출되어야 한다. Si 합금은 순수한 Si, Si1-xGex, 또는 Si1-xCx일 수도 있고 p-형 또는 n-형 도펀트들로 도핑될 수도 그렇지 않을 수도 있다. 증착 프로세스는 선택적일 수도 비선택적일 수도 있다. 여기에서 제공되는 실시예들에 따 르면, 에칭 리액터와 증착 리액터는 물리적으로 동일할 수 있다.
예를 들어, 도 1은 웰, 게이트 유전체, 게이트 전극, 및 팁 재료를 가진 기판의 일부분에 대한 개략적인 단면도이다. 도 1은 웰(124) 위의 기판(120)의 상부면(125)에 게이트 유전체(144)가 형성되어 있는 기판(120)을 포함하는 장치(100)를 나타낸다. 게이트 전극(190)이 게이트 유전체(144)상에 형성되고 그의 측면들에 형성된 스페이서들(112 및 114)을 가진다. 에칭 마스크(142)가 게이트 전극(190)에 형성된다. 또한, 웰(124)을 주변 영역들(128)로부터 전기적으로 격리시키기 위한 절연 재료(130;electrically insulating material)도 도시된다. 표면(170) 및 표면(180)은 게이트 전극(190)에 인접하게 도시된다. 장치(100) 및 전술한 그의 컴포넌트들은, 하나 이상의 프로세싱 챔버들을 필요로 하는 반도체 트랜지스터 가공 프로세스에서와 같이, 추가적으로 프로세싱되어 (예를 들어, CMOS 디바이스의 일부분들이 되는 것에 의해) p-MOS 또는 n-MOS 트랜지스터의 일부분들로 될 수도 있거나 일부분들일 수도 있다.
예를 들어, 기판(120)은 실리콘, 다결정 실리콘, 단결정 실리콘, 또는 실리콘 웨이퍼와 같은 실리콘 베이스(base) 또는 기판을 형성하기 위한 다양하고 적당한 다른 기술들을 포함할 수 있거나, 그로부터 형성될 수 있거나, 그것으로 증착될 수 있거나, 그로부터 성장될 수도 있다. 예를 들어, 실시예들에 따르면, 기판(120)은 순수한 실리콘의 100 Å 내지 1000 Å의 두께를 가진 단결정 실리콘 기판 베이스 재료를 성장시키는 것에 의해 형성될 수도 있다. 다른 방법으로, 기판(120)은, CVD(chemical vapor deposition)에 의해 2 마이크로미터 두께의 층을 형성하는 것과 같이, 여러 가지 적합한 실리콘 또는 실리콘 합금 재료들의 충분한 CVD에 의해 1 내지 3 마이크로미터의 두께를 가진 재료층을 형성하는 것에 의해 형성될 수도 있다. 또한, 기판(120)은 느슨한(relaxed), 느슨하지 않은(non-relaxed), 그레이딩된(graded), 및/또는 그레이딩되지 않은 실리콘 합금 재료일 수도 있다고 생각된다.
도 1에 도시된 바와 같이, 기판(120)은 기판(120)의 형성 동안 또는 기판(120)의 형성 이후에 기판(120)을 도핑하는 것에 의해 형성되는 전기적 양 전하를 가진 P-형 재료에, 전기적 음 전하를 가진 N-형 웰과 같은 웰(124)을 포함한다. 구체적으로, 웰(124)을 형성하기 위해, 상부면(125)은 인, 비소, 및/또는 안티몬(antimony)으로 도핑됨으로써 p-MOS 트랜지스터(예를 들어, CMOS 디바이스의 p-MOS 디바이스)의 N-형 웰을 형성할 수도 있다. 여기에서 설명되는 도핑은, 예를 들어, 앞서 지적된 도펀트들의 이온들 또는 원자들을, 기판(120)과 같은 재료 또는 기판(120) 내에 또는 상에 형성된 재료로 주입하기 위한 것과 같은, 경사 도핑(angled doping)에 의해 수행될 수도 있다. 예를 들어, 도핑은 이온들을 주입하여 도핑된 재료를 형성하기 위해 가속된 고속 이온들로써 기판의 표면들에 충격을 가하기 위한 이온 "건(gun)" 또는 이온 "주입기(implanter)"에 의해 수행되는 이온 주입을 포함할 수도 있다. 가속된 이온들은 재료의 표면을 통해 침투하고 재료 아래쪽으로 산란하여 도핑된 재료의 깊이를 형성한다. 예를 들어, 상부면(125)은, 도펀트가 웰(124)을 도핑하게 하면서, 도펀트가 비선택 영역 또는 영역들로 진입하는 것을 차단하기 위해 비선택 영역 또는 영역들 위에 마스크를 배치하는 것에 의 한 것과 같이, 선택적으로 도핑될 수도 있다.
다른 방법으로, 웰(124)을 형성하기 위해, 상부면(125)은 붕소 및/또는 알루미늄으로 도핑되어 n-MOS 트랜지스터(예를 들어, CMOS 디바이스의 n-MOS 디바이스)의 P-형 웰을 형성할 수도 있다.
이와 같이, 웰(124)은 트랜지스터 디바이스의 "채널"을 형성하기에 적당한 재료일 수도 있다. 예를 들어, 트랜지스터 디바이스 채널은 상부면(125) 아래쪽이며 표면들(170 및 180) 사이의 웰(124) 재료의 일부분으로서, 또는 표면들(170 및 180)의 부분들을 소비하면서 및/또는 표면들(170 및 180)을 포함하면서, 표면들(170 및 180)에 인접하여 형성된 접합들로서 정의될 수도 있다.
도 1은 웰(124)과 주변 영역들(128) 사이의 절연 재료(130)를 나타낸다. 재료(130)는 웰(124)을 주변 영역들(128)로부터 전기적으로 격리시키기에 충분한 여러 가지 적합한 절연 재료들 및 구조들일 수 있다. 예를 들어, 주변 영역들(128)은 인접한 또는 관련된 트랜지스터 디바이스들의 웰 영역들일 수도 있다. 구체적으로, 재료(130)는 (예를 들어, 웰(124)이 N-형 웰을 갖는 경우) N-형 웰을 다른 영역들로부터 전기적으로 격리시키기 위해 p-MOS 디바이스의 N-형 웰과 기판(120)의 다른 영역들 사이에 형성된 STI(shallow trench isolation)일 수도 있다. 마찬가지로, 재료(130)는 (예를 들어, 웰(124)이 P-형 웰인 경우) n-MOS 디바이스의 P-형 웰과 기판(120)의 다른 영역들 사이에 형성된 STI일 수도 있다. 이와 같이, 재료(130)는 상부면(125)에 형성된 트랜지스터의 기능성을 제공하기 위해(예를 들어, CMOS 디바이스를 형성하기 위해 웰(124)과 쌍을 이루고 있는 연관된 디바이스의 인 접 웰로부터 웰(124)을 격리시키기 위해) 웰(124)을 기판(120)의 다른 영역들로부터 격리시킬 수도 있다. 일 예에서, 웰(124)이 N-형 웰인 경우, 영역들(128) 중 하나는, CMOS 디바이스를 형성하기 위해 상부면(125)에 형성된 p-MOS 디바이스와 쌍을 이루고 있는 n-MOS 디바이스의 관련된 P-형 웰일 수도 있다. 다른 방법으로, 웰(124)이 P-형 웰인 경우, 영역들(128) 중 하나는, CMOS 디바이스를 형성하기 위해 상부면(125)에 형성된 n-MOS 디바이스와 쌍을 이루고 있는 p-MOS 디바이스의 관련된 N-형 웰일 수도 있다. 재료(130)는 재료(130) 위에 배치된 재료층을 통해 도핑하는 것에 의해 형성될 수도 있고, 그리고/또는 웰(124)을 형성하기 이전에 또는 이후에 형성될 수도 있다.
도 1에 도시된 바와 같이, 게이트 유전체(144)는 폭(W2)을 가진다. 게이트 전극(190)은 게이트 유전체(144) 상에 폭(W1)을 갖도록 형성되는 것으로 도시된다. 게이트 유전체(144)의 두께(thickness)는 대체로 전체에 걸쳐 일관적이며 폭(W2)을 따라 상부면(125)의 표면 형태를 따를 수 있다. 또한, 게이트 유전체(144)는 비교적 높은 유전 상수(예를 들어, 실리콘 다이옥사이드(SiO2)의 유전 상수 이상인 유전 상수)를 가진 재료 또는 비교적 낮은 유전 상수를 가진 재료로 형성될 수도 있다. 게이트 유전체(144)의 층은 1 내지 5 나노미터의 두께일 수 있다. 게이트 유전체(144)는, CVD, ALD(atomic layer deposition), 블랭킷 증착(blanket deposition), SD(selective deposition), 에피택셜 증착(epitaxial deposition), UHV(ultra high vacuum) CVD, RT(rapid thermal) CVD, RP(reduced pressure) CVD, MBE(molecular beam epitaxy), 및/또는 적합한 다른 성장, 증착 또는 형성 프로세스들에 의해서와 같이 증착에 의해 형성될 수 있다. 게이트 유전체(144)는, 장치(100)가 p-MOS 디바이스인 경우와 같이, 장치(100)를 위해 적합한 P-형 일함수(work function)를 가질 수도 있다. 다른 방법으로, 게이트 유전체(144)는, 장치(100)가 n-MOS 디바이스인 경우와 같이, 장치(100)를 위해 적합한 N-형 일함수를 가질 수도 있다. 구체적으로, 게이트 유전체(144)는 실리콘 다이옥사이드(SiO2), 하프늄 옥사이드(HfO), 하프늄 실리케이트(HfSiO4), 지르코늄 옥사이드(ZrO), CDO(carbon doped oxide), CBN(cubic boron nitride), PSG(phosphosilicate glass), 실리콘 나이트라이드(Si3N4), FSG(fluorinated silicate glass), 실리콘 카바이드(SiC) 등과 같은 유전체들로 형성될 수도 있다.
게이트 전극(190)은, 게이트 유전체(144)를 형성하는 것과 관련하여 전술한 프로세스들에 의한 것과 같이 형성될 수도 있다. 또한, 게이트 전극(190)은, 실리콘, 폴리실리콘, 결정 실리콘, 및/또는 여러 가지 적합한 다른 게이트 전극 재료들과 같은 여러 가지 반도체 또는 도체 재료들로 형성될 수 있다. 또한, 게이트 전극(190)은 형성 동안 또는 형성 이후에 도핑될 수 있다. 예를 들어, 게이트 전극(190)은 (예를 들어, CMOS 디바이스의 일부분일 수 있는 p-MOS 디바이스에 대해) 전기적 양 전하를 가진 p-형 게이트 전극을 형성하기 위해 붕소 및/또는 알루미늄으로 도핑될 수도 있다. 반대로, 게이트 전극(190)은 (예를 들어, CMOS 디바이스의 일부분일 수 있는 n-MOS 디바이스에 대해) 전기적 음 전하를 가진 n-형 게이트 전극을 형성하기 위해 인, 비소, 및/또는 안티몬으로 도핑될 수 있다는 것도 예상된다.
게이트 전극(190)은, 장치(100)가 p-MOS 또는 n-MOS 디바이스인 경우와 같이, p-MOS 또는 n-MOS 디바이스를 위해 적합한 두께를 가질 수도 있다. 예를 들어, 게이트 전극(190)은 기판(120)에 형성된 트랜지스터가 0.1 내지 0.5 볼트의 임계 "ON" 전압을 갖게 하는 두께를 가질 수도 있다. 일부 경우들에서, 게이트 전극(190)은, 예를 들어, 150 내지 2000 Å(예를 들어, 15 내지 200 나노미터(nm))의 두께를 가질 수 있다. 게이트 전극(190)은 (예를 들어, 장치(100)가 p-MOS 디바이스인 경우) p-MOS 디바이스의 게이트 전극에 응답하기 위한 일함수를 가질 수도 있다. 다른 방법으로, 게이트 전극(190)은 (예를 들어, 장치(100)가 n-MOS 디바이스인 경우) n-MOS 디바이스의 게이트 전극에 응답하기 위한 일함수를 가질 수도 있다.
도 1은 게이트 전극(190) 및 게이트 유전체(144)의 표면들에 형성된 스페이서(112) 및 스페이서(114)를 나타낸다. 구체적으로, 스페이서(112) 및 스페이서(114)는, 게이트 전극(190)의 측벽면들 및 게이트 유전체(144)의 상부면(예를 들어, 기판(120)으로부터의 반대 표면)에 형성될 수 있다. 스페이서들(112 및 114)은 실리콘 나이트라이드(Si3N4), 실리콘 다이옥사이드(SiO2), 및/또는 여러 가지 적합한 다른 반도체 디바이스 스페이서 재료들과 같은 유전체 재료일 수도 있다.
또한, 도 1은 게이트 전극(190)에 형성된 에칭 마스크(142)도 나타낸다. 에 칭 마스크(142)는 실리콘 나이트라이드(Si3N4)로 형성된 "하드" 마스크일 수도 있는데, 이 경우, 게이트 유전체(144)를 형성하기 위한 앞서 언급된 다른 재료가 사용된다. 예를 들어, 에칭 마스크(142)는, 게이트 전극(190), 게이트 유전체(144), 및/또는 스페이서들(112 및 114)을 형성할 때 사용될 수도 있다. 구체적으로, 마스크(142)의 형태 또는 마스크(142) 주변 영역에 대응되는 부분들은, 마스크(142)를 에치 스톱(etch stop)으로서 사용해, 상기한 것으로부터 제거 또는 에칭될 수도 있다.
예를 들어, 스페이서들(112 및 114)은 먼저, 기판(120)의 표면들, 게이트 전극(190)의 측벽면들, 및 상부면 에칭 마스크(142)를 따라 정합하여, 게이트 유전체(144)에 대해 전술한 유전체 재료들과 유사한 유전체 재료를 증착하는 것에 의해 형성될 수도 있다. 그 다음, 형성되거나 증착된 유전체 재료는 스페이서들(112 및 114)을 생성하기 위해 패터닝되고 에칭될 수도 있다.
실시예들에 따르면, 표면들(170 및 180)에서와 같이, 웰(124) 및 기판(120)의 부분들이 제거되어 게이트 전극(190)에 인접한 기판(120)에 접합 영역들을 형성할 수도 있다. 예를 들어, 게이트 전극(190)에 인접한 접합들은, 표면들(170 및 180)에서 기판(120)의 부분들을 제거하여 기판(120)에 접합 영역들 또는 리세스들을 형성한 다음 접합 영역들에 접합 재료를 형성하거나 증착하는 것에 의해 형성될 수도 있다. 그러한 제거는 "소스-드레인 리세스(source-drain recess)" 에칭을 포함할 수도 있고, 그에 따라, 접합 영역들은 게이트 유전체(144) 아래쪽으로 확장한 다.
예를 들어, 도 2는 팁 영역들을 가진 접합 영역들을 형성한 이후의 도 1의 개략적인 기판이다. 도 2는, 게이트 전극(190)에 인접한 기판(120)의 표면(170)에 형성된 리세스 및 게이트 유전체(144)의 하부면 아래쪽의 소스-드레인 리세스와 같은, 접합 영역(270)을 나타낸다. 마찬가지로, 도 2는, 게이트 전극(190)에 인접한 기판(120)의 표면(180)에 형성된 리세스 및 게이트 유전체(144)의 하부면 아래쪽의 소스-드레인 리세스와 같은, 접합 영역(280)을 나타낸다.
접합 영역(270)은 기판 표면(222)(예를 들어, 접합 영역(270)의 베이스 표면), 패싯(facet)(220), 및 팁 영역(276)을 정의한다. 팁 영역(276)은 패싯(220)과 게이트 유전체(144)의 하부면 사이이다. 예를 들어, 팁 영역(276)은 패싯(220)과 게이트 유전체(144)의 하부면 사이에서 각도(A1)를 갖는 패싯(220)을 정의한다고 할 수 있다. 마찬가지로, 접합 영역(280)은 기판 표면(232), 패싯(230), 및 팁 영역(286)을 정의한다. 팁 영역(286)은 패싯(230)과 게이트 유전체(144)의 하부면 사이이다. 이와 같이, 팁 영역(286)은 패싯(230)과 게이트 유전체(144)의 하부면 사이에서 각도(A2)를 갖는 패싯(230)을 정의한다.
실시예들에 따르면, 바람직한 각도들(A1 및/또는 A2)은 52°(도) 내지 57°의 각도들일 수 있다. 예를 들어, 각도들(A1 및 A2)은 둘다 대략 52°, 53°, 54°, 54.7°, 54.74°, 54.739137°, 54.8°, 55°, 56°일 수 있다. 각도들의 이 범위는 대략, 통상적인 밀러 지수 명명법(Miller index nomenclature)을 사용해 설명되는 {111} 평면 패밀리와의 정렬에 대응된다. 다른 실시예들은, 앞서 열거된 바람직한 범위를 배제하면서, A1 및 A2 각도들이 0° 내지 90°의 범위에 있을 수 있게 한다.
실시예들에 따르면, 팁 영역들(276 및 286)은 스페이서(112), 스페이서(114), 및/또는 게이트 전극(190) 아래쪽으로 확장할 수도 있다. 예를 들어, 팁 영역들(276 및 286)은 상부면(125)을 따라 게이트 유전체(144)의 하부면 아래쪽으로 폭(W2)과 동일한 폭으로부터, 0보다 큰 폭과 같은, 폭(W2)보다 작은 폭까지 확장할 수도 있다. 이와 같이, 패싯들(220 및 230)은 기판(120)의 상부면(125)에 인접한 게이트 유전체(144)의 하부면과 접촉하여 패싯들(220 및 230) 사이의 상부면(125) 아래쪽에 채널(예를 들어, 장치(200)에 형성된 트랜지스터의 채널)을 형성할 수도 있는데, 이 경우, 패싯들(220 및 230)은 0과 폭(W2)의 1/2 사이의 거리만큼 게이트 유전체(144) 아래쪽으로 각각 확장할 수도 있다. 이와 같이, 스페이서(112), 스페이서(114), 및/또는 게이트 전극(190) 아래쪽에서 게이트 유전체(144)의 하부면과 접촉하기 위해, 기판(120)의 부분들을 제거하여, 게이트 유전체(144)의 하부면과 접촉하고 하부면 아래쪽으로 확장하는 패싯들(220 및 230)을 형성할 수 있다.
접합 영역(270 및/또는 280)은 상부면(125) 아래쪽으로 800 Å 내지 1300 Å의 깊이를 가질 수도 있다는 것이 예상된다. 더 나아가, 접합 영역(270 및/또는 280)은 그 영역들에 재료를 증착하여 트랜지스터 디바이스(예를 들어, CMOS 디바이스의 p-MOS 또는 n-MOS 디바이스)의 접합을 형성하기에 적합한 폭 또는 사이즈를 가질 수도 있다.
접합 영역(270 및/또는 280)을 "소스-드레인 영역들" 또는 "확산 영역들"이라고 할 수도 있다. 또한, 적합한 재료가 접합 영역들(270 및 280)에 형성, 증착, 또는 성장될 때, 결과적인 재료를 "접합," "소스", "드레인", 또는 "확산 영역"이라고 할 수도 있다.
실시예들에 따르면, 접합 영역들(270 및 280)은, 표면들(170 및 180)에서와 같이, 기판(120)의 원치 않는 부분들을 제거하는 것에 의해 형성될 수도 있다. 예를 들어, 패터닝 2 동작 프로세스(patterning two operation process)가 사용될 수도 있는데, 이 경우, 제1 동작에서는, 포토-레지스트가 사용되어, 제거될 하드마스크의 영역들(예를 들어, 도 1의 장치(100) 위의 하드마스크층)을 정의한다. 그 다음, 하드마스크의 그 영역들은 에칭된다. 그 에칭 이후에, 포토-레지스트가 제거되고, 리세스 에칭이 수행되어 기판(120)의 원치 않는 부분들을 제거하는 것에 의해(예를 들어, 나머지 하드마스크에 의해 덮히지 않은, 원치 않는 노출 부분들을 에칭하는 것에 의해) 접합 영역들(270 및 280)을 형성한다. 에치 스톱, 유전체 재료, 포토-레지스트, 또는 마스킹 및 에칭 프로세싱에 적당한 다른 재료(예를 들어, 음의 포토-레지스트 마스크, 양의 포토-레지스트 마스크, 실리콘 다이옥사이드(SiO2), 또는 실리콘 나이트라이드(Si3N4))를 사용하는 포토리소그래피 패터닝이 또한, 도 2에 도시된 바와 같이, 접합 영역들(270 및 280)을 형성하기 위해 소스-드레인 리세스 에칭 동안 보호될 영역을 정의하는데 사용될 수도 있다.
표면들(170 및 180)에서 접합 영역들(270 및 280)을 형성하기 위한 것과 같 이, 기판(120)의 원치 않는 부분들을 제거하기에 적당한 비-플라즈마 에칭 화학 반응들은 염소(Cl2), 염산(HCl), 불소(F2), 브롬(Br2), HBr 및/또는 기판(120)의 부분들을 제거할 수 있는 다른 에칭 프로세스들을 포함한다. SF6, NF3 등의 화학 반응들을 포함하는 플라즈마 에칭들은 다른 실시예들로서 가능하다. 오늘날 이용 가능한 통상적인 에피택셜 증착 장비 유형들(예를 들어, 챔버들 또는 리액터들)은 거의 변경없이 또는 전혀 변경없이 앞서 언급된 비-플라즈마 에칭들을 수행할 수 있다. 앞서 언급된 플라즈마 에칭 및 CVD 증착을 동일한 리액터에서 가능하게 하기 위한 변경이 가능하지만, 하드웨어(예를 들어, 챔버들 또는 리액터들)에 상당량의 복잡도를 추가한다.
접합 영역들(270 및 280)을 에칭하기에 적당한 챔버들은 CVD 챔버, ALD 챔버, UHVCVD 챔버, RTCVD 챔버, RPCVD 챔버, MBE 챔버, "배치식(batch)" UHV CVD 챔버, 냉벽(cold-wall) UHV CVD 챔버, AP(atmospheric pressure) CVD 챔버, LP(low-pressure) CVD 챔버, 또는 이러한 챔버들 또는 리액터들 중 하나 이상의 기능성을 조합하는 챔버 리액터를 포함한다.
또한, 접합 영역들(270 및 280)을 형성하기 위한 에칭은 1E-4 Torr 내지 1,000 Torr의 압력에서(예를 들어, 1E-3, 1E-2, 0.1, 1.0, 10, 100, 또는 1000 Torr의 일 십진수 범위(one decimal range) 내의 압력에서) "냉벽"이나 "온벽(hot-wall)" 리액터에서 수행될 수 있다. 또한, 접합 영역들(270 및 280)을 형성하기 위한 에칭은 통상적인 에피택셜 실리콘 합금 증착 온도들, 예를 들어, 500 내지 900℃ 온도들에서 수행될 수도 있다. "냉벽" 리액터는, 증착 또는 에칭 동안, 실온인 용기 벽들(vessel walls)을 갖는 리액터로서 설명될 수도 있다. "냉벽" 리액터는 금속으로부터 가공된 용기 벽들을 가질 수도 있다. 다른 방법으로, "온벽" 리액터는 증착 또는 에칭 동안 실온보다 높은 온도 상태인 수정 또는 다른 세라믹들로부터 가공된 용기 벽을 가질 수도 있다.
예를 들어, 접합 영역(270 및/또는 280)은 염소(Cl2), 염산(HCl), 수소(H2), 및/또는 질소(N2)를 포함하는 혼합물들을 함유할 수도 있는 에천트 가스(etchant gas)로 기판(120)의 부분들을 제거 또는 에칭하는 것에 의해 형성될 수 있다. 구체적으로, 표면들(170 및 180)에서 기판(120)의 부분들을 에칭하기 위해, 앞서 지적된 가스들 중 하나 이상을 포함하는 에천트 또는 가스가, 5 SCCM(standard cubic centimeters per minute) 내지 10 SCCM의 속도(rate) 및 500℃ 내지 800℃의 온도(예를 들어, 500, 525, 540, 55O, 560, 575, 600, 625, 650, 675, 700, 750, 또는 800℃의 온도)에서 30분 내지 90분의 기간(예를 들어, 30, 35, 40, 45, 50, 55, 60, 65, 75, 85, 또는 90분의 기간) 동안 장치(100)가 하우징되어 있는 챔버로 흘려질 수도 있다. 실시예들에 따르면, 접합 영역(270 및/또는 280)은 3E-3 Torr 내지 7E-3 Torr의 압력(예를 들어, 3E-3, 3.5E-3, 4E-3, 4.5E-3, 5E-3, 5.5E-3, 6E-3, 6.5E-3, 또는 7E-3)에서 형성될 수도 있다. 일부 경우들에서는, 염소 가스를 사용하여, 300 밀리미터(mm) UHV CVD 냉벽 단일 웨이퍼 리액터에서, 650℃의 온도 및 3E-3 Torr 내지 7E-3 Torr의 압력으로, 전술한 바와 같이, 챔버에서 접합 영역 들(270 및 280)을 에칭한다.
예를 들어, 도 3a는 접합들을 형성하기 위해 접합 영역들에 재료층을 형성한 후의 도 2의 기판을 나타낸다. 도 3a는 접합 영역(270)에 형성된 재료(370) 및 접합 영역(280)에 형성된 재료(380)를 가진 장치(300)를 나타낸다. 재료(370) 및/또는 재료(380)는 접합, 소스, 드레인, 또는 확산 영역으로서 설명될 수도 있다. 또한, 재료(370)는 기판(120)의 상부면(125)보다 위쪽에 접합 상부면(372)을 갖도록 형성될 수도 있다. 구체적으로, 재료(370)는 기판(120) 재료의 격자 간격보다 큰 격자 간격을 가진 실리콘 게르마늄 재료층일 수도 있다. 마찬가지로, 재료(380)는 상부면(125)보다 위쪽에 접합 상부면(382)을 갖도록 형성될 수도 있다. 예를 들어, 재료(370)는 결정성 실리콘-게르마늄 합금, 게르마늄, 또는 실리콘 재료(예를 들어, SixGe1 -x와 같은 SiGe)의 에피택셜층의 T4 두께일 수도 있는데, 이 경우, 사이즈 및/또는 두께(T4)는 기판(120)에서 압축 변형을 발생시키기에 충분하다. 재료는 순수하거나 B 및 Al과 같은 p-형 도펀트들로 도핑될 수 있다. 다른 방법으로, 재료(370)는 결정성 실리콘-탄소 합금 재료(예를 들어, SixC1 -x)의 에피택셜층의 T4 두께일 수도 있는데, 이 경우, 사이즈 및/또는 두께(T4)는 기판(120)에서 인장 변형을 발생시키기에 충분하다. 재료는 순수하거나 P, As 및 Sb와 같은 n-형 도펀트들로 도핑될 수도 있다. 예를 들어, 재료(370)는 기판(120)의 격자 간격보다 작은 격자 간격을 가진 실리콘-탄소 합금(SixC1 -x)층일 수도 있다. 마찬가지로, 재료(380)는 기판(120)에서 변형을 발생시키기에 충분한 사이즈 및/또는 두께(T5)를 가진 결정성 실리콘-게르마늄 합금(SixGe1 -x)의 에피택셜층의 T5 두께일 수도 있다.
예를 들어, 도 3a에 도시된 바와 같이, 재료(370)는 상부면(125) 아래쪽에서 기판(120)의 일부분을 향해 압축 변형(374)을 발생시킬 수 있고, 재료(380)는 기판(120)의 동일한 부분을 향해 압축 변형(384)을 발생시킬 수 있다. 이와 같이, 재료(370)와 재료(380) 사이의 기판(120)의 채널에서, 변형(374)은 압축 변형(392)을, 그리고 변형(384)은 압축 변형(394)을(예를 들어, 접합 영역들(270 및 280) 및 p-MOS 디바이스인 장치(300)의 채널에 형성된 p-형 접합 재료 사이의 압축 변형을) 발생시킬 수 있다. 압축 변형들(392 및 394)은 재료(370)와 재료(380) 사이의 캐리어 이동도(예를 들어, 웰(124)의 채널에서의 홀들의 이동도)를 증가시키기에 충분한 패싯들(220 및 230) 사이의 변형들일 수 있음을 알 수 있을 것이다. 다시 말해, 기판(120)에서의 채널은, (예를 들어, 재료(370) 및 재료(380)가 실리콘-게르마늄 합금 재료인 경우) 기판(120) 재료의 격자 간격보다 큰 재료(370) 및/또는 재료(380)의 격자 간격에 의해 발생되는 압축 변형에 영향을 받을 수도 있다.
다른 예에서, (예를 들어, 변형들(374, 384, 392, 및 394)의 방향이 반전되었다면) 재료(370) 및 재료(380)는 장치(300)의 채널에서 인장 변형을 발생시킬 수도 있다. 이 경우, n-MOS 디바이스인 장치(300)의 채널에서의 인장 변형은 재료(370)와 재료(380) 사이의 캐리어 이동도(예를 들어, 웰(124)의 채널에서의 전자들의 이동도)를 증가시키기에 충분한 패싯들(220 및 230) 사이의 변형일 수도 있다. 따라서, 기판(120)에서의 채널은 (예를 들어, 재료들이 실리콘-탄소 합금인 경우) 기판(120)의 새로운 재료의 격자 간격보다 큰 재료(370) 및/또는 재료(380)의 격자 간격에 의해 발생되는 인장 변형에 영향을 받을 수도 있다.
재료(370) 및 재료(380)는 CVD에 의해 또는 게이트 유전체(144)를 형성하기 위한 전술한 다른 프로세스들에 의해 증착될 수도 있다. 예를 들어, 재료(370) 및 재료(380)는, 전술한 바와 같이, 접합 영역들(270 및 280)을 형성하기 위한 그리고 게이트 유전체(144)를 형성하기 위한 챔버에서 형성될 수도 있다. 재료들(370 및 380)을 형성, 성장, 또는 증착하기에 적당한 챔버들은 실리콘-기반 원소 또는 합금 막들(silicon-based elemental or alloyed films)을 선택적으로 증착할 수 있는 장비를 포함한다. 예를 들어, 재료(370) 및 재료(380)를 형성하기에 적당한 일부 챔버들은 CVD 챔버, ALD 챔버, UHVCVD 챔버, RTCVD 챔버, RPCVD 챔버, MBE 챔버, "배치식" UHV CVD 챔버, 냉벽 UHV CVD 챔버, AP(atmospheric pressure) CVD 챔버, LP(low-pressure) CVD 챔버, 또는 이 챔버들 또는 리액터들 중 하나 이상의 기능성을 조합하는 챔버 리액터를 포함한다.
적당한 증착 기술들은 실리콘 웨이퍼들상의 수소화물 또는 염화 수소화물 선구체 가스들의 열 분해를 포함한다. 증착 압력은 1E-4 Torr 내지 1000 Torr(예를 들어, 1E-3, 1E-2, 0.1, 1.0, 10, 100, 또는 1000 Torr의 일 십진수 범위 내의 압력)일 수 있다. 증착은 냉벽 또는 온벽 리액터에서 발생할 수도 있다. 구체적으로, 재료(370 및 380)는 실리콘 합금 또는 실리콘 원소 재료층을 접합 영역(270 및 280)의 표면들에 화학적으로 결합시키고 거기에 접합들을 형성하기 위해 실란(silane), 디실란(disilane), 디클로로실란(dichlorosilane), 및/또는 메틸실 란(methylsilane) 가스를 선택적으로 증착하는 것에 의해 형성될 수 있다. 다른 실시예에서는, 실리콘 선구체, 및 이하에서 언급되는 동일한 합금 및 도펀트 선구체 가스들로서 트리실란(trisilane)을 사용하는 비-선택적 증착에 의해, 이것이 수행될 수 있다.
일부 프로세스에서, 증착은 300 mm 에피택셜 UHV CVD 냉벽 단일 웨이퍼 리액터에서 수행된다. 재료(370 및 380)를 형성하기에 적합한 온도들로는 300 E-3 Torr 내지 7 E-3 Torr 압력(예를 들어, 3E-3, 3.5E-3, 4E-3, 4.5E-3, 5E-3, 5.5E-3, 6E-3, 6.5E-3, 또는 7E-3)에서의 실온 또는 500 내지 800℃의 온도를 들 수 있다. 일부 예들에서, 재료(370 및 380)는 7 SCCM 내지 20 SCCM에서 디실란을 도입하고 10 SCCM 내지 300 SCCM에서 메틸실란을 도입하는 것에 의해 형성된다. 예를 들어, 두께(T4 및/또는 T5)는, 1050, 1100, 1150, 또는 1200 Å과 같은, 1000 Å 내지 1500 Å의 두께일 수 있다.
재료(370 및 380)는 형성 동안 및/또는 형성 이후에 도핑될 수 있다. 일부 실시예들에서, 재료(370 및/또는 380)는, 실리콘 선구체 흐름이 게르만(germane), 메틸실란, 아세틸렌, 디보란(diborane), 붕소 염화물, 포스핀(phosphine), 아르신(arsine), 및/또는 스티빈(stibine)을 수반할 때, 증착 동안 합금 또는 도핑될 수 있다. 예를 들어, 형성 동안 또는 형성 이후에, 재료(370 및 380)는 전기적으로 양의 전하를 가진 P-형 접합 재료를 형성하기 위해 붕소 및/또는 알루미늄과 같은 것에 의해 도핑될 수도 있다. 일 실시예에서, 재료(370) 및 재료(380)는 접합 영역들(270 및 280)에서의 붕소 및/또는 알루미늄 도핑된 에피택셜 결정성 실리콘- 게르마늄 합금 재료로서 형성된 다음, 추가적인 붕소 및/또는 알루미늄으로 후속적으로 도핑될 수 있다.
다른 방법으로, 형성 동안 및/또는 형성 이후에, 재료(370 및 380)는 전기적으로 음의 전하를 가진 N-형 접합 재료를 형성하기 위해 인, 비소, 및/또는 안티몬과 같은 것에 의해 도핑될 수도 있다. 일 실시예에서, 재료(370 및 380)는 접합 영역들(270 및 280)에 형성되어 추가적인 인, 비소, 및/또는 안티몬으로 후속적으로 도핑된 실리콘 탄소 합금 에피택셜 결정성 재료일 수 있다.
이와 같이, 재료(370 및 380)는 p-MOS를 위한 Six(Ge)1-x:(B,Al) 및 n-MOS를 위한 SixC1-x:(P,As,Sb)일 수도 있다. 재료(370 및 380)를 형성한 다음, 장치(300)는, 어닐링에 의해서와 같이, 열처리될 수도 있다.
더 나아가, 실시예들에 따르면, 접합 영역들(270 및 280)의 형성과, 재료(370) 및 재료(380)의 형성, 증착, 또는 성장은 동일한 챔버에서, 동일한 리액터에서, 동일한 압력에서, 동일한 온도에서, 동일한 설정에서, 및/또는, 챔버 또는 리액터의 밀봉 또는 진공을 깨뜨리지 않으면서 챔버 또는 리액터에서, 발생할 수 있다. 프로세스는, 에칭 가스 유량들의 초기 설정 다음에 증착 가스 유량들의 설정이 뒤따른다. 이와 같이, 재료(370 및 380)를 형성하는 것은 접합 영역들(270 및 280)을 형성하는 장소내에서 수행될 수 있다. 재료(370 및 380)를 증착하는데 사용되는 동일한 챔버에서 접합 영역들(270 및 280)을 형성하는 것은 접합 영역들(270 및 280) 및 재료(370 및 380)의 표면들에서 탄소, 산소, 및 질소를 포함하 는 원치 않는 불순물들을 감소시킬 수 있다는 것을 알 수 있을 것이다. 접합 영역들(270 및 280)의 형성 및 재료(370 및 380)의 형성에 적합한 챔버로는 접합 영역들(270 및 280)을 형성하기 위한 것으로 전술한 챔버들을 들 수 있다.
예를 들어, 동일한 챔버에서 접합 영역들(270 및 280)을 형성하고 재료(370 및 380)를 형성하기에 적합한 일부 챔버들로는, CVD 챔버, ALD 챔버, UHVCVD 챔버, RTCVD 챔버, RPCVD 챔버, MBE 챔버, "배치식" UHV CVD 챔버, 냉벽 UHV CVD 챔버, AP CVD 챔버, LP CVD 챔버, 또는 이 챔버들 또는 리액터들 중 하나 이상의 기능성을 조합하는 챔버 리액터를 들 수 있다. 증착 모드는 선택적일 수 있거나 비-선택적일 수 있다. 더 나아가, 접합 영역들(270 및 280)의 형성 및 재료(370 및 380)의 증착은 동일한 진공 상태의 (예를 들어, 챔버를 개방하거나 챔버의 밀봉을 개방하거나 챔버 내부를 챔버 외부로부터의 공기에 노출시키지 않으면서) 동일한 챔버에서 수행될 수 있다. 예를 들어, 접합 영역들(270 및 280) 및 재료(370 및 380)는, 챔버를 개방하거나 챔버의 밀봉을 개방하거나 챔버 내부를 챔버 외부로부터의 공기에 노출시키지 않으면서, 1E-4 Torr 내지 1000 Torr의 압력(예를 들어, 1E-3, 1E-2, 0.1, 1.0, 10, 100, 또는 1000 Torr의 일 십진수 범위 내의 압력)을 가진 챔버에서 형성될 수 있다.
일 예에서, 직후에 소스 드레인 재료의 증착(예를 들어, 재료(370 및 380)의 증착)이 수반되는 리세싱된 소스 드레인 에칭을 장소내에서 수행(예를 들어, 접합 영역들(270 및 280)을 수행)하기 위한 프로세스는 UHV CVD 챔버(예를 들어, 300 mm 에피택셜 UHV CVD 냉벽형 단일-웨이퍼 리액터)에서 수행된다. 이 프로세스는 한 세트의 에칭 가스들 및 한 세트의 증착 가스들을 사용해 패싯들(220 및 230)을 가진 접합 영역들을 형성한 다음, 실리콘 또는 실리콘 합금 재료를 선택적으로 증착하여 그 패싯들상에 접합들을 형성한다. 더 나아가, 수소(H2) 및/또는 질소(N2)가 에칭 및/또는 증착 프로세스들 동안의 캐리어 가스들로서 사용될 수도 있다. 재료들(370 및 380)의 증착은, 장치(200)의 프로세싱에서의 후속 동작으로서 발생하거나, 챔버의 밀봉 또는 진공이 개방되기 전에 발생하거나, 영역들(270 및 280)에서의 리세스 형성 30분내에 발생하거나, 그리고/또는 영역들(270 및 280)을 형성하는데 사용된 에천트 또는 가스를 제거하기 위한 챔버의 "펌프-아웃(pump-out)" 이후에 발생하는 것에 의해서와 같이, 직후에 영역들(270 및 280)의 에칭을 뒤따를 수 있다는 것이 관찰된다.
일 예에서, 10 내지 300분의 기간(예를 들어, 30, 40, 50, 60, 70, 80, 90, 100 또는 120분의 기간) 동안 5 내지 10 SCCM의 순수한 염소 가스 유속(flow rate)을 사용하는 에칭 프로세스가 사용되어 영역들(270 및 280)을 형성한다. 순수한 염소 가스의 펌프-아웃 다음에, 챔버의 내부를 외부 공기에 노출시키지 않으면서, 동일한 챔버에서 영역들(270 및 280)에 재료들(370 및 380)을 형성하기 위한 증착 프로세스가 발생한다.
증착 프로세스는 10 내지 200초의 기간(예를 들어, 10, 15, 20, 25, 30, 35, 40, 45, 50, 60, 70, 80 또는 90초의 기간) 동안 7 내지 20 SCCM 유속의 디실란 및 10 내지 30 SCCM 유속의 메틸실란을 포함할 수도 있고, 그 다음, 디실란 및 메틸실 란은 5초의 기간 동안 펌프-아웃되는데, 이 펌프-아웃 기간 다음에는 10 내지 200초의 기간(예를 들어, 10, 15, 20, 25, 30, 35, 40, 45, 50, 60, 70, 80 또는 90초의 기간) 동안 5 내지 15 SCCM의 유속에서 순수한 염소 가스를 도입한다. 그 다음, 염소 가스는 5초의 기간 동안 펌프-아웃된다. 디실란, 메틸실란의 도입, 및 후속적인 염소 에칭이 50 내지 100회(예를 들어, 70회, 75회, 80회, 85회, 또는 50회와 100회 사이의 다른 횟수) 반복되어 재료(370 및 380)를 형성한다.
일 예에서, 리세싱된 소스 드레인 에칭은 300 mm 웨이퍼 UHV CVD 냉벽 단일 웨이퍼 리액터에서 소스 드레인 재료의 증착과 같은 장소에서 수행된다. 먼저, 접합 영역들(270 및 280)은, 리액터가 650℃의 온도로 유지되는 상태에서, 1 시간 동안 5 SCCM 내지 10 SCCM의 속도에서 챔버로 흘러드는 순수한 염소로써 기판(120)의 부분들을 제거 또는 에칭하는 것에 의해 형성된다. 접합 영역들(270 및 280)은 1000 Å의 깊이로 형성된다.
다음으로는, 리액터가 650℃의 온도로 유지되는 동안, 표준 MOS 집적에 의해 에칭 "직후에"(예를 들어, 염소 에천트의 펌프-아웃과 재료(370 및 380)의 증착 사이에 다른 프로세싱은 수행되지 않음) 영역들(270 및 280)에 재료(370 및 380)가 형성된다. 예를 들어, 재료(370 및 380)는 30초의 기간 동안 7 내지 20 SCCM의 유속에서 순수한 디실란을 그리고 10 내지 30 SCCM의 유속에서 H2로 10% 메틸실란을 도입하고 5초의 기간 동안 펌프-아웃하는 것에 의해 형성 또는 증착된다. 펌프-아웃 기간 다음에는, 30초의 기간 동안 5 내지 15 SCCM 유속에서의 순수한 염소 가스 도입, 그리고 5초 기간 동안의 펌프-아웃이 뒤따른다.
디실란 및 메틸실란을 도입하고, 펌프-아웃하며, 염소를 도입하고, 펌프-아웃하는 시퀀스가 75회 반복되어 C의 일 원자 백분율(atomic percent) 및 1100 Å의 두께를 가진 Si-C 합금의 재료(370 및 380)를 형성한다. 더 나아가, 리액터의 밀봉 또는 진공은 75회 반복들 동안 원래대로 유지될 수 있다는 것을 알 수 있을 것이다. 마찬가지로, 챔버의 압력 및 650℃의 온도가 75회 반복들 동안 유지될 수도 있다.
이와 같이, 재료(370 및 380)는 탄소의 0.1 내지 2 %(예를 들어, 1 %)의 C의 원자 백분율 및 1100 Å의 두께를 가진 Si-C 합금의 에피택셜층으로서 형성될 수도 있다. 다른 방법으로, 재료(370 및 380)는 10 내지 40%(예를 들어, 20%)의 Ge의 원자 백분율 및 1100 Å의 두께를 가진 SiGe 합금으로 형성될 수도 있다.
전술한 프로세스들에 의해 및/또는 챔버의 진공 또는 밀봉을 깨뜨리지 않으면서 동일한 챔버에서 접합 영역들(270 및 280) 및 재료(370 및 380)를 형성하는 것에 의해, 적어도 다음의 4가지 방법들로, 계면 오염(interfacial contaminant) 없이 그리고 증가된 전자 또는 홀 이동도 뿐만 아니라 증가된 구동 전류를 위해 신장된 채널들 없이, 접합 영역들(270 및 280)에 아주 고품질의 에피택셜막 접합 영역 재료(370 및 380)를 형성한다는 것을 알 수 있을 것이다.
1. 패싯들(220 및 230)은 높은 순도로 인해 접합 위치에서의 에피택셜 재료를 위해 아주 잘 정의된 고품질 계면들(interfaces)일 수 있다. 예를 들어, 전술한 단일 챔버에서의 (패싯들(220 및 230)을 포함하는) 영역들(270 및 280)의 형성 및 재료(370 및 380)의 형성은 (예를 들어, 패싯들(220 및 230)과 재료(370 및 380) 사이의) 초기의 기판-에피택셜층 계면 위치에서 (예를 들어, 계면에서의 탄소, 질소, 산소량을 감소시키는 것에 의해) 불순물 오염으로 인한 계면 저항을 감소시켜, 좀더 양호한 계면 제어, 좀더 낮은 Rexternal, 및 좀더 높은 구동 전류를 초래할 수도 있다. 마찬가지로, 그러한 정보는 재료(370 및 380)에서의 계면 불순물 오염을 감소시켜, (예를 들어, 붕소, 알루미늄, 인, 비소 및/또는 안티몬과 같은) 재료(370 및 380)에서의 좀더 높은 도펀트 농도들을 허용하고 소스/드레인 영역 자체내에서 좀더 낮은 저항을 제공함으로써, 좀더 양호한 계면 제어(interface control), 좀더 낮은 Rexternal, 및 좀더 높은 구동 전류를 발생시킬 수 있다.
2. 약 54°정도로 기울어진 패싯들(220 및 230)과의 소스-드레인 리세스 형태가 최적의 전류 확산을 제공한다. 예를 들어, 전술한 바와 같이 형성된 패싯들(220 및 230)의 각도, 정렬, 및 평면 특징들은, 채널 영역과 재료(370 및 380) 사이의 영역(즉, 팁 영역)에 대한 좀더 낮은 저항을 초래하면서, 전류(예를 들어, 재료(370 및 380)와 채널 영역 사이를 흐르는 전류)가 패싯들 및 팁들을 통해 좀더 균등하고 용이하게(예를 들어, 좀더 큰 전체 크기 또는 양으로) 확산할 수 있게 하는 최적의 팁 형태들 및 방향들(orientations)을 제공하여, 좀더 낮은 Rexternal 및 좀더 높은 구동 전류를 발생시킨다.
3. 또한, 약 54°로 기울어진 패싯들(220 및 230)은 채널 아래쪽에서 단락들(shorts) 뿐만 아니라 단채널 효과들(short channel effects)을 발생시킬 수 있 는 도펀트 오버런(dopant over-run)에 최대 저항을 제공한다. 리세스 및 팁 영역들(376 및 486)은, 단채널 효과들이나 단락의 두려움없이, 채널에 좀더 근접하게 배치될 수 있다.
4. 적합하지 않은 위치 변경들(dislocation)의 형성에 의한 변형 완화는, 계면 오염이 존재할 때 향상된다. 이 발명은, 완화없이, 증착된 막들에서의 좀더 높은 변형 사용을 허용한다. 예를 들어, 전술한 바와 같이 단일 챔버에서의 (패싯들(220 및 230)을 포함하는) 영역들(270 및 280)의 형성 및 재료(370 및 380)의 형성은 재료(370 및 380)에서의 좀더 높은 게르마늄 또는 탄소 농도들을 허용하여, 트랜지스터 사용 동안 좀더 높은 캐리어 이동도 및 구동 전류를 발생시키는 채널에서의 좀더 높은 변형 양들을 초래할 수도 있다.
더 나아가, 전술한 프로세스들에 의해 접합 영역들(270 및 280) 및 재료(370 및 380)를 형성할 때, 접합/기판 계면(예를 들어, 재료(370 및 380)와 기판(120)의 웰(124) 사이의 계면)에서의 고유한 옥사이드 구축(native oxide build-up)은 감소되고; 그 계면들에서의 탄소, 산소, 및/또는 질소 오염이 감소되며; 습식 세정들을 위한 필요성(예를 들어, 세정들을 위해 요구되는 프로세싱 큐 시간 제약들)은 불필요하고; 프로세싱 동안에 요구되는 도구 유형들의 수가 감소되며; 내포된(nested) 영역들에서의 로딩이 감소되고; (1,1,1) 패싯들과의 평면이며, 요철이 없고, 적절하게 배향된 (예를 들어, 팁들(376 및 386)을 위한) 팁 프로파일들이 생성되고; 채널에서의 전자 및/또는 홀 이동도는 접합 영역들 내의 p-MOS를 위한 (SixGe1 -x):B,Al 및 n-MOS를 위한 (SixC1 -x):P,As,Sb로부터의 변형으로 인해 향상되며; RExternal은 허용 가능한 도펀트들(예를 들어, p-MOS를 위한 (SixGe1 -x):B,Al 및 n-MOS를 위한 (SixC1 -x):P,As,Sb를 형성하기 위한 에피택셜 증착 동안 및/또는 에피택셜 증착 이후에 접합들에 도핑된 인 또는 붕소)의 고농도로 인해 감소된다.
또한, 전술한 개념들은, 스페이서들 아래쪽으로는 확장하지만 게이트 전극 아래쪽으로는 확장하지 않는 접합 영역들(예를 들어, 소스 드레인 영역들)을 가진 트랜지스터를 형성하는데 적용될 수 있다. 그러한 경우, 팁 임플란트들(예를 들어, 도핑된 기판 재료)은 게이트 전극 아래쪽의 접합 영역들에 인접하게 형성될 수도 있다. 예를 들어, 도 3b는 접합들을 형성하기 위해 팁 임플란트들을 가진 접합 영역들에 재료층을 형성한 후의 도 2의 기판을 나타낸다. 도 3b는 스페이서들(112 및 114) 아래쪽으로는 확장하지만 게이트 전극(190) 아래쪽으로는 확장하지 않는 접합 영역들(270 및 280;예를 들어, 소스 드레인 영역들)을 나타낸다. 또한, 도시된 팁 임플란트들(354 및 364;예를 들어, 도핑된 기판 재료)은 게이트 전극 아래쪽의 접합 영역들에 인접하게 형성될 수도 있다. 팁 임플란트들(354 및 364)은, 기판(120)의 형성 동안 또는 기판(120)의 형성 이후에 기판(120)을 도핑하는 것에 의해서와 같이, 표준적인 산업 프로세스에 의해 형성될 수도 있다. 구체적으로, 웰(124)을 형성하기 위해, 상부면(125)은 붕소 및/또는 알루미늄으로 도핑되어 p-MOS 트랜지스터의 p-형 팁 임플란트들을 형성할 수도 있다. 기판(120)의 표면을 도핑하여 팁 임플란트들의 p-형 재료를 형성한 후에, p-형 재료의 부분들은, 도 2 와 관련하여 전술한 바와 같이, 제거 또는 에칭되어 접합 영역들(270 및 280)을 형성할 수도 있다. 따라서, 도 3b에 도시된 바와 같이, 패싯들(320 및 330)은 게이트 유전체의 하부면 아래쪽에 형성된 증착 재료로부터 가공되는 팁들(예를 들어, 팁 임플란트들)을 갖는 것으로 설명될 수도 있다.
도 3a와 유사하게, 도 3b는, 재료(370)가 상부면(125) 아래쪽에서 기판(120)의 일부분을 향해 압축 변형(374)을 발생시킬 수 있고, 재료(380)는 기판(120)의 동일한 부분을 향해 압축 변형(384)을 발생시킬 수 있다는 것을 나타낸다. 이와 같이, 팁 임플란트들(354 및 364) 사이의 기판(120)의 채널에서, 변형(374)은 압축 변형(392)을 그리고 변형(384)은 압축 변형(394)을 발생시킬 수 있다. 압축 변형들(392 및 394)이, 재료(370 및 380)와 팁 임플란트들(354 및 364) 사이에서 캐리어 이동도(예를 들어, 웰(124)의 채널에서의 홀들의 이동도)를 증가시키기에 충분한 패싯들(220 및 230)과 팁 임플란트들(354 및 364) 사이의 변형들일 수 있다는 것을 알 수 있을 것이다.
다른 예에서, 재료(370) 및 재료(380)는 (예를 들어, 변형들(374, 384, 392, 및 394)의 방향이 반전되었다면) 장치(300)의 채널에서 인장 변형을 발생시킬 수 있다. 이 경우, 장치(300)의 채널에서의 인장 변형은, 장치(300)가 n-MOS 디바이스인 경우, 재료(370)와 재료(380) 사이의 캐리어 이동도(예를 들어, 웰(124)의 채널에서의 전자들의 이동도)를 증가시키기에 충분한 패싯들(220 및 230)과 팁 임플란트들(354 및 364) 사이의 변형일 수도 있다.
예를 들어. 도 4는 전형적인 CMOS 구조를 나타낸다. 도 4는, 통상적인 방식 으로 n-MOS 트랜지스터 디바이스(478)에 접속된, 도 3a 및 도 3b와 관련하여 전술한 장치(300)의 p-MOS 실시예와 같은, p-MOS 디바이스를 가진 CMOS 디바이스(400)를 나타낸다. 기판(120)은 CMOS 디바이스(400)를 형성하기 위해 N-형 웰(124)과 관련된 P-형 웰(422)을 포함하고, 그에 따라, P-형 웰(422)은, 기판(120)의 제2 영역에 형성되어 N-형 웰(124)에 인접한 기판(120)의 상이한 제2 계면(425)을 정의하는 n-MOS 트랜지스터 디바이스(478)의 일부분이다. 구체적으로, 예를 들어, n-MOS 디바이스(478)는, 여기에서 설명된 바와 같이, 재료(130)를 절연하는 것에 의해 n-MOS 디바이스(478)가 p-MOS 장치(300)로부터 전기적으로 격리되게 함으로써, p-MOS 장치(300)에 인접하게 형성될 수도 있다. 더 나아가, n-MOS 디바이스(478)는 게이트 전극(490) 아래쪽에 있고 N-형 접합들(470 및 480) 사이에 있는 게이트 유전체(444) 아래쪽의 채널을 포함할 수도 있다. n-MOS 디바이스(478)는 또한 스페이서들(412 및 414)을 갖는 것으로 도시되어 있다. n-MOS 디바이스(478)는 도 3a 및 도 3b와 관련하여 전술한 장치(300)의 n-MOS 실시예일 수도 있다. 이와 같이, CMOS 디바이스(400)는 접지(GND), 입력 전압(Vin), 출력 전압(Vout), 및 바이어스 전압(VDD)을 가진다.
실시예들에 따르면, 도 1 내지 도 4와 관련하여 전술한 기술 및 프로세스들은, 트랜지스터 디바이스의 형성 동안과 같은 때에, 접합들을 형성하기 위해 접합 영역들에 결정성 재료의 에피택셜층, 및 게이트 전극 위에 비결정성 재료의 컨포멀층(conformal thickness)을 블랭킷 증착(blanket deposition) 또는 비-선택적 증착 하기 위한 프로세스와 조합될 수도 그렇지 않을 수도 있다. 예를 들어, 도 1 내지 도 4와 관련하여 전술한 기술 및 프로세스들은 도 5 내지 도 12와 관련하여 후술되는 프로세스들 및 디바이스들과 조합될 수도 그렇지 않을 수도 있다.
도 5는 웰, 게이트 유전체, 게이트 전극, 및 팁 영역들을 가진 접합 영역들을 포함하는 기판의 일부분에 대한 개략적인 단면도이다. 도 5는 웰(524) 위의 기판(505)의 상부면(525)에 형성된 게이트 유전체(544)를 가진 기판(505)을 포함하는 장치(500)를 나타낸다. 게이트 전극(590)은 게이트 유전체(544) 상에 형성되고, 그의 측면들 상에 형성된 스페이서들(512 및 514)을 가진다. 에칭 마스크(542)가 게이트 전극(590)에 형성된다. 또한, 웰(524)을 주변 영역들(528)로부터 전기적으로 격리시키기 위한 절연 재료(510)도 도시된다. 접합 영역들(570 및 580)은 게이트 전극(590)에 인접하게 도시된다. 장치(500) 및 전술한 그의 컴포넌트들은, 하나 이상의 프로세싱 챔버들을 필요로 하는 반도체 트랜지스터 가공 프로세스에서와 같이, 추가적으로 처리되어 (예를 들어, CMOS 디바이스의 일부분들이 되는 것에 의해) p-MOS 또는 n-MOS 트랜지스터의 일부분들이 되거나 일부분들일 수 있다.
도 5의 사양들은 전술한 도 1의 사양들에 "대응"(예를 들어, 대응되는 또는 유사한 사양들, 재료들, 도핑, 폭들, 길이들, 깊이들, 두께들, 및 기능성을 갖는 것에 의해; 대응되는 또는 유사한 챔버들 또는 리액터들에서 형성되는 것에 의해; 및/또는 대응되는 또는 유사한 프로세스들에 의해 형성되는 것에 의해서와 같이, "대응")될 수도 그렇지 않을 수도 있다. 예를 들어, 전술한 바와 같이, 도 5에서, 기판(505)은 도 1의 기판(120)에 대응될 수도 있고, 에칭 마스크(542)는 에칭 마스 크(142)에 대응될 수도 있으며, 스페이서들(512 및 514)은 스페이서들(112 및 114)에 대응될 수도 있고, 폭(W51)은 폭(W1)에 대응될 수도 있으며, 폭(W52)은 폭(W2)에 대응될 수도 있고, 상부면(525)은 상부면(125)에 대응될 수도 있다.
더 나아가, 도 5에서, 웰(524)은 도 1의 웰(124)과 관련하여 전술한 바와 같이 n-MOS 트랜지스터의 P-형 웰에 대응될 수도 있다. 구체적으로, 웰(524)을 형성하기 위해, 상부면(525)은 붕소 및/또는 알루미늄으로 도핑되어 n-MOS 트랜지스터(예를 들어, CMOS 디바이스의 n-MOS 디바이스)의 P-형 웰을 형성할 수도 있다. 이와 같이, 웰(524)은 n-MOS 트랜지스터 디바이스의 "채널"을 형성하기에 적당한 재료일 수도 있다. 예를 들어, 트랜지스터 디바이스 채널은 상부면(525) 아래쪽 및 접합 영역들(570 및 580) 사이의 웰(524) 재료의 일부분으로서 또는 거기에 형성된 접합들로서 정의될 수도 있다.
또한, 도 5에서, 재료(510)는 도 1의 재료(130)에 대응될 수도 있고, 주변 영역들(528)은 도 1의 주변 영역들(128)에 대응될 수도 있다. 구체적으로, 재료(510)는 (예를 들어, 다른 영역들(528) 중 하나가 기판(505)에서의 p-MOS 디바이스의 N-형 웰인 경우) P-형 웰을 다른 영역들로부터 전기적으로 격리시키기 위해 (예를 들어, 웰(524)이 P-형 웰을 가질 경우) n-MOS 디바이스의 P-형 웰과 기판(505)의 다른 영역들 사이에 형성된 STI(shallow trench isolation)일 수 있다.
다음으로, 도 5의 게이트 유전체(544)는 전술한 도 1의 게이트 유전체(144)에 대응될 수도 있다. 예를 들어, 게이트 유전체(144)는, 장치(500)가 n-MOS 디바이스인 경우와 같이, 장치(500)를 위해 적합한 N-형 일함수를 가질 수도 있다.
더 나아가, 도 5에서, 게이트 전극(590)은 전술한 도 1의 게이트 전극(190)에 대응될 수도 있다. 이와 같이, 게이트 전극(590)은 (예를 들어, CMOS 디바이스의 일부분일 수 있는 n-MOS 디바이스를 위해) 전기적으로 음의 전하를 가진 N-형 전극 재료를 형성하기 위해 인, 비소, 및/또는 안티몬으로 도핑될 수 있다. 게이트 전극(590)은, 장치(500)가 n-MOS 디바이스인 경우와 같이, p-MOS 또는 n-MOS 디바이스를 위해 적합한 두께를 가질 수도 있다. 게이트 전극(590)은 (예를 들어, 장치(500)가 n-MOS 디바이스인 경우) n-MOS 디바이스의 게이트 전극에 응답하기 위한 일함수를 가질 수도 있다.
도 5는, 게이트 전극(590)에 인접한 기판(505) 표면에 형성된 리세스 및 게이트 유전체(544)의 하부면 아래쪽의 소스-드레인 리세스와 같은, 접합 영역(570)을 나타낸다. 마찬가지로, 도 5는, 게이트 전극(590)에 인접한 기판(505) 표면에 형성된 리세스 및 게이트 유전체(544)의 하부면 아래쪽의 소스-드레인 리세스와 같은, 접합 영역(580)을 나타낸다.
도 5의 웰(524) 및 기판(505)의 일부분들은, 게이트 전극(590)에 인접한 기판(505)에서의 접합 영역들(570 및 580)과 같은 리세스들을 형성하기 위해 제거될 수도 있다. 예를 들어, 게이트 전극(590)에 인접한 접합들은 접합 영역들(570 및 580)에 접합 재료를 형성 또는 증착하는 것에 의해 형성될 수도 있다. 그러한 제거는 도 2의 접합 영역들(270 및 280)의 형성과 관련하여 전술한 "소스-드레인 리세스" 에칭을 포함할 수도 있고, 그에 따라, 접합 영역들(570 및 680)은 게이트 유전체(544) 아래쪽으로 확장한다.
접합 영역(570)은 기판 표면(522)(예를 들어, 접합 영역(570)의 베이스 표면), 패싯(520), 및 팁 영역(576)을 정의한다. 팁 영역(576)은 패싯(520)과 게이트 유전체(544)의 하부면 사이이다. 마찬가지로, 접합 영역(580)은 기판 표면(532), 패싯(530), 및 팁 영역(586)을 정의한다. 팁 영역(586)은 패싯(530)과 게이트 유전체(544)의 하부면 사이이다.
실시예들에 따르면, 팁 영역들(576 및 586)은 스페이서(512), 스페이서(514), 및/또는 게이트 전극(590) 아래쪽으로 확장할 수도 있다. 예를 들어, 팁 영역들(576 및 586)은 폭(W52)과 동일한 폭으로부터, 0보다 큰 폭과 같은, 폭(W52)보다 작은 폭까지 상부면(525)을 따라 게이트 유전체(544)의 하부면 아래쪽으로 확장할 수도 있다. 이와 같이, 패싯들(520 및 530)은 기판(505)의 상부면(525)에 인접한 게이트 유전체(544)의 하부면과 접촉하여 패싯들(520 및 530) 사이의 상부면(525) 아래쪽에 채널(예를 들어, 장치(500)에 형성된 트랜지스터의 채널)을 형성할 수 있는데, 이 경우, 패싯들(520 및 530)은 0과 폭(W52)의 1/2 사이의 거리만큼 게이트 유전체(544)의 아래쪽으로 각각 확장할 수 있다. 이와 같이, 스페이서(512), 스페이서(514), 및/또는 게이트 전극(590) 아래쪽에서 게이트 유전체(544)의 하부면과 접촉하기 위해, 기판(505)의 일부분들이 제거되어, 게이트 유전체(544)의 하부면 아래쪽과 접촉하며 게이트 유전체(544)의 하부면 아래쪽으로 확장하는 패싯들(520 및 530)을 형성할 수 있다.
접합 영역(570 및/또는 580)을 "소스/드레인 영역들" 또는 "확산 영역들"이라고 할 수도 있다. 또한, 적합한 재료가 접합 영역들(570 및 580)에 형성, 증착, 또는 성장될 때, 결과로서 생긴 재료를 "접합", "소스", "드레인", 또는 "확산 영역"이라고 할 수도 있다.
접합 영역들(570 및 580)을 에칭하기에 적당한 챔버들로는 게이트 유전체(144)를 형성하는 것과 관련하여 앞서 언급된 것들을 들 수 있다. 구체적으로, 접합 영역들(570 및/또는 580)을 에칭하기에 적당한 챔버들로는 CVD 챔버, ALD 챔버, UHVCVD 챔버, RTCVD 챔버, RPCVD 챔버, MBE 챔버, "배치식" UHV CVD 챔버, 냉벽 UHV CVD 챔버, AP CVD 챔버, LP CVD 챔버, 에칭 챔버, 고순도 대유량(high-purity high-flow) 수소(H2) 퍼지(purge) 리액터, 염소(Cl2) 에칭 챔버, 트리실란 증착 리액터, 디실란 증착 리액터, 또는 이 챔버들 또는 리액터들 중 하나 이상의 기능성을 조합하는 챔버 리액터를 들 수 있다.
따라서, 전술한 바와 같이, 도 5에서, 접합 영역들(570 및 580)은 도 2의 접합 영역들(270 및 280)에 대응될 수도 그렇지 않을 수도 있고, 표면들(522 및 532)은 표면들(222 및 232)에 대응될 수도 그렇지 않을 수도 있으며, 패싯들(520 및 530)은 패싯들(220 및 230)에 대응될 수도 그렇지 않을 수도 있고, 팁 영역들(576 및 586)은 팁 영역들(276 및 286)에 대응될 수도 그렇지 않을 수도 있다. 구체적으로, 도 5에서, 접합 영역들(570 및 580)은 접합 영역들(270 및 280)과 관련하여 전술한 바와 같이 염소 에칭 또는 다른 에칭에 의해 형성될 수도 그렇지 않을 수도 있다. 마찬가지로, 도 5의 접합 영역들(570 및 580)로의 재료 증착은, 접합 영역들(570 및 580)이 형성 또는 에칭되었던 챔버와 동일한 챔버에서 발생할 수도 그렇 지 않을 수도 있다. 다음으로, 도 5의 패싯들(520 및 530)은 도 2와 관련하여 설명된 각도(A1) 및 각도(A2)와 유사하게 표면들(522 및 532)에 대해 각도를 형성할 수도 그렇지 않을 수도 있다.
도 6은 접합 영역들에 결정성 재료층 및 게이트 전극에 비결정성 재료층을 형성한 후의 도 5의 개략적 기판이다. 도 6은 에칭 마스크(542), 스페이서들(512 및 514), 게이트 전극(590), 및 게이트 유전체(544) 위에 형성된 비결정성 재료의 컨포멀층(610)을 가진 장치(600)를 나타낸다. 여기에서, 에칭 마스크(542), 스페이서들(512 및 514), 게이트 전극(590), 및 게이트 유전체(544)를 "게이트 구조"(예를 들어, 장치(500)의 게이트 구조)라고 할 수도 있다. 컨포멀층(610)은 에칭 마스크(542) 위에서 두께(T610), 스페이서(512) 옆에서 두께(T612), 및 스페이서(514) 옆에서 두께(T613)를 갖는 것으로 도시된다.
또한, 도 6은, 두께(T620)를 가진 결정성 재료의 에피택셜층(620)이 접합 영역(570)에 형성되는 것을 나타낸다. 마찬가지로, 두께(T630)를 가진 에피택셜층(630)이 접합 영역(580)에 형성된다. 실시예들에 따르면, (예를 들어, 비결정성층과 같은) 층(610) 및 에피택셜층(620 및 630)은, 동일한 시간 동안 그 재료들을 장치(500)에 증착하는 것에 의해, 블랭킷 증착하는 것에 의해, 및/또는 비선택적으로 증착하는 것에 의해 장치(600)의 층(610, 620, 및 630)을 형성하는 것과 같이, "동시에" 형성될 수 있다. 또한, 동시적 형성 동안, 컨포멀층(610)의 형성 속도가 에피택셜층들(620 및 630)의 형성 속도보다 빠를 수 있다.
예를 들어, 컨포멀층(610) 및 에피택셜층들(620 및 630)은 결정성 및 비결정 성 재료들의 비선택적 또는 "블랭킷" CVD에 의해 형성될 수도 있다. 에피택셜층(620 및 630)은 기판(505)의 격자 간격과는 상이한 격자 간격을 가진 실리콘 합금 또는 실리콘 원소 재료일 수도 있다는 것이 예상된다. 일부 실시예들에서, 층들(620 및 630)은 기판(505)에서 인장 변형을 발생시키기 위한 사이즈, 두께, 및 격자 간격을 가진 결정성 인 및/또는 실리콘-탄소 합금 재료의 에피택셜층일 수도 있다. 또한, 층들(620 및 630)은, 전기적 음 전하를 가진 N-형 재료를 형성하기 위해서와 같이, 형성 동안에 또는 형성 이후에 인, 비소, 및/또는 안티몬으로 도핑될 수도 있다. 이와 같이, 층(620) 및 층(630)은 상부면(525) 아래쪽 및 접합 영역들(578 및 580) 사이의 기판(505) 영역과 같은, 장치(600)의 채널에서 인장 변형을 발생시킬 수도 있다.
컨포멀층(610)은 층(620 및 630)을 형성하는데 사용된 것과 동일한 실리콘 합금 또는 실리콘 원소 재료의 비결정성 재료일 수도 있다. 구체적으로, 에피택셜층이 아니라, 컨포멀층(610)은 층(620 및 630)을 형성하는 동일한 재료의 컨포멀층일 수도 있다. 이와 같이, 컨포멀층(610)은 층(620 및 630)의 원자들 및 결정성 재료의 아주 규칙적인 배열과 달리 원자들이 일정하게 배열되어 있지 않은 비결정성층일 수도 있다. 또한, 컨포멀층(610)은 재료 에칭 마스크(542), 스페이서들(512 및 514), 게이트 전극(590), 및/또는 게이트 유전체(544)(예를 들어, 장치(500)의 게이트 구조)의 격자 간격과 상이한 격자 간격을 가질 수 있다. 이와 같이, 컨포멀층(610)은 장치(500)의 게이트 구조의 게이트 전극(590) 및/또는 다른 컴포넌트들에서 인장 변형을 발생시킬 수 있다.
예를 들어, 층(610, 620, 및 630)은 (예를 들어, 장치(600)가 n-MOS 트랜지스터 또는 디바이스이거나 n-MOS 트랜지스터 또는 디바이스가 될 경우) 트랜지스터의 활성 영역(active area) 위에 블랭킷 또는 비선택적 증착된(예를 들어, 장치(500) 위에 증착된) 실리콘-탄소 합금막으로 형성될 수도 있다. 증착은 550℃ 미만의 증착 온도(예를 들어, 450℃, 500℃, 또는 550℃ 온도)에서 트리실란, 메틸실란, 및 수소(예를 들어, H2 캐리어 가스)를 사용하는 CVD일 수도 있다. 그러한 설정에서, 에피택셜층(620 및 630)은 접합 영역들(570 및 580)의 노출된 실리콘 또는 표면상에 렌더링된 에피택셜층이다. 구체적으로, 에피택셜층은 표면(522), 패싯(520), 표면(532), 및 패싯(530)상에 형성된다. 다른 방법으로, 그러한 설정에서는, 비결정성층이 에칭 마스크(542), 스페이서들(512 및 514), 게이트 전극(590), 및 게이트 유전체(544)(예를 들어, 장치(500)의 게이트 구조)의 유전체, 옥사이드, 또는 나이트라이드에 형성된다. 층(620 및 630)으로서 형성된 결정성 에피택셜 재료는 증착 동안 또는 증착 이후에 인 또는 비소로 장소내에서(in-situ) 도핑되어 전기적으로 음으로 하전된 N-형 재료를 형성할 수 있다.
실시예들에 따르면, 층(610, 620, 및 630)은 25 mg/min(milligrams per minute) 내지 200 mg/min에서 트리실란을 도입하고, 15 SCCM 내지 45 SCCM에서 모노메틸실란(monomethyl silane)을 도입하며, 400 SCCM 내지 800 SCCM에서 PH3를 도입하는 것에 의해(예를 들어, 수소(H2) 캐리어 가스로 1% PH3를 도입하는 것에 의해) 형성될 수 있다. 다른 예에서, 층들(610, 620, 및 630)을 형성하는 것은, 50 내지 100 mg/min의 트리실란, 30 SCCM의 모노메틸실란, 및 600 SCCM의 PH3를 도입하는 것을 포함할 수 있다.
일 실시예에서는, 단일 웨이퍼 300 mm RT CVD 리액터에서, 550℃ 및 15 Torr 압력에서 12분 동안 20 SCCM의 트리실란, 30 SCCM의 모노메틸실란, 및 20 SLM(standard liters per minute)의 H2의 화학 반응이 3E20 cm3의 완전 치환형 탄소 농도(fully substituted carbon concentration)를 가진 500 나노미터 실리콘-탄소 합금막을 에피택셜층(620 및 630)으로서 발생시킨다. 비결정성 재료의 컨포멀층(610)이 접합 영역들(570 및 580)의 표면들과 접촉하지 않는 영역들(예를 들어, 표면(522 및 532) 또는 패싯(520 및 530)과 접촉하지 않는 영역들)에 형성된다. 이와 같이, 컨포멀층(610)이 에칭 마스크(542), 스페이서들(512 및 514), 게이트 전극(590), 및/또는 게이트 유전체(544)상에 형성될 수도 있다. 표면들(522 및 532) 및 패싯들(520 및 530)상에 결정성 재료를 형성하는 한가지 이유는, 이 표면들에서, 실리콘은 기존 격자를 에피택셜 확장하는 것에 의해 계속 성장하기 때문이다. 그러나, 에칭 마스크(542), 스페이서들(512 및 514), 게이트 전극(590), 및 게이트 유전체(544)의 표면들에서의 성장을 지원하기 위한 기존의 실리콘 격자가 존재하지 않으므로, 거기에 형성된 재료는 비결정성 특징을 가진다.
일부 실시예들에서, 에피택셜층(620 및 630)은 0.13% 내지 2.0%의 치환형 탄소 농도를 가진 실리콘 재료일 수 있거나 그러한 실리콘 재료를 포함할 수도 있다. 또한, 일부 실시예들에서, 에피택셜층(620 및 630)은 5E13 atoms/cm3(atoms per centimeter cubed) 내지 5E20 atoms/cm3의 인 농도를 가진 실리콘 재료일 수 있거나 그러한 실리콘 재료를 포함할 수도 있다. 예를 들어, 에피택셜층(620 및 630)은 0.13% 내지 2.0%의 치환형 탄소 농도 및 5E13 atoms/cm3 내지 5E20 atoms/cm3의 인 농도를 가진 실리콘 합금 또는 실리콘 원소 재료일 수 있다.
대체로, 트랜지스터의 활성 영역 위의 블랭킷 또는 비선택적 증착(예를 들어, 장치(500) 위의 증착)이 계속될 때, 층(610, 620, 및 630)은, 층(620 및 630)이 팁 영역들로 및/또는 게이트 전극의 하부면 상으로 확장하기 전에, 층(610)이 그러한 위치들로 확장하도록 형성될 수 있다. 구체적으로, 도 6과 관련하여 전술한 증착 프로세스가 계속되면, 두께(T612 및 T613)는 계속해서 성장할 수 있을 것이고, 층(610)의 비결정성 재료는 팁 영역들(576 및 586;도 5 참조)로 및/또는 게이트 유전체(544;도 7 참고)의 하부면(B1) 또는 하부면(B2) 상으로 확장할 수 있을 것이다. 팁 영역들에 및/또는 게이트 전극의 하부면에 층(610)의 비결정성 재료를 갖는 것은, 트랜지스터의 성능을 억제한다. 더 나아가, 층(620 및 630)이 표면(525)보다 높은 높이로 형성된 후, 팁 영역들에서 및/또는 게이트 전극의 하부면에서 층(610)의 비결정성 재료를 에칭 또는 제거하는 것은 적절하게 기능하지 않는 디바이스를 남긴다.
그러나, 실시예들에 따르면, 에피택셜층(610, 620 및 630)은 층(610, 620 및 630)을 확장하기 위한 재료의 추가적 증착 이전에 에치백(etch back)될 수 있다. 예를 들어, 도 7은, 결정성 재료층 및 비결정성 재료층을 제거한 후의 도 5의 기판을 나타낸다. 도 7은, 컨포멀층(610) 및 에피택셜층(620 및 630)이 제거된 후의 장치(600)에 대응되는 장치와 같은 장치(700)를 나타낸다. 예를 들어, 컨포멀층(610)의 비결정성 재료 및 에피택셜층(620 및 630)의 결정성 재료는, 도 7에 도시된 바와 같이, 컨포멀층(710) 및 에피택셜층(720 및 730)을 형성하기 위한 에칭 프로세스와 같은 프로세스 동안 동시에 제거될 수도 있다. 컨포멀층(710)은 에칭 마스크(542) 위쪽의 두께(T710), 스페이서(512)에 인접한 두께(T712), 및 스페이서(514)에 인접한 두께(T713)를 가진다. 또한, 에피택셜층(720)은 두께(T720)를 갖고, 에피택셜층(730)은 두께(T730)를 가진다. 실시예들에 따르면, 에피택셜층(720 및 730)을 제거 또는 에칭하는 속도는 컨포멀층(710)을 제거 또는 에칭하는 속도보다 느릴 수 있다. 예를 들어, 층(710)의 비결정성 재료를 에칭하는 것보다 느리게 층(720 및 730)의 결정성 재료를 에칭하는 에칭 화학 반응이 선택될 수 있다. 이와 같이, 층들(710, 720 및 730)의 제거는, 층(710)의 남아있는 수직 두께가 층(720 및 730)의 남아있는 두께보다 작을 때까지 계속될 수 있다. 구체적으로, 두께(T710)는 두께(T720) 또는 두께(T730) 미만일 수도 있다. 그러나, 두께(T710)는 두께(T720) 및/또는 두께(T730) 이상일 수 있다는 것도 예상된다.
또한, 실시예들에 따르면, 층(710)을 형성하는 단계는, 층(710) 위에 컨포멀 재료를 후속적으로 형성 또는 증착하는 것이 게이트 유전체(544)의 하부면(B1) 또는 하부면(B2)의 위 또는 아래로 확장하지 않도록, 충분하게 층(610)의 두께를 제거하는 단계를 포함할 수 있다. 예를 들어, 두께(T712) 및 두께(T713)는, 층(710) 위로 컨포멀층 또는 비결정성 재료를 후속적으로 증착하는 것이 하부면들(B1 및 B2)의 아래 또는 위로 확장하지 않도록, 충분히 얇을 수 있다.
두께(T720) 및/또는 두께(T730)는, 0.8, 0.9, 0.95, 1.0, 1.05, 1.1, 1.15, 1.2, 1.3, 또는 1.4 나노미터(nm)와 같은, 0.5 nm 내지 2 nm의 결정성 재료의 두께일 수도 있다. 구체적으로, 층(610, 620, 및 630)을 형성하고 그의 두께들을 제거하여 층(710, 720 및 730)을 형성하는 것의 최종적인 효과는 에피택셜층(720 및 730)을 위한 약 1.05 Å/s(예를 들어, 1O nm/m)의 형성 속도를 정의할 수도 있다. 유사한 최종 효과가 측면 방향의 층(710)에서 발생할 수도 있고, 수직 방향에서(예를 들어, 두께(T710)의 방향에서) 약간 더 높을 수 있다.
더 나아가, 실시예들에서, 층(610, 620, 및 630)의 두께들의 제거는, 두께(T712 및 T713)가 두께(T720) 또는 두께(T730) 미만이게 하는, 속도에서, 기간 동안, 또는 에천트로 발생할 수 있다.
예를 들어, 층(610, 620, 및 630)의 두께들의 제거는 염산, 염소, 또는 적합한 다른 에천트들이나 가스들로 에칭하는 것을 포함할 수 있다. 구체적으로, 그러한 에칭은, 140, 145, 150, 155, 또는 160 SCCM의 유속에서와 같은, 100 SCCM 내지 200 SCCM 유속의 염산 가스로 에칭하는 것을 포함할 수 있다. 건식 레지스트 에칭, 염소 에칭, CF4, 플라즈마, 스퍼터(sputter), 및/또는 층(610, 620, 및 630)의 두께들을 제거할 수 있는 다른 에칭 화학 반응이나 가스가 사용될 수 있다는 것도 예상된다.
또한, 실시예들에 따르면, 층(710, 720, 및 730)을 형성하기 위한 층(610, 620, 및 630)의 형성 및 그의 두께들의 제거는, 챔버 또는 리액터의 밀봉, 진공, 압력, 분위기를 깨뜨리지 않으면서 및/또는 챔버 또는 리액터의 내부를 외부 대기 또는 공기에 노출시키지 않으면서, 리액터를 위한 동일한 챔버에서 발생할 수도 있다. 이와 같이, 층(710, 720, 및 730)을 형성하기 위한 재료층의 제거는 층(610, 620, 및 630)을 형성하는 것과 동일한 장소에서 수행될 수도 있다. 구체적으로, 층들의 동시적인 형성 및 제거는 동일한 압력에서, 동일한 온도에서, 동일한 분위기에서, 동일한 대기에서, 및/또는 챔버 또는 리액터의 동일한 밀봉 또는 진공 동안 발생할 수도 있다. 예를 들어, 동일한 챔버에서 층(710, 720, 및 730)을 형성하기 위해 층(610, 620, 및 630)을 형성하고 그의 두께들을 제거하는 데 적당한 일부 챔버들로는, CVD 챔버, ALD 챔버, UHVCVD 챔버, RTCVD 챔버, RPCVD 챔버, MBE 챔버, "배치식" UHV CVD 챔버, 냉벽 UHV CVD 챔버, AP CVD 챔버, LP CVD 챔버, 에칭 챔버, 고순도 고유량 수소(H2) 퍼지 리액터, 염소(Cl2) 에칭 챔버, 트리실란 증착 리액터, 디실란 증착 리액터, 또는 이 챔버들이나 리액터들 중 하나 이상의 기능성을 조합하는 챔버 리액터를 들 수 있다. 또한, 적합한 챔버들로는 실리콘, 실리콘 합금, 및/또는 실리콘 원소 재료들의 에피택셜층들의 증착을 수행하기 위한 챔버들; 비결정성 재료의 컨포멀층을 증착하기 위한 챔버들; 결정성 재료를 증착하기 위한 챔버들; 블랭킷 또는 비선택적 증착을 형성하기 위한 챔버들; 선택적 증착을 형성하기 위한 챔버들; 도핑된 재료를 증착하기 위한 챔버들; 실리콘 게르마 늄(SiGe)을 증착하기 위한 챔버들; 및/또는 실리콘-탄소 합금(Si1-xCx) 재료를 증착하기 위한 챔버들을 들 수 있다.
일부 실시예들에서, 층(610, 620, 및 630)을 형성하고 그의 두께들을 제거하는 단계는 500℃ 내지 750℃ 온도(예를 들어, 500, 550, 600, 650, 700, 또는 750℃의 온도) 및 12 내지 18 Torr 압력(예를 들어, 12, 13, 14, 15, 16, 17, 또는 18 Torr의 압력)의 동일한 CVD 챔버에서 발생할 수도 있다. 또한, 층(610, 620, 및 630)을 형성하고 그의 두께들을 제거하는 단계는 1E-4 내지 1000 Torr 압력(예를 들어, 1E-3, 1E-2, 0.1, 1.0, 10, 100, 또는 1000 Torr의 일 십진수 범위내의 압력)의 동일한 CVD 챔버에서 발생할 수도 있다. 일부 경우들에서는, 층(610, 620, 및 630)을 형성하고 그의 두께들을 제거하는 단계가 3E-3 Torr 내지 7E-3 Torr 압력(예를 들어, 3E-3, 3.5E-3, 4E-3, 4.5E-3, 5E-3, 5.5E-3, 6E-3, 6.5E-3, 또는 7E-3 Torr 압력)의 동일한 CVD 챔버에서 발생할 수 있다. 더 나아가, 형성 및 제거 동안 10 SLM(standard liters per minute) 내지 30 SLM의 수소(H2) 분위기 유량이 존재할 수 있다.
일부 실시예들에서는, 도 6 및 도 7과 관련하여 전술한 바와 같이, 층(610, 620, 및 630)을 형성, 증착, 또는 성장시킨 다음 층(610, 620, 및 630)의 두께를 제거하거나 에칭하는 것이, 다수 반복 프로세스의 일 반복 또는 증착/제거 시퀀스를 설명할 수도 있다. 이와 같이, 도 6 및 도 7의 반복 또는 증착/제거 시퀀스가 반복될 수도 있다.
예를 들어, 도 8은 접합 영역들에 결정성 재료의 후속 층을 그리고 게이트 전극에 비결정성 재료의 후속 층을 형성한 이후의 도 7의 기판을 나타낸다. 도 8은, 층(710)에 비결정성 재료의 추가적인 컨포멀층을 재형성 또는 재증착하여 층(810)을 형성하고, 층(720)에 결정성 재료의 추가적인 에피택셜층을 재증착 또는 증착하여 층(820)을 형성하며, 층(730)에 결정성 재료의 추가적인 에피택셜층을 재증착 또는 증착하여 에피택셜층(830)을 형성한 후의 도 7의 기판을 나타낸다. 그에 따라, 컨포멀층(810)의 두께(T810)는 두께(T610 또는 T710)보다 두꺼울 수도 있다. 마찬가지로, 두께(T812)는 두께(T712 또는 T612)보다 두꺼울 수도 있다. 마찬가지로, 두께(T813)는 T713 또는 T613보다 두꺼울 수도 있다.
마찬가지로, 에피택셜층(820)의 두께(T820)는 두께(T720 또는 T620)보다 두꺼울 수도 있다. 마찬가지로, 에피택셜층(830)의 두께(T830)는 두께(T730 또는 T630)보다 두꺼울 수도 있다.
컨포멀층(810)은, 컨포멀층(610)과 관련하여 전술한 바와 같이, 재료를 포함할 수도 있고, 프로세스에 의해 형성될 수도 있으며, 기능성을 가질 수도 있고, 변형들을 발생시킬 수도 있다는 것이 예상된다. 마찬가지로, 에피택셜층(820 및 830)은, 에피택셜층(620 및 630)과 관련하여 전술한 바와 같이, 재료에 대응될 수도 있고, 프로세스들에 의해 형성될 수도 있으며, 변형들을 발생시킬 수도 있고, 기능성을 가질 수도 있다.
장치(800)를 형성한 다음, 층(810, 820, 및 830)의 두께들은, 에칭에 의해서와 같이, 제거될 수도 있다. 예를 들어, 도 9는 결정성 재료 및 비결정성 재료의 층을 제거한 후의 도 8의 기판을 나타낸다. 도 9는, 층(810, 820, 및 830)의 두께들을 제거하여 비결정성 재료의 컨포멀층(910), 결정성 재료의 에피택셜층(920), 및 결정성 재료의 에피택셜층(930)을 형성한 후의 장치(800)와 같은, 장치(900)를 나타낸다. 이와 같이, 층(910, 920, 및 930)의 재료들, 프로세스들, 기능성, 및 변형들은 층(710, 720, 및 730)과 관련하여 전술한 것들에 대응될 수도 있다. 또한, 층(810, 820, 및 830)과 비교되는 층(910, 920, 및 930) 사이의 관계는 층(610, 620, 및 630)과 비교되는 층(710, 720, 및 730) 사이의 관계에 대응될 수 있다는 것도 알 수 있을 것이다. 구체적으로, 장치(700)로부터 장치(800)를 형성한 다음 장치(800)로부터 장치(900)를 형성하기 위한 프로세스들은 장치(500)로부터 장치(600)를 형성한 다음 장치(600)로부터 장치(700)를 형성하기 위한 프로세스들에 대응될 수도 있다.
더 나아가, 실시예들에 따르면, 장치(600, 700, 800, 및 900)를 형성하기 위한 프로세스들은, 챔버의 밀봉 또는 진공을 깨뜨리지 않는 것과 같이, 동일한 챔버에서 그리고/또는 장치(600)로부터 장치(700)를 형성하는 단계와 관련하여 전술한 바와 같이 다른 설정들이나 조건들에 따라 발생할 수도 있다. 이와 같이, 장치(600 및 700)의 형성은 증착/제거 반복들을 위한 프로세스에서의 제1 반복으로서 정의될 수도 있고, 장치(800 및 900)를 형성하는 것은 증착/제거 반복들을 위한 프로세스에서의 제2 반복으로서 정의될 수도 있다. 그러한 반복들은, 소정의 또는 선택된 결정성 에피택셜 재료층이 트랜지스터 디바이스의 접합 영역들에서 형성될 때까지 계속될 수도 있다. 또한, 그러한 반복들은, 트랜지스터 디바이스의 게이트 구조상에 소정의 또는 선택된 컨포멀 비결정성 재료층이 형성될 때까지 계속될 수도 있다. 일부 경우들에서, 그러한 반복들은, 5회, 6회, 7회, 8회, 9회, 또는 10회 반복되는 것과 같이, 5 내지 10회 반복될 수도 있다.
또한, 그러한 반복들이 증착 또는 제거 프로세스(예를 들어, 장치(600) 또는 장치(700)를 형성하는 단계에 대응되는 프로세스)로써 종결될 수 있다는 것도 예상된다. 마찬가지로, 반복의 증착 또는 제거 부분들은, 각각의 증착 및/또는 제거 프로세스가 10초, 20초, 25초, 30초, 35초, 40초, 45초, 50초, 60초, 또는 90초의 기간에 걸쳐 발생하는 경우와 같이, 5초 내지 5분의 기간에 걸쳐 발생할 수도 있다.
일 일례에서, 층(610, 620, 및 630)을 형성하는 단계는 CVD 챔버에서 재료의 두께들을 제거하여 층(710, 720, 및 730)을 형성하는 것과 같은 장소에서 수행될 수도 있다. 첫번째, 30초 동안 50 mg/min 내지 100 mg/min에서 트리실란을 도입하고, 30 SCCM에서 모노메틸실란을 도입하며, 600 SCCM에서 PH3(예를 들어, H2의 1% PH3)를 도입하는 것에 의해 층(610, 620, 및 630)이 형성되거나 증착되는데, 그 동안, H2는 20 SLM의 유량에서 챔버로 도입되고, 챔버는 600 내지 650℃의 온도 및 15 Torr의 압력으로 유지된다.
다음으로, 층(610, 620, 및 630)의 증착 "직후에" 층(710, 720, 및 730)이 형성된다(예를 들어, 층(610, 620, 및 630)을 형성하는데 사용된 증착 가스들을 펌프-아웃하는 단계와 층(710, 720, 및 730)으로부터 층(610, 620, 및 630)을 에칭하 는 단계 사이에서 다른 프로세싱은 수행되지 않는다). 예를 들어, 층(710, 720, 및 730)은, 20 SLM의 유량에서 H2가 챔버로 도입되는 상태에서 그리고 챔버는 600 내지 650℃의 온도 및 15 Torr의 압력으로 유지되는 상태에서, 150 SCCM에서 30초 동안 HCl을 챔버로 도입하여 층(610, 620, 및 630)을 에칭하는 것에 의해 형성된다.
트리실란, 모노메틸실란, 및 PH3를 도입하고, 펌프-아웃한 다음, HCl을 도입하는 시퀀스가 7회 반복되어 층(720 및 730)의 결정성 재료를 위한 두께(증착 - 에칭)를 약 1.05 Å/ sec로 형성한다. 비결정성 재료층(710)의 두께가 측면 방향(예를 들어, 두께(T712 및 T714))에서는 거의 동일하지만, 수직 방향(예를 들어, 두께(T710))에서는 좀더 길다. 더 나아가, 챔버의 밀봉 또는 진공은 7회 반복들 동안 원래대로 유지될 수 있다는 것도 알 수 있을 것이다. 마찬가지로, 20 SLM의 유량에서 H2가 챔버로 도입되고, 챔버는 600 내지 650℃의 온도및 15 Torr의 압력으로 유지된다는 조건들이 7회 반복들 동안 유지될 수도 있다.
이와 같이, 에피택셜 두께들이 상부면(525)보다 높을 때까지 그리고/또는 에피택셜 두께들이 기판(505)에서 선택된 변형을 발생시킬 때까지, 컨포멀및 에피택셜층들의 형성 및 제거의 반복들을 반복할 수 있다. 예를 들어, 도 10은, 접합들을 형성하기 위해 접합 영역들에 결정성 재료층을 형성하고 게이트 전극에 비결정성 재료층을 형성한 이후의 도 9의 기판을 나타낸다. 도 10은, 게이트 구조상에 비결정성 재료의 컨포멀층(1010)을 그리고 접합 영역들(570 및 580)에 에피택셜 층(1020 및 1030)을 가진 장치(1000)를 나타낸다. 층(1020)은 상부면(525)보다 높은 상부면(1022)을 갖고, 층(1030)은 상부면(525)보다 높은 상부면(1032)을 가진다. 또한, 도 10은 두께(T1020)를 가진 층(1020) 및 두께(T1030)를 가진 층(1030)도 나타낸다.
컨포멀층(1010)은, 컨포멀층(610)과 관련하여 전술한 바와 같이, 재료로 형성될 수도 있고, 프로세스들에 의해 형성될 수도 있으며, 기능성을 가질 수도 있고, 변형들을 발생시킬 수도 있다는 것을 알 수 있을 것이다. 마찬가지로, 에피택셜층들(1020 및 1030)은, 에피택셜층(620 및 630)과 관련하여 전술한 바와 같이, 재료로 형성될 수도 있고, 프로세스에 의해 형성될 수도 있으며, 기능성을 가질 수도 있고, 그리고/또는 변형을 발생시킬 수도 있다. 예를 들어, 층(1020 및 1030)은, (예를 들어, 채널이 상부면(525) 아래쪽 및 층들(1020 및 1030) 사이의 기판(505) 부분으로서 정의될 수도 있는 경우) 장치(1000)의 채널에서의 변형과 같은, 기판(505)에서의 변형을 발생시키기에 충분한, 기판(505)의 새로운 재료의 격자 간격과는 상이한 격자 간격을 가진 결정성 재료의 두께 또는 사이즈일 수도 있다. 더 나아가, 층(1020 및 1030)은, 기판(505)에서 인장 변형을 발생시키기에 충분한, 결정성 인 및/또는 실리콘-탄소 합금 재료의 에피택셜층들일 수도 있다.
구체적으로, 도 10에 도시된 바와 같이, 층(1020)은 상부면(525) 아래쪽의 기판(505) 부분으로부터 멀어지는 인장 변형(1074)을 발생시킬 수도 있고, 층(1030)은 기판(505)의 동일한 부분으로부터 멀어지는 인장 변형(1084)을 발생시킬 수도 있다. 이와 같이, 변형(1074)은, 층(1020 및 1030) 사이의 기판(505) 채 널에서, 인장 변형(1092)을 발생시킬 수도 있고, 변형(1084)은 인장 변형(1094)(예를 들어, n-MOS 디바이스인 장치(1000) 채널에서의 인장 변형)을 발생시킬 수도 있다. 실시예들에 따르면, 인장 변형들(1092 및 1094)은 층(1020 및 1030) 사이에서 캐리어 이동도(예를 들어, 웰(524)의 채널에서의 전자들의 이동도)를 증가시키기에 충분한 변형들일 수도 있다. 다시 말해, 기판(505)에서의 채널은, 기판 재료의 격자 간격보다 큰, 층(1020 및 1030)에서의 인 및/또는 실리콘-탄소 합금 재료의 격자 간격에 의해 발생되는 인장 변형에 따를 수도 있다.
또한, 컨포멀층(610)과 관련하여 전술한 바와 같이, 컨포멀층(1010)은, 게이트 전극(590)에서의 인장 변형과 같이, 장치(1000)의 게이트 구조에서 인장 변형을 발생시킬 수도 있다.
또한, 도 10은 팁 영역(576)을 채우는 에피택셜층(1020) 및 팁 영역(586)을 채우는 에피택셜층(1030)을 나타낸다. 예를 들어, 층(1020)은 바닥(B1) 및 패싯(520)과 접촉할 수도 있고 그리고/또는 바닥(B1) 및 패싯(520)에 자동적으로 결합될 수도 있다. 마찬가지로, 층(1030)은 바닥(B2) 및/또는 패싯(530)에 부착될 수도 있고 그리고/또는 바닥(B2) 및/또는 패싯(530)에 자동적으로 결합될 수도 있다.
또한, 층(1020) 및 층(1030)은 전기적 음 전하를 가진 N-형 재료를 형성하기 위해 인, 비소, 및/또는 안티몬으로써 형성 동안 또는 형성 이후에 도핑될 수도 있다고 생각된다.
예를 들어, 일단 충분한 또는 선택된 재료층이 층(1020 및 1030)으로서 증착 또는 형성되고 나면(예를 들어, 반복의 증착 또는 에칭 부분 이후에), 컨포멀층(1010)은 제거될 수도 있다. 이와 같이, 도 10의 컨포멀층(1010)은, 선택적 습식 에칭에 의해서와 같이, 장치(1000)의 게이트 구조로부터 제거될 수도 있다. 더 나아가, 비결정성 컨포멀층(예를 들어, 전술한 층들(610, 710, 810, 910 및 1010)은 격리 재료(예를 들어, 재료(510))에도 남겨질 수 있다. 이들 비결정성 컨포멀층들도, 선택적 습식 에칭에 의해서와 같이, 제거됨으로써 증가된 전자 이동도 및 구동 전류를 가진 인장 변형형(tensile strained) N-채널 트랜지스터를 초래한다.
예를 들어, 도 11은 비결정성 재료들을 제거한 후의 도 10의 기판을 나타낸다. 도 11은, 장치(1000)의 게이트 구조로부터 컨포멀층(1010)을 제거 또는 에칭한 후의 장치(1000)와 같은, 장치(1100)를 나타낸다. 예를 들어, 컨포멀층(1010)은 접합 영역(570 및 580)에, 층(1120 및 1130)과 같은, 적합한 에피택셜 재료층을 남기는 에칭 화학 반응을 사용해 선택적으로 또는 비선택적으로 에칭될 수도 있다. 일부 실시예들에서, 게이트 구조로부터 컨포멀층(1010)을 에칭하는 단계는 층(1020 및 1030)의 두께 중 5% 내지 35% 두께를 에칭하는 단계를 포함한다. 이와 같이, 게이트 구조로부터 컨포멀층(1010)을 에칭한 후, 층(1120 및 1130)은 도 10을 위해 전술한 바와 같은 층(1020 및 1030) 두께의 75, 80, 75, 또는 90%일 수도 있다. 마찬가지로, 상부면(1122 및 1132)은 도 10을 위해 전술한 바와 같은 상부면(1022 및 1032)에 대응될 수도 있다. 더 나아가, 두께(T1120 및 T1130)는 도 10을 위해 전술한 바와 같은 두께(T1020) 및 두께(T1030)에 대응될 수도 있다.
층(1010)을 제거한 후, 나머지 트랜지스터(예를 들어, 장치(1100))는 도 10 의 변형들(1074, 1084, 1092, 및 1094)보다 좀더 큰 크기에 대응될 수 있거나 좀더 큰 크기일 수 있는 변형들(1174, 1184, 1192, 및 1194)을 가질 수도 있다. 또한, 변형들(1174, 1184, 1192, 및 1194)이 도 10의 변형들(1074, 1084, 1092, 및 1094)과 유사한 방향들에 대응될 수 있거나 유사한 방향들을 가질 수 있다는 것도 알 수 있을 것이다. 구체적으로, 변형들(1174, 1184, 1192, 및 1194)은 도 10의 변형들(1074, 1084, 1092, 및 1094)의 30% 크기 및 10°방향내에 대응될 수 있거나 30% 크기 및 10°방향내일 수도 있다.
이와 같이, 변형들(1174, 1184, 1192, 및 1194)은 장치(1100)의 채널에서 전자 이동도 및 구동 전류를 증가시키기에 충분한 인장 변형을 발생시킬 수도 있다. 더 나아가, 변형(1192 및 1194)은 에피택셜층(1120 및 1130)에서의 증가된 인 및 치환형 탄소 농도에 의해 발생되는 단축의 인장 변형(uniaxial tensile strain)일 수도 있다. 또한, 에피택셜층(1120 및 1130)에서의 증가된 인 도핑은 2E20 cm3보다 클 수도 있다. 구체적으로, 장치(1100)는, 에피택셜층(1120 및 1130)에서의 인 및 치환형 탄소 농도가 캐리어 이동도를 증가시키고 RExternal을 감소시키기에 충분할 정도로 증가된 n-MOS 트랜지스터일 수도 있다. 전반적으로, 장치(1100)와 유사한 트랜지스터는 캐리어 이동도에서의 이득 및 에피택셜층(1120 및 1130)에서의 감소된 시트 저항(sheet resistant)으로 인해 향상된 포화 전류 및 향상된 디바이스 속도를 가질 수도 있다.
이와 같이, 장치(1100)는 CMOS 디바이스의 n-MOS 디바이스일 수도 있다. 예 를 들어, 도 12는 전형적인 CMOS 구조를 나타낸다. 도 12는 통상적인 방식으로 p-MOS 디바이스(1204)에 접속된, 도 11과 관련하여 전술한 장치(1100)의 실시예와 같은, n-MOS 디바이스(1202)를 가진 CMOS 디바이스(1200)를 나타낸다. 기판(505)은 CMOS 디바이스(1200)를 형성하기 위한 N-형 웰(1224)에 관련된 P-형 웰(524)을 포함하고, 그에 따라, N-형 웰(1224)은 기판(505)의 제2 영역에 형성되어 P-형 웰(524)에 인접한 기판(505)의 상이한 제2 계면(1225)을 정의하는 p-MOS 트랜지스터 디바이스(1204)의 구성 요소이다. 구체적으로, 예를 들어, p-MOS 디바이스(1204)는, p-MOS 디바이스(1204)를 여기에서 설명된 바와 같이 절연 재료(510)에 의해 n-MOS 디바이스(1202)로부터 전기적으로 격리시키는 것에 의해 n-MOS 디바이스(1202)에 인접하게 형성될 수도 있다. 더 나아가, p-MOS 디바이스(1204)는 게이트 전극(1290) 아래쪽에 있고 P-형 접합들(1220 및 1230) 사이에 있는 게이트 유전체(1244) 아래쪽에 채널을 포함할 수 있다. 또한, p-MOS 디바이스(1204)는 스페이서들(1212 및 1214)을 갖는 것으로 도시된다.
또한, 도 12는 압축 변형들(1274, 1284, 1292, 및 1294) 및 p-MOS 디바이스(1204)도 나타낸다. 예를 들어, 접합들(1220 및 1230)은 상부면(1225) 아래쪽의 기판(505) 부분을 향하는 압축 변형들(1274 및 1284)을 발생시킬 수도 있다. 이와 같이, 변형들(1274 및 1284)은 p-MOS 디바이스(1204)의 채널에서 압축 변형들(1292 및 1294)을 발생시킬 수도 있다. 압축 변형들(1292 및 1294)이 접합들(1220 및 1230) 사이에서 캐리어 이동도(예를 들어, 웰(1224)의 채널에서의 홀들의 이동도)를 증가시키기에 충분할 수도 있다는 것을 알 수 있을 것이다. 구체적으로, 접합 들(1220 및 1230)은 (예를 들어, 전기적으로 양으로 하전된 P-형 재료를 형성하기 위해 붕소 및/또는 알루미늄으로 도핑될 수도 그렇지 않을 수도 있는 SiGe로 형성되는 것에 의해) 기판(505)의 격자 간격보다 큰 격자 간격을 가진 재료로 형성될 수도 있다. 최종적으로, CMOS 디바이스(1200)는 접지(GND), 입력 전압(Vin), 출력 전압(Vout), 및 바이어스 전압(VDD)을 가진다.
전술한 명세서에서는, 특정 실시예들이 설명된다. 그러나, 청구항들에 기술되는 실시예들의 좀더 광범위한 정신 및 범위를 벗어나지 않으면서 그에 대한 다양한 변경들 및 변화들이 이루어질 수도 있다. 따라서, 본원 명세서 및 도면들은 제한적인 의미가 아니라 예시적인 것으로 간주되어야 한다.

Claims (27)

  1. 제1 접합 영역을 형성하기 위해 게이트 전극에 인접한 기판의 제1 부분, 및 상기 기판에 제2 접합 영역을 형성하기 위해 상기 게이트 전극에 인접한 상기 기판의 상이한 제2 부분을 제거하는 단계; 및
    상기 제1 접합 영역 및 상기 제2 접합 영역에 결정성 재료의 에피택셜층(epitaxial thickness)을 형성하는 단계
    를 포함하고,
    상기 제거하는 단계 및 상기 형성하는 단계는, 챔버의 밀봉(seal)을 깨뜨리지 않으면서 동일한 챔버에서 발생하는 방법.
  2. 제1항에 있어서,
    상기 제거하는 단계는, 염소 가스, 염산 가스, 수소 가스, 및 질소 가스 중 적어도 하나로 에칭하는 단계를 포함하는 방법.
  3. 제1항에 있어서,
    상기 제거하는 단계는, 상기 제1 접합 영역에서의 상기 기판의 제1 베이스 표면(base surface)에 대해 128°내지 123°의 각도에서 상기 게이트 전극에 인접한 상기 기판의 제1 측벽을 형성하기 위해, 그리고 상기 제2 접합 영역에서의 상기 기판의 제2 베이스 표면에 대해 128°내지 123°의 각도에서 상기 게이트 전극에 인접한 상기 기판의 제2 측벽을 형성하기 위해 순수한 염소 가스로 에칭하는 단계를 포함하는 방법.
  4. 제3항에 있어서,
    상기 형성하는 단계는, 실리콘 합금 또는 실리콘 원소 재료(silicon elemental material)의 층을, 상기 제1 및 제2 측벽면들에 그리고 상기 제1 및 제2 베이스 표면들에 화학적으로 결합시키기 위해, 실란(silane) 가스, 디실란(disilane) 가스, 디클로로실란(dichlorosilane) 가스, 게르만(germane) 가스, 및 메틸실란(methylsilane) 가스 중 적어도 하나로 선택적으로 증착하는 단계를 포함하는 방법.
  5. 제1항에 있어서,
    상기 제거하는 단계 및 상기 형성하는 단계는, CVD(chemical vapor deposition) 챔버, 배치식 UHV(ultra high vacuum) CVD 챔버, 냉벽(cold-wall) UHV CVD 챔버, LP(low-pressure) CVD 챔버, RT(rapid thermal) CVD 챔버, RP(reduced pressure) CVD 챔버, AP(atmospheric pressure) CVD 챔버 중 하나에서, 상기 챔버가 500℃ 내지 800℃의 온도를 갖는 시간 동안, 1E-4 Torr 내지 1000 Torr의 압력에서 발생하는 방법.
  6. 기판의 게이트 전극에 인접한 제1 기판 표면에 제1 팁(tip) 영역을 형성하기 위해 상기 기판의 제1 부분을 제거하는 단계; 및
    상기 기판의 상기 게이트 전극에 인접한 제2 기판 표면에 제2 팁 영역을 형성하기 위해 상기 기판의 상이한 제2 부분을 제거하는 단계
    를 포함하고,
    상기 제1 팁 영역은 상기 게이트 전극의 하부면에 대해 약 54.7°의 각도를 갖는 제1 패싯(facet)을 정의하며, 상기 제2 팁 영역은 상기 하부면에 대해 약 54.7°의 각도를 갖는 제2 패싯을 정의하는 방법.
  7. 제6항에 있어서,
    상기 제1 패싯 및 제2 패싯은 통상적인 밀러 지수(Miller index) 명명법에 따른 {1,1,1} 평면들을 형성하는 방법.
  8. 제6항에 있어서,
    상기 제거하는 단계는, 상기 게이트 전극과 상기 기판의 상부면 사이에 형성된 게이트 유전체의 하부면 아래쪽에 그와 접촉하여 상기 제1 패싯을 형성하는 단계, 및 상기 게이트 유전체의 상기 하부면 아래쪽에 그와 접촉하여 상기 제2 패싯을 형성하는 단계를 포함하는 방법.
  9. 제6항에 있어서,
    상기 제1 패싯은 상기 게이트 전극과 상기 기판의 상부면 사이에 형성된 게 이트 유전체의 하부면 아래쪽에 형성된 증착 재료로부터 가공되는 제1 팁을 포함하고, 상기 제2 패싯은 상기 하부면 아래쪽에 형성된 증착 재료로부터 가공되는 제2 팁을 포함하는 방법.
  10. 제6항에 있어서,
    상기 기판은 실리콘, 다결정 실리콘, 및 단결정 실리콘 중 하나의 재료를 포함하고,
    상기 형성하는 단계는, 상기 기판 재료의 격자 간격보다 큰 격자 간격을 가진 붕소 도핑된 실리콘 게르마늄 및 상기 기판 재료의 상기 격자 간격보다 작은 격자 간격을 가진 인 도핑된 실리콘-탄소 합금 중 하나의 층을 형성하는 단계를 포함하는 방법.
  11. 제10항에 있어서,
    상기 형성하는 단계는, 상기 제1 패싯과 상기 제2 패싯 사이의 상기 기판의 채널에서 압축 변형(compressive strain)을 발생시키기 위해 충분한 두께의 상기 붕소 도핑된 실리콘 게르마늄의 층을 형성하는 단계, 및 상기 제1 패싯과 상기 제2 패싯 사이의 상기 기판의 상기 채널에서 인장 변형(tensile strain)을 발생시키기 위해 충분한 두께의 상기 인 도핑된 실리콘-탄소 합금의 층을 형성하는 단계 중 하나를 포함하는 방법.
  12. PCB(printed circuit board)에 전자적으로 그리고 물리적으로 결합된 반도체 마이크로프로세서를 포함하는 시스템으로서,
    상기 마이크로프로세서는 트랜지스터를 포함하고,
    상기 트랜지스터는 기판 및 상기 기판 상의 디바이스를 포함하며,
    상기 기판 상의 디바이스는,
    게이트 전극에 인접한 단결정 실리콘 기판에서의 제1 접합 영역;
    상기 게이트 전극에 인접한 상기 기판에서의 상이한 제2 접합 영역; 및
    상기 제1 접합 영역과 상기 제2 접합 영역 사이의 상기 실리콘 기판의 상부면 위의 게이트 유전체층을 포함하고,
    상기 게이트 전극에 인접한 상기 제1 접합 영역의 제1 패싯은 상기 게이트 유전체의 하부면에 대해 52°내지 57°의 각도를 정의하며, 상기 게이트 전극에 인접한 상기 제2 접합 영역의 제2 패싯은 상기 하부면에 대해 52°내지 57°의 각도를 정의하는 시스템.
  13. 제12항에 있어서,
    상기 제1 접합 영역 및 상기 제2 접합 영역은 상기 상부면 아래쪽으로의 깊이를 정의하고;
    상기 제1 접합 영역과 상기 제2 접합 영역 내에 배치된 재료를 더 포함하며,
    상기 재료는 상기 깊이의 10% 내지 50%의 거리만큼 상기 상부면보다 높은 표면을 갖는 시스템.
  14. 기판의 제1 접합 영역에 결정성 재료의 제1 에피택셜층, 상기 기판의 상이한 제2 접합 영역에 결정성 재료의 제2 에피택셜층, 및 상기 게이트 전극 위에 비결정성 재료의 컨포멀층(conformal thickness)을 동시에 형성하는 단계; 및
    다음으로, 상기 비결정성 재료의 층 및 상기 결정성 재료의 층을 동시에 제거하는 단계
    를 포함하고,
    상기 제1 및 제2 접합 영역들은 게이트 전극에 인접하는 방법.
  15. 제14항에 있어서,
    상기 비결정성 재료의 컨포멀층을 형성하는 속도(rate)는 상기 결정성 재료의 제1 및 제2 에피택셜층을 형성하는 속도보다 빠르고, 상기 결정성 재료의 층을 제거하는 속도는 상기 비결정성 재료의 층을 제거하는 속도보다 느린 방법.
  16. 제14항에 있어서,
    상기 동시에 제거하는 단계는, 상기 비결정성 재료의 남아있는 수평 두께가 상기 결정성 재료의 남아있는 수직 두께보다 얇아질 때까지, 상기 비결정성 재료의 층을 제거하는 단계를 포함하는 방법.
  17. 제14항에 있어서,
    상기 동시에 제거하는 단계는, 상기 비결정성 재료의 남아있는 수직 두께가 상기 결정성 재료의 남아있는 수직 두께보다 얇아질 때까지, 상기 비결정성 재료의 층을 제거하는 단계를 포함하는 방법.
  18. 제17항에 있어서,
    상기 비결정성 재료의 상기 남아있는 두께를 제거하는 단계를 더 포함하는 방법.
  19. 제14항에 있어서,
    상기 기판의 표면은 상기 기판의 상부면을 정의하고,
    상기 제1 접합 영역의 표면 및 상기 제2 접합 영역의 표면이 상기 상부면보다 높아질 때까지, 상기 동시에 형성하는 단계 및 상기 동시에 제거하는 단계를 반복하는 단계를 더 포함하는 방법.
  20. 제14항에 있어서,
    0.8 나노미터 내지 1.4 나노미터의 상기 결정성 재료의 층을 형성하기 위해, 상기 동시에 형성하는 단계 및 상기 동시에 제거하는 단계를, 5회 내지 10회 반복하는 단계를 더 포함하는 방법.
  21. 제14항에 있어서,
    상기 동시에 형성하는 단계 및 상기 동시에 제거하는 단계는, CVD 챔버, UHV CVD 챔버, RT CVD 챔버, 및 RP CVD 챔버 중 하나에서 상기 챔버의 밀봉을 깨뜨리지 않으면서 발생하는 방법.
  22. 제14항에 있어서,
    상기 동시에 형성하는 단계 및 상기 동시에 제거하는 단계는, 동일한 CVD 챔버에서, 500℃ 내지 750℃의 온도 및 12 Torr 내지 18 Torr의 압력에서 발생하는 방법.
  23. 제14항에 있어서,
    상기 동시에 제거하는 단계는 염산 가스로 에칭하는 단계를 포함하고,
    상기 동시에 형성하는 단계는, 트리실란(trisilane)을 도입하고, 모노메틸실란(monomethyl silane)을 도입하는 것에 의해 상기 결정성 및 비결정성 재료들을 비선택적으로 화학 기상 증착(CVD)하는 단계를 포함하는 방법.
  24. 제14항에 있어서,
    상기 동시에 형성하는 단계는, 상기 기판 재료에서 변형을 발생시키기 위해 상기 기판 재료의 격자 간격과는 상이한 격자 간격을 가진 결정성 재료의 충분한 두께의 에피택셜층을 증착하는 단계를 포함하는 방법.
  25. 제14항에 있어서,
    상기 동시에 형성하는 단계는, 상기 기판에서 인장 변형을 발생시키기 위해 결정성 인 도핑된 실리콘-탄소 합금 재료의 충분한 두께의 에피택셜층을 증착하는 단계를 포함하는 방법.
  26. 제14항에 있어서,
    상기 결정성 재료의 에피택셜층은 0.13 내지 2.0%의 치환형 탄소 농도(substitutional-carbon concentration) 및 5E13 atoms/cm3(atoms per centimeter cubed) 내지 5E20 atoms/cm3의 인 농도를 가진 실리콘 재료를 포함하는 방법.
  27. 제14항에 있어서,
    상기 동시에 제거하는 단계는, 상기 제1 접합 영역에 인접한 상기 기판의 제1 측벽면으로부터 그리고 상기 제2 접합 영역에 인접한 상기 기판의 제2 측벽면으로부터 상기 비결정성 재료의 컨포멀층을 제거하는 단계를 포함하고,
    상기 동시에 형성하는 단계는, 상기 제1 측벽면에 극도로 인접한 제1 팁 영역 및 상기 제2 측벽면에 극도로 인접한 제2 팁 영역을 채우기 위해 결정성 인 실리콘-탄소 합금 재료의 충분한 두께의 에피택셜층을 증착하는 단계를 포함하는 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100971414B1 (ko) * 2008-04-18 2010-07-21 주식회사 하이닉스반도체 스트레인드 채널을 갖는 반도체 소자 및 그 제조방법
US8207040B2 (en) 2010-02-12 2012-06-26 Samsung Electronics Co., Ltd. Methods of manufacturing semiconductor devices including forming (111) facets in silicon capping layers on source/drain regions

Families Citing this family (299)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8994104B2 (en) 1999-09-28 2015-03-31 Intel Corporation Contact resistance reduction employing germanium overlayer pre-contact metalization
JP4866534B2 (ja) * 2001-02-12 2012-02-01 エーエスエム アメリカ インコーポレイテッド 半導体膜の改良された堆積方法
US7186630B2 (en) 2002-08-14 2007-03-06 Asm America, Inc. Deposition of amorphous silicon-containing films
US6949482B2 (en) 2003-12-08 2005-09-27 Intel Corporation Method for improving transistor performance through reducing the salicide interface resistance
WO2005116304A2 (en) * 2004-04-23 2005-12-08 Asm America, Inc. In situ doped epitaxial films
KR100642747B1 (ko) * 2004-06-22 2006-11-10 삼성전자주식회사 Ｃｍｏｓ 트랜지스터의 제조방법 및 그에 의해 제조된ｃｍｏｓ 트랜지스터
EP1896053B1 (en) * 2004-07-06 2018-10-31 ZymoGenetics, Inc. Pharmaceutical composition comprising fgf18 and il-1 antagonist and method of use
US7438760B2 (en) * 2005-02-04 2008-10-21 Asm America, Inc. Methods of making substitutionally carbon-doped crystalline Si-containing materials by chemical vapor deposition
US7772062B2 (en) * 2005-02-08 2010-08-10 Taiwan Semiconductor Manufacturing Co., Ltd. MOSFET having a channel mechanically stressed by an epitaxially grown, high k strain layer
JP4867176B2 (ja) * 2005-02-25 2012-02-01 ソニー株式会社 半導体装置の製造方法
JP4426988B2 (ja) * 2005-03-09 2010-03-03 富士通マイクロエレクトロニクス株式会社 ｐチャネルＭＯＳトランジスタの製造方法
JP4757549B2 (ja) * 2005-06-24 2011-08-24 富士通セミコンダクター株式会社 高歪みｍｏｓトランジスタを含む半導体装置
US7544576B2 (en) * 2005-07-29 2009-06-09 Freescale Semiconductor, Inc. Diffusion barrier for nickel silicides in a semiconductor fabrication process
CN100442476C (zh) 2005-09-29 2008-12-10 中芯国际集成电路制造(上海)有限公司 用于cmos技术的应变感应迁移率增强纳米器件及工艺
JP2007129190A (ja) * 2005-10-05 2007-05-24 Elpida Memory Inc 誘電膜形成方法、及び半導体装置の製造方法
JP2009521801A (ja) * 2005-12-22 2009-06-04 エーエスエム アメリカ インコーポレイテッド ドープされた半導体物質のエピタキシャル堆積
JP4847152B2 (ja) * 2006-02-22 2011-12-28 富士通セミコンダクター株式会社 半導体装置とその製造方法
US7364976B2 (en) * 2006-03-21 2008-04-29 Intel Corporation Selective etch for patterning a semiconductor film deposited non-selectively
US7410875B2 (en) * 2006-04-06 2008-08-12 United Microelectronics Corp. Semiconductor structure and fabrication thereof
KR100746622B1 (ko) * 2006-06-29 2007-08-08 주식회사 하이닉스반도체 모스 트랜지스터 제조방법
US8642413B2 (en) * 2006-09-14 2014-02-04 Intel Corporation Formation of strain-inducing films using hydrogenated amorphous silicon
US7554110B2 (en) * 2006-09-15 2009-06-30 Taiwan Semiconductor Manufacturing Company, Ltd. MOS devices with partial stressor channel
US7943469B2 (en) * 2006-11-28 2011-05-17 Intel Corporation Multi-component strain-inducing semiconductor regions
US7750338B2 (en) * 2006-12-05 2010-07-06 Taiwan Semiconductor Manufacturing Company, Ltd. Dual-SiGe epitaxy for MOS devices
JP5380827B2 (ja) 2006-12-11 2014-01-08 ソニー株式会社 半導体装置の製造方法
US7960236B2 (en) * 2006-12-12 2011-06-14 Applied Materials, Inc. Phosphorus containing Si epitaxial layers in N-type source/drain junctions
US8394196B2 (en) * 2006-12-12 2013-03-12 Applied Materials, Inc. Formation of in-situ phosphorus doped epitaxial layer containing silicon and carbon
CN101226899A (zh) * 2007-01-19 2008-07-23 中芯国际集成电路制造(上海)有限公司 在硅凹陷中后续外延生长应变硅mos晶片管的方法和结构
US7528045B2 (en) * 2007-01-31 2009-05-05 United Microelectronics Corp. MOS transistor and manufacturing methods thereof
US7525161B2 (en) * 2007-01-31 2009-04-28 International Business Machines Corporation Strained MOS devices using source/drain epitaxy
US7732285B2 (en) * 2007-03-28 2010-06-08 Intel Corporation Semiconductor device having self-aligned epitaxial source and drain extensions
US7833883B2 (en) * 2007-03-28 2010-11-16 Intel Corporation Precursor gas mixture for depositing an epitaxial carbon-doped silicon film
US7553717B2 (en) * 2007-05-11 2009-06-30 Texas Instruments Incorporated Recess etch for epitaxial SiGe
US8450165B2 (en) * 2007-05-14 2013-05-28 Intel Corporation Semiconductor device having tipless epitaxial source/drain regions
US20080283926A1 (en) * 2007-05-18 2008-11-20 Texas Instruments Incorporated Method for integrating silicon germanium and carbon doped silicon within a strained cmos flow
US8574979B2 (en) * 2007-05-18 2013-11-05 Texas Instruments Incorporated Method for integrating silicon germanium and carbon doped silicon with source/drain regions in a strained CMOS process flow
US20080293192A1 (en) * 2007-05-22 2008-11-27 Stefan Zollner Semiconductor device with stressors and methods thereof
US20090035911A1 (en) * 2007-07-30 2009-02-05 Willy Rachmady Method for forming a semiconductor device having abrupt ultra shallow epi-tip regions
US7745847B2 (en) * 2007-08-09 2010-06-29 United Microelectronics Corp. Metal oxide semiconductor transistor
CN101364545B (zh) * 2007-08-10 2010-12-22 中芯国际集成电路制造(上海)有限公司 应变硅晶体管的锗硅和多晶硅栅极结构
US7700452B2 (en) * 2007-08-29 2010-04-20 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel transistor
US7776698B2 (en) * 2007-10-05 2010-08-17 Applied Materials, Inc. Selective formation of silicon carbon epitaxial layer
US7939447B2 (en) * 2007-10-26 2011-05-10 Asm America, Inc. Inhibitors for selective deposition of silicon containing films
KR100924549B1 (ko) * 2007-11-14 2009-11-02 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법
US7655543B2 (en) * 2007-12-21 2010-02-02 Asm America, Inc. Separate injection of reactive species in selective formation of films
US7994010B2 (en) * 2007-12-27 2011-08-09 Chartered Semiconductor Manufacturing Ltd. Process for fabricating a semiconductor device having embedded epitaxial regions
US8017489B2 (en) * 2008-03-13 2011-09-13 International Business Machines Corporation Field effect structure including carbon alloyed channel region and source/drain region not carbon alloyed
US20090242989A1 (en) * 2008-03-25 2009-10-01 Chan Kevin K Complementary metal-oxide-semiconductor device with embedded stressor
KR101880838B1 (ko) 2008-08-04 2018-08-16 더 트러스티즈 오브 프린스턴 유니버시티 박막 트랜지스터용 하이브리드 유전 재료
JP4638550B2 (ja) 2008-09-29 2011-02-23 東京エレクトロン株式会社 マスクパターンの形成方法、微細パターンの形成方法及び成膜装置
US8247285B2 (en) * 2008-12-22 2012-08-21 Taiwan Semiconductor Manufacturing Company, Ltd. N-FET with a highly doped source/drain and strain booster
US20100181626A1 (en) * 2009-01-21 2010-07-22 Jing-Cheng Lin Methods for Forming NMOS and PMOS Devices on Germanium-Based Substrates
US8486191B2 (en) 2009-04-07 2013-07-16 Asm America, Inc. Substrate reactor with adjustable injectors for mixing gases within reaction chamber
US8071481B2 (en) 2009-04-23 2011-12-06 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming highly strained source/drain trenches
KR101050405B1 (ko) * 2009-07-03 2011-07-19 주식회사 하이닉스반도체 스트레인드채널을 갖는 반도체장치 제조 방법
CN102024761A (zh) * 2009-09-18 2011-04-20 中芯国际集成电路制造(上海)有限公司 用于形成半导体集成电路器件的方法
US8455859B2 (en) 2009-10-01 2013-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Strained structure of semiconductor device
US8367528B2 (en) 2009-11-17 2013-02-05 Asm America, Inc. Cyclical epitaxial deposition and etch
US8999798B2 (en) * 2009-12-17 2015-04-07 Applied Materials, Inc. Methods for forming NMOS EPI layers
US8598003B2 (en) 2009-12-21 2013-12-03 Intel Corporation Semiconductor device having doped epitaxial region and its methods of fabrication
US8765556B2 (en) * 2009-12-23 2014-07-01 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating strained structure in semiconductor device
US8313999B2 (en) * 2009-12-23 2012-11-20 Intel Corporation Multi-gate semiconductor device with self-aligned epitaxial source and drain
US7989298B1 (en) * 2010-01-25 2011-08-02 International Business Machines Corporation Transistor having V-shaped embedded stressor
US8828850B2 (en) 2010-05-20 2014-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing variation by using combination epitaxy growth
US9263339B2 (en) 2010-05-20 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Selective etching in the formation of epitaxy regions in MOS devices
US9064688B2 (en) 2010-05-20 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Performing enhanced cleaning in the formation of MOS devices
US8405160B2 (en) * 2010-05-26 2013-03-26 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-strained source/drain structures
US8236659B2 (en) 2010-06-16 2012-08-07 Taiwan Semiconductor Manufacturing Company, Ltd. Source and drain feature profile for improving device performance and method of manufacturing same
US8492234B2 (en) 2010-06-29 2013-07-23 International Business Machines Corporation Field effect transistor device
US8216906B2 (en) 2010-06-30 2012-07-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing integrated circuit device with well controlled surface proximity
JP5614184B2 (ja) * 2010-09-06 2014-10-29 富士通セミコンダクター株式会社 半導体装置の製造方法
KR101776926B1 (ko) * 2010-09-07 2017-09-08 삼성전자주식회사 반도체 소자 및 그 제조 방법
US8569139B2 (en) 2010-10-27 2013-10-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing strained source/drain structures
US8778767B2 (en) 2010-11-18 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits and fabrication methods thereof
US8901537B2 (en) 2010-12-21 2014-12-02 Intel Corporation Transistors with high concentration of boron doped germanium
US9484432B2 (en) 2010-12-21 2016-11-01 Intel Corporation Contact resistance reduction employing germanium overlayer pre-contact metalization
US8652945B2 (en) * 2011-02-08 2014-02-18 Applied Materials, Inc. Epitaxy of high tensile silicon alloy for tensile strain applications
JP5661523B2 (ja) * 2011-03-18 2015-01-28 東京エレクトロン株式会社 成膜方法及び成膜装置
US8835266B2 (en) * 2011-04-13 2014-09-16 International Business Machines Corporation Method and structure for compound semiconductor contact
CN102789984B (zh) * 2011-05-18 2016-06-01 中国科学院微电子研究所 一种嵌入区的形成方法以及嵌入源漏的形成方法
US8999794B2 (en) * 2011-07-14 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned source and drain structures and method of manufacturing same
US20130023129A1 (en) 2011-07-20 2013-01-24 Asm America, Inc. Pressure transmitter for a semiconductor processing environment
US8994082B2 (en) 2011-09-30 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Transistors, methods of manufacturing thereof, and image sensor circuits with reduced RTS noise
US8507915B2 (en) * 2011-11-30 2013-08-13 International Business Machines Corporation Low resistance embedded strap for a trench capacitor
US20130193492A1 (en) * 2012-01-30 2013-08-01 International Business Machines Corporation Silicon carbon film structure and method
US9263342B2 (en) * 2012-03-02 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having a strained region
US8841190B2 (en) 2012-03-30 2014-09-23 The Institute of Microelectronics Chinese Academy of Science MOS device for making the source/drain region closer to the channel region and method of manufacturing the same
CN103367151B (zh) * 2012-03-30 2015-12-16 中国科学院微电子研究所 使源/漏区更接近沟道区的mos器件及其制作方法
US8847315B2 (en) 2012-05-07 2014-09-30 Qualcomm Incorporated Complementary metal-oxide-semiconductor (CMOS) device and method
CN103426768B (zh) * 2012-05-25 2016-08-10 中国科学院微电子研究所 半导体器件制造方法
US8916443B2 (en) * 2012-06-27 2014-12-23 International Business Machines Corporation Semiconductor device with epitaxial source/drain facetting provided at the gate edge
CN103545213B (zh) * 2012-07-16 2016-12-28 中国科学院微电子研究所 半导体器件及其制造方法
KR20140016008A (ko) 2012-07-30 2014-02-07 삼성전자주식회사 반도체 소자 및 그 제조 방법
US10714315B2 (en) 2012-10-12 2020-07-14 Asm Ip Holdings B.V. Semiconductor reaction chamber showerhead
US9512519B2 (en) * 2012-12-03 2016-12-06 Taiwan Semiconductor Manufacturing Company, Ltd. Atomic layer deposition apparatus and method
US8900958B2 (en) 2012-12-19 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Epitaxial formation mechanisms of source and drain regions
US8940594B2 (en) * 2012-12-24 2015-01-27 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device having v-shaped region
US9029912B2 (en) * 2013-01-11 2015-05-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor substructure having elevated strain material-sidewall interface and method of making the same
US8853039B2 (en) 2013-01-17 2014-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. Defect reduction for formation of epitaxial layer in source and drain regions
US20160376700A1 (en) 2013-02-01 2016-12-29 Asm Ip Holding B.V. System for treatment of deposition reactor
US9093514B2 (en) * 2013-03-06 2015-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Strained and uniform doping technique for FINFETs
CN104064465B (zh) * 2013-03-21 2017-07-14 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN104064468B (zh) * 2013-03-21 2017-07-14 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US10438856B2 (en) 2013-04-03 2019-10-08 Stmicroelectronics, Inc. Methods and devices for enhancing mobility of charge carriers
US9293534B2 (en) 2014-03-21 2016-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Formation of dislocations in source and drain regions of FinFET devices
US20150214331A1 (en) * 2014-01-30 2015-07-30 Globalfoundries Inc. Replacement metal gate including dielectric gate material
US9947772B2 (en) 2014-03-31 2018-04-17 Stmicroelectronics, Inc. SOI FinFET transistor with strained channel
CN105448737A (zh) 2014-09-30 2016-03-30 联华电子股份有限公司 用以形成硅凹槽的蚀刻制作工艺方法与鳍式场效晶体管
US10941490B2 (en) 2014-10-07 2021-03-09 Asm Ip Holding B.V. Multiple temperature range susceptor, assembly, reactor and system including the susceptor, and methods of using the same
US9978854B2 (en) * 2014-11-19 2018-05-22 United Microelectronics Corporation Fin field-effect transistor
US9859286B2 (en) * 2014-12-23 2018-01-02 International Business Machines Corporation Low-drive current FinFET structure for improving circuit density of ratioed logic in SRAM devices
US10276355B2 (en) 2015-03-12 2019-04-30 Asm Ip Holding B.V. Multi-zone reactor, system including the reactor, and method of using the same
KR102311055B1 (ko) 2015-04-10 2021-10-12 어플라이드 머티어리얼스, 인코포레이티드 선택적 에피택셜 성장을 위한 성장률을 증강시키기 위한 방법
US9905475B2 (en) * 2015-06-09 2018-02-27 International Business Machines Corporation Self-aligned hard mask for epitaxy protection
US10458018B2 (en) 2015-06-26 2019-10-29 Asm Ip Holding B.V. Structures including metal carbide material, devices including the structures, and methods of forming same
US10211308B2 (en) 2015-10-21 2019-02-19 Asm Ip Holding B.V. NbMC layers
CN106611701A (zh) * 2015-10-27 2017-05-03 中微半导体设备(上海)有限公司 一种半导体器件的制备方法
US11139308B2 (en) 2015-12-29 2021-10-05 Asm Ip Holding B.V. Atomic layer deposition of III-V compounds to form V-NAND devices
US10529554B2 (en) 2016-02-19 2020-01-07 Asm Ip Holding B.V. Method for forming silicon nitride film selectively on sidewalls or flat surfaces of trenches
US11453943B2 (en) 2016-05-25 2022-09-27 Asm Ip Holding B.V. Method for forming carbon-containing silicon/metal oxide or nitride film by ALD using silicon precursor and hydrocarbon precursor
US10612137B2 (en) 2016-07-08 2020-04-07 Asm Ip Holdings B.V. Organic reactants for atomic layer deposition
US9859151B1 (en) 2016-07-08 2018-01-02 Asm Ip Holding B.V. Selective film deposition method to form air gaps
US9812320B1 (en) 2016-07-28 2017-11-07 Asm Ip Holding B.V. Method and apparatus for filling a gap
US9887082B1 (en) 2016-07-28 2018-02-06 Asm Ip Holding B.V. Method and apparatus for filling a gap
US11538905B2 (en) 2016-09-30 2022-12-27 Intel Corporation Nanowire transistors employing carbon-based layers
US11532757B2 (en) 2016-10-27 2022-12-20 Asm Ip Holding B.V. Deposition of charge trapping layers
US10714350B2 (en) 2016-11-01 2020-07-14 ASM IP Holdings, B.V. Methods for forming a transition metal niobium nitride film on a substrate by atomic layer deposition and related semiconductor device structures
KR102546317B1 (ko) 2016-11-15 2023-06-21 에이에스엠 아이피 홀딩 비.브이. 기체 공급 유닛 및 이를 포함하는 기판 처리 장치
KR20180068582A (ko) 2016-12-14 2018-06-22 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US11581186B2 (en) 2016-12-15 2023-02-14 Asm Ip Holding B.V. Sequential infiltration synthesis apparatus
US11447861B2 (en) 2016-12-15 2022-09-20 Asm Ip Holding B.V. Sequential infiltration synthesis apparatus and a method of forming a patterned structure
US10269558B2 (en) 2016-12-22 2019-04-23 Asm Ip Holding B.V. Method of forming a structure on a substrate
US11390950B2 (en) 2017-01-10 2022-07-19 Asm Ip Holding B.V. Reactor system and method to reduce residue buildup during a film deposition process
US10468261B2 (en) 2017-02-15 2019-11-05 Asm Ip Holding B.V. Methods for forming a metallic film on a substrate by cyclical deposition and related semiconductor device structures
US10770286B2 (en) 2017-05-08 2020-09-08 Asm Ip Holdings B.V. Methods for selectively forming a silicon nitride film on a substrate and related semiconductor device structures
US11306395B2 (en) 2017-06-28 2022-04-19 Asm Ip Holding B.V. Methods for depositing a transition metal nitride film on a substrate by atomic layer deposition and related deposition apparatus
KR20190009245A (ko) 2017-07-18 2019-01-28 에이에스엠 아이피 홀딩 비.브이. 반도체 소자 구조물 형성 방법 및 관련된 반도체 소자 구조물
US11374112B2 (en) 2017-07-19 2022-06-28 Asm Ip Holding B.V. Method for depositing a group IV semiconductor and related semiconductor device structures
US10590535B2 (en) 2017-07-26 2020-03-17 Asm Ip Holdings B.V. Chemical treatment, deposition and/or infiltration apparatus and method for using the same
US10692741B2 (en) 2017-08-08 2020-06-23 Asm Ip Holdings B.V. Radiation shield
US10770336B2 (en) 2017-08-08 2020-09-08 Asm Ip Holding B.V. Substrate lift mechanism and reactor including same
US11769682B2 (en) 2017-08-09 2023-09-26 Asm Ip Holding B.V. Storage apparatus for storing cassettes for substrates and processing apparatus equipped therewith
US11830730B2 (en) 2017-08-29 2023-11-28 Asm Ip Holding B.V. Layer forming method and apparatus
US11295980B2 (en) 2017-08-30 2022-04-05 Asm Ip Holding B.V. Methods for depositing a molybdenum metal film over a dielectric surface of a substrate by a cyclical deposition process and related semiconductor device structures
US10658205B2 (en) 2017-09-28 2020-05-19 Asm Ip Holdings B.V. Chemical dispensing apparatus and methods for dispensing a chemical to a reaction chamber
US11639811B2 (en) 2017-11-27 2023-05-02 Asm Ip Holding B.V. Apparatus including a clean mini environment
JP7214724B2 (ja) 2017-11-27 2023-01-30 エーエスエム アイピー ホールディング ビー．ブイ． バッチ炉で利用されるウェハカセットを収納するための収納装置
DE112017008314T5 (de) * 2017-12-29 2020-09-17 Intel Corporation Ferroelektrische gate-dielektrika in integrierten schaltungen
US10872771B2 (en) 2018-01-16 2020-12-22 Asm Ip Holding B. V. Method for depositing a material film on a substrate within a reaction chamber by a cyclical deposition process and related device structures
US11482412B2 (en) 2018-01-19 2022-10-25 Asm Ip Holding B.V. Method for depositing a gap-fill layer by plasma-assisted deposition
TW202325889A (zh) 2018-01-19 2023-07-01 荷蘭商Ａｓｍ 智慧財產控股公司 沈積方法
US11081345B2 (en) 2018-02-06 2021-08-03 Asm Ip Holding B.V. Method of post-deposition treatment for silicon oxide film
US10896820B2 (en) 2018-02-14 2021-01-19 Asm Ip Holding B.V. Method for depositing a ruthenium-containing film on a substrate by a cyclical deposition process
CN111699278B (zh) 2018-02-14 2023-05-16 Asm Ip私人控股有限公司 通过循环沉积工艺在衬底上沉积含钌膜的方法
KR102636427B1 (ko) 2018-02-20 2024-02-13 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법 및 장치
US10975470B2 (en) 2018-02-23 2021-04-13 Asm Ip Holding B.V. Apparatus for detecting or monitoring for a chemical precursor in a high temperature environment
WO2019164522A1 (en) * 2018-02-26 2019-08-29 Industrial Heat, Llc Monitoring and controlling exothermic reactions using photon detection devices
US11473195B2 (en) 2018-03-01 2022-10-18 Asm Ip Holding B.V. Semiconductor processing apparatus and a method for processing a substrate
US11629406B2 (en) 2018-03-09 2023-04-18 Asm Ip Holding B.V. Semiconductor processing apparatus comprising one or more pyrometers for measuring a temperature of a substrate during transfer of the substrate
KR102646467B1 (ko) 2018-03-27 2024-03-11 에이에스엠 아이피 홀딩 비.브이. 기판 상에 전극을 형성하는 방법 및 전극을 포함하는 반도체 소자 구조
US11230766B2 (en) 2018-03-29 2022-01-25 Asm Ip Holding B.V. Substrate processing apparatus and method
TW202344708A (zh) 2018-05-08 2023-11-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 藉由循環沉積製程於基板上沉積氧化物膜之方法及相關裝置結構
KR102596988B1 (ko) 2018-05-28 2023-10-31 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법 및 그에 의해 제조된 장치
US11718913B2 (en) 2018-06-04 2023-08-08 Asm Ip Holding B.V. Gas distribution system and reactor system including same
US11270899B2 (en) 2018-06-04 2022-03-08 Asm Ip Holding B.V. Wafer handling chamber with moisture reduction
US11286562B2 (en) 2018-06-08 2022-03-29 Asm Ip Holding B.V. Gas-phase chemical reactor and method of using same
US10797133B2 (en) 2018-06-21 2020-10-06 Asm Ip Holding B.V. Method for depositing a phosphorus doped silicon arsenide film and related semiconductor device structures
KR102568797B1 (ko) 2018-06-21 2023-08-21 에이에스엠 아이피 홀딩 비.브이. 기판 처리 시스템
KR20210027265A (ko) 2018-06-27 2021-03-10 에이에스엠 아이피 홀딩 비.브이. 금속 함유 재료를 형성하기 위한 주기적 증착 방법 및 금속 함유 재료를 포함하는 막 및 구조체
CN112292478A (zh) 2018-06-27 2021-01-29 Asm Ip私人控股有限公司 用于形成含金属的材料的循环沉积方法及包含含金属的材料的膜和结构
US10612136B2 (en) 2018-06-29 2020-04-07 ASM IP Holding, B.V. Temperature-controlled flange and reactor system including same
US10388513B1 (en) 2018-07-03 2019-08-20 Asm Ip Holding B.V. Method for depositing silicon-free carbon-containing film as gap-fill layer by pulse plasma-assisted deposition
US10755922B2 (en) 2018-07-03 2020-08-25 Asm Ip Holding B.V. Method for depositing silicon-free carbon-containing film as gap-fill layer by pulse plasma-assisted deposition
US11309404B2 (en) * 2018-07-05 2022-04-19 Applied Materials, Inc. Integrated CMOS source drain formation with advanced control
US11430674B2 (en) 2018-08-22 2022-08-30 Asm Ip Holding B.V. Sensor array, apparatus for dispensing a vapor phase reactant to a reaction chamber and related methods
KR20200030162A (ko) 2018-09-11 2020-03-20 에이에스엠 아이피 홀딩 비.브이. 박막 증착 방법
US11024523B2 (en) 2018-09-11 2021-06-01 Asm Ip Holding B.V. Substrate processing apparatus and method
CN110970344A (zh) 2018-10-01 2020-04-07 Asm Ip控股有限公司 衬底保持设备、包含所述设备的系统及其使用方法
US11232963B2 (en) 2018-10-03 2022-01-25 Asm Ip Holding B.V. Substrate processing apparatus and method
KR102592699B1 (ko) 2018-10-08 2023-10-23 에이에스엠 아이피 홀딩 비.브이. 기판 지지 유닛 및 이를 포함하는 박막 증착 장치와 기판 처리 장치
KR102605121B1 (ko) 2018-10-19 2023-11-23 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치 및 기판 처리 방법
KR102546322B1 (ko) 2018-10-19 2023-06-21 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치 및 기판 처리 방법
US11087997B2 (en) 2018-10-31 2021-08-10 Asm Ip Holding B.V. Substrate processing apparatus for processing substrates
KR20200051105A (ko) 2018-11-02 2020-05-13 에이에스엠 아이피 홀딩 비.브이. 기판 지지 유닛 및 이를 포함하는 기판 처리 장치
US11572620B2 (en) 2018-11-06 2023-02-07 Asm Ip Holding B.V. Methods for selectively depositing an amorphous silicon film on a substrate
US10818758B2 (en) 2018-11-16 2020-10-27 Asm Ip Holding B.V. Methods for forming a metal silicate film on a substrate in a reaction chamber and related semiconductor device structures
US11217444B2 (en) 2018-11-30 2022-01-04 Asm Ip Holding B.V. Method for forming an ultraviolet radiation responsive metal oxide-containing film
KR102636428B1 (ko) 2018-12-04 2024-02-13 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치를 세정하는 방법
US11158513B2 (en) 2018-12-13 2021-10-26 Asm Ip Holding B.V. Methods for forming a rhenium-containing film on a substrate by a cyclical deposition process and related semiconductor device structures
TW202037745A (zh) 2018-12-14 2020-10-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成裝置結構之方法、其所形成之結構及施行其之系統
TWI819180B (zh) 2019-01-17 2023-10-21 荷蘭商Ａｓｍ 智慧財產控股公司 藉由循環沈積製程於基板上形成含過渡金屬膜之方法
KR20200091543A (ko) 2019-01-22 2020-07-31 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
TW202104632A (zh) 2019-02-20 2021-02-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用來填充形成於基材表面內之凹部的循環沉積方法及設備
KR102638425B1 (ko) 2019-02-20 2024-02-21 에이에스엠 아이피 홀딩 비.브이. 기판 표면 내에 형성된 오목부를 충진하기 위한 방법 및 장치
US11482533B2 (en) 2019-02-20 2022-10-25 Asm Ip Holding B.V. Apparatus and methods for plug fill deposition in 3-D NAND applications
KR102626263B1 (ko) 2019-02-20 2024-01-16 에이에스엠 아이피 홀딩 비.브이. 처리 단계를 포함하는 주기적 증착 방법 및 이를 위한 장치
TW202100794A (zh) 2019-02-22 2021-01-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基材處理設備及處理基材之方法
KR20200108242A (ko) 2019-03-08 2020-09-17 에이에스엠 아이피 홀딩 비.브이. 실리콘 질화물 층을 선택적으로 증착하는 방법, 및 선택적으로 증착된 실리콘 질화물 층을 포함하는 구조체
KR20200108248A (ko) 2019-03-08 2020-09-17 에이에스엠 아이피 홀딩 비.브이. SiOCN 층을 포함한 구조체 및 이의 형성 방법
JP2020167398A (ja) 2019-03-28 2020-10-08 エーエスエム・アイピー・ホールディング・ベー・フェー ドアオープナーおよびドアオープナーが提供される基材処理装置
KR20200116855A (ko) 2019-04-01 2020-10-13 에이에스엠 아이피 홀딩 비.브이. 반도체 소자를 제조하는 방법
KR20200123380A (ko) 2019-04-19 2020-10-29 에이에스엠 아이피 홀딩 비.브이. 층 형성 방법 및 장치
KR20200125453A (ko) 2019-04-24 2020-11-04 에이에스엠 아이피 홀딩 비.브이. 기상 반응기 시스템 및 이를 사용하는 방법
KR20200130118A (ko) 2019-05-07 2020-11-18 에이에스엠 아이피 홀딩 비.브이. 비정질 탄소 중합체 막을 개질하는 방법
KR20200130121A (ko) 2019-05-07 2020-11-18 에이에스엠 아이피 홀딩 비.브이. 딥 튜브가 있는 화학물질 공급원 용기
KR20200130652A (ko) 2019-05-10 2020-11-19 에이에스엠 아이피 홀딩 비.브이. 표면 상에 재료를 증착하는 방법 및 본 방법에 따라 형성된 구조
JP2020188255A (ja) 2019-05-16 2020-11-19 エーエスエム アイピー ホールディング ビー．ブイ． ウェハボートハンドリング装置、縦型バッチ炉および方法
USD975665S1 (en) 2019-05-17 2023-01-17 Asm Ip Holding B.V. Susceptor shaft
USD947913S1 (en) 2019-05-17 2022-04-05 Asm Ip Holding B.V. Susceptor shaft
KR20200141002A (ko) 2019-06-06 2020-12-17 에이에스엠 아이피 홀딩 비.브이. 배기 가스 분석을 포함한 기상 반응기 시스템을 사용하는 방법
KR20200143254A (ko) 2019-06-11 2020-12-23 에이에스엠 아이피 홀딩 비.브이. 개질 가스를 사용하여 전자 구조를 형성하는 방법, 상기 방법을 수행하기 위한 시스템, 및 상기 방법을 사용하여 형성되는 구조
USD944946S1 (en) 2019-06-14 2022-03-01 Asm Ip Holding B.V. Shower plate
US11088147B2 (en) 2019-06-26 2021-08-10 Micron Technology, Inc. Apparatus with doped surfaces, and related methods with in situ doping
KR20210005515A (ko) 2019-07-03 2021-01-14 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치용 온도 제어 조립체 및 이를 사용하는 방법
JP2021015791A (ja) 2019-07-09 2021-02-12 エーエスエム アイピー ホールディング ビー．ブイ． 同軸導波管を用いたプラズマ装置、基板処理方法
CN112216646A (zh) 2019-07-10 2021-01-12 Asm Ip私人控股有限公司 基板支撑组件及包括其的基板处理装置
KR20210010307A (ko) 2019-07-16 2021-01-27 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
KR20210010816A (ko) 2019-07-17 2021-01-28 에이에스엠 아이피 홀딩 비.브이. 라디칼 보조 점화 플라즈마 시스템 및 방법
KR20210010820A (ko) 2019-07-17 2021-01-28 에이에스엠 아이피 홀딩 비.브이. 실리콘 게르마늄 구조를 형성하는 방법
US11643724B2 (en) 2019-07-18 2023-05-09 Asm Ip Holding B.V. Method of forming structures using a neutral beam
CN112242296A (zh) 2019-07-19 2021-01-19 Asm Ip私人控股有限公司 形成拓扑受控的无定形碳聚合物膜的方法
TW202113936A (zh) 2019-07-29 2021-04-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於利用n型摻雜物及/或替代摻雜物選擇性沉積以達成高摻雜物併入之方法
CN112309900A (zh) 2019-07-30 2021-02-02 Asm Ip私人控股有限公司 基板处理设备
CN112309899A (zh) 2019-07-30 2021-02-02 Asm Ip私人控股有限公司 基板处理设备
US11587815B2 (en) 2019-07-31 2023-02-21 Asm Ip Holding B.V. Vertical batch furnace assembly
DE102019120692A1 (de) * 2019-07-31 2021-02-04 Infineon Technologies Ag Leistungshalbleitervorrichtung und Verfahren
US11227782B2 (en) 2019-07-31 2022-01-18 Asm Ip Holding B.V. Vertical batch furnace assembly
US11587814B2 (en) 2019-07-31 2023-02-21 Asm Ip Holding B.V. Vertical batch furnace assembly
KR20210018759A (ko) 2019-08-05 2021-02-18 에이에스엠 아이피 홀딩 비.브이. 화학물질 공급원 용기를 위한 액체 레벨 센서
USD965044S1 (en) 2019-08-19 2022-09-27 Asm Ip Holding B.V. Susceptor shaft
USD965524S1 (en) 2019-08-19 2022-10-04 Asm Ip Holding B.V. Susceptor support
JP2021031769A (ja) 2019-08-21 2021-03-01 エーエスエム アイピー ホールディング ビー．ブイ． 成膜原料混合ガス生成装置及び成膜装置
KR20210024423A (ko) 2019-08-22 2021-03-05 에이에스엠 아이피 홀딩 비.브이. 홀을 구비한 구조체를 형성하기 위한 방법
USD949319S1 (en) 2019-08-22 2022-04-19 Asm Ip Holding B.V. Exhaust duct
USD940837S1 (en) 2019-08-22 2022-01-11 Asm Ip Holding B.V. Electrode
USD979506S1 (en) 2019-08-22 2023-02-28 Asm Ip Holding B.V. Insulator
US11286558B2 (en) 2019-08-23 2022-03-29 Asm Ip Holding B.V. Methods for depositing a molybdenum nitride film on a surface of a substrate by a cyclical deposition process and related semiconductor device structures including a molybdenum nitride film
KR20210024420A (ko) 2019-08-23 2021-03-05 에이에스엠 아이피 홀딩 비.브이. 비스(디에틸아미노)실란을 사용하여 peald에 의해 개선된 품질을 갖는 실리콘 산화물 막을 증착하기 위한 방법
KR20210029090A (ko) 2019-09-04 2021-03-15 에이에스엠 아이피 홀딩 비.브이. 희생 캡핑 층을 이용한 선택적 증착 방법
KR20210029663A (ko) 2019-09-05 2021-03-16 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US11562901B2 (en) 2019-09-25 2023-01-24 Asm Ip Holding B.V. Substrate processing method
CN112593212B (zh) 2019-10-02 2023-12-22 Asm Ip私人控股有限公司 通过循环等离子体增强沉积工艺形成拓扑选择性氧化硅膜的方法
TW202129060A (zh) 2019-10-08 2021-08-01 荷蘭商Ａｓｍ Ｉｐ控股公司 基板處理裝置、及基板處理方法
TW202115273A (zh) 2019-10-10 2021-04-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成光阻底層之方法及包括光阻底層之結構
KR20210045930A (ko) 2019-10-16 2021-04-27 에이에스엠 아이피 홀딩 비.브이. 실리콘 산화물의 토폴로지-선택적 막의 형성 방법
US11637014B2 (en) 2019-10-17 2023-04-25 Asm Ip Holding B.V. Methods for selective deposition of doped semiconductor material
KR20210047808A (ko) 2019-10-21 2021-04-30 에이에스엠 아이피 홀딩 비.브이. 막을 선택적으로 에칭하기 위한 장치 및 방법
US11646205B2 (en) 2019-10-29 2023-05-09 Asm Ip Holding B.V. Methods of selectively forming n-type doped material on a surface, systems for selectively forming n-type doped material, and structures formed using same
KR20210054983A (ko) 2019-11-05 2021-05-14 에이에스엠 아이피 홀딩 비.브이. 도핑된 반도체 층을 갖는 구조체 및 이를 형성하기 위한 방법 및 시스템
US11501968B2 (en) 2019-11-15 2022-11-15 Asm Ip Holding B.V. Method for providing a semiconductor device with silicon filled gaps
KR20210062561A (ko) 2019-11-20 2021-05-31 에이에스엠 아이피 홀딩 비.브이. 기판의 표면 상에 탄소 함유 물질을 증착하는 방법, 상기 방법을 사용하여 형성된 구조물, 및 상기 구조물을 형성하기 위한 시스템
US11450529B2 (en) 2019-11-26 2022-09-20 Asm Ip Holding B.V. Methods for selectively forming a target film on a substrate comprising a first dielectric surface and a second metallic surface
CN112951697A (zh) 2019-11-26 2021-06-11 Asm Ip私人控股有限公司 基板处理设备
CN112885693A (zh) 2019-11-29 2021-06-01 Asm Ip私人控股有限公司 基板处理设备
CN112885692A (zh) 2019-11-29 2021-06-01 Asm Ip私人控股有限公司 基板处理设备
JP2021090042A (ja) 2019-12-02 2021-06-10 エーエスエム アイピー ホールディング ビー．ブイ． 基板処理装置、基板処理方法
KR20210070898A (ko) 2019-12-04 2021-06-15 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
CN112992667A (zh) 2019-12-17 2021-06-18 Asm Ip私人控股有限公司 形成氮化钒层的方法和包括氮化钒层的结构
US11527403B2 (en) 2019-12-19 2022-12-13 Asm Ip Holding B.V. Methods for filling a gap feature on a substrate surface and related semiconductor structures
KR20210095050A (ko) 2020-01-20 2021-07-30 에이에스엠 아이피 홀딩 비.브이. 박막 형성 방법 및 박막 표면 개질 방법
TW202130846A (zh) 2020-02-03 2021-08-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成包括釩或銦層的結構之方法
KR20210100010A (ko) 2020-02-04 2021-08-13 에이에스엠 아이피 홀딩 비.브이. 대형 물품의 투과율 측정을 위한 방법 및 장치
US11776846B2 (en) 2020-02-07 2023-10-03 Asm Ip Holding B.V. Methods for depositing gap filling fluids and related systems and devices
TW202146715A (zh) 2020-02-17 2021-12-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於生長磷摻雜矽層之方法及其系統
KR20210116240A (ko) 2020-03-11 2021-09-27 에이에스엠 아이피 홀딩 비.브이. 조절성 접합부를 갖는 기판 핸들링 장치
KR20210116249A (ko) 2020-03-11 2021-09-27 에이에스엠 아이피 홀딩 비.브이. 록아웃 태그아웃 어셈블리 및 시스템 그리고 이의 사용 방법
CN113394086A (zh) 2020-03-12 2021-09-14 Asm Ip私人控股有限公司 用于制造具有目标拓扑轮廓的层结构的方法
KR20210124042A (ko) 2020-04-02 2021-10-14 에이에스엠 아이피 홀딩 비.브이. 박막 형성 방법
TW202146689A (zh) 2020-04-03 2021-12-16 荷蘭商Ａｓｍ Ｉｐ控股公司 阻障層形成方法及半導體裝置的製造方法
TW202145344A (zh) 2020-04-08 2021-12-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於選擇性蝕刻氧化矽膜之設備及方法
US11821078B2 (en) 2020-04-15 2023-11-21 Asm Ip Holding B.V. Method for forming precoat film and method for forming silicon-containing film
KR20210132576A (ko) 2020-04-24 2021-11-04 에이에스엠 아이피 홀딩 비.브이. 바나듐 나이트라이드 함유 층을 형성하는 방법 및 이를 포함하는 구조
KR20210132600A (ko) 2020-04-24 2021-11-04 에이에스엠 아이피 홀딩 비.브이. 바나듐, 질소 및 추가 원소를 포함한 층을 증착하기 위한 방법 및 시스템
TW202146831A (zh) 2020-04-24 2021-12-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 垂直批式熔爐總成、及用於冷卻垂直批式熔爐之方法
KR20210134226A (ko) 2020-04-29 2021-11-09 에이에스엠 아이피 홀딩 비.브이. 고체 소스 전구체 용기
KR20210134869A (ko) 2020-05-01 2021-11-11 에이에스엠 아이피 홀딩 비.브이. Foup 핸들러를 이용한 foup의 빠른 교환
KR20210141379A (ko) 2020-05-13 2021-11-23 에이에스엠 아이피 홀딩 비.브이. 반응기 시스템용 레이저 정렬 고정구
KR20210143653A (ko) 2020-05-19 2021-11-29 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
KR20210145078A (ko) 2020-05-21 2021-12-01 에이에스엠 아이피 홀딩 비.브이. 다수의 탄소 층을 포함한 구조체 및 이를 형성하고 사용하는 방법
TW202201602A (zh) 2020-05-29 2022-01-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基板處理方法
TW202218133A (zh) 2020-06-24 2022-05-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成含矽層之方法
TW202217953A (zh) 2020-06-30 2022-05-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基板處理方法
KR20220010438A (ko) 2020-07-17 2022-01-25 에이에스엠 아이피 홀딩 비.브이. 포토리소그래피에 사용하기 위한 구조체 및 방법
TW202204662A (zh) 2020-07-20 2022-02-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於沉積鉬層之方法及系統
US11725280B2 (en) 2020-08-26 2023-08-15 Asm Ip Holding B.V. Method for forming metal silicon oxide and metal silicon oxynitride layers
USD990534S1 (en) 2020-09-11 2023-06-27 Asm Ip Holding B.V. Weighted lift pin
USD1012873S1 (en) 2020-09-24 2024-01-30 Asm Ip Holding B.V. Electrode for semiconductor processing apparatus
TW202229613A (zh) 2020-10-14 2022-08-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 於階梯式結構上沉積材料的方法
TW202217037A (zh) 2020-10-22 2022-05-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 沉積釩金屬的方法、結構、裝置及沉積總成
TW202223136A (zh) 2020-10-28 2022-06-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於在基板上形成層之方法、及半導體處理系統
TW202235675A (zh) 2020-11-30 2022-09-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 注入器、及基板處理設備
US11946137B2 (en) 2020-12-16 2024-04-02 Asm Ip Holding B.V. Runout and wobble measurement fixtures
TW202231903A (zh) 2020-12-22 2022-08-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 過渡金屬沉積方法、過渡金屬層、用於沉積過渡金屬於基板上的沉積總成
USD981973S1 (en) 2021-05-11 2023-03-28 Asm Ip Holding B.V. Reactor wall for substrate processing apparatus
USD1023959S1 (en) 2021-05-11 2024-04-23 Asm Ip Holding B.V. Electrode for substrate processing apparatus
USD980813S1 (en) 2021-05-11 2023-03-14 Asm Ip Holding B.V. Gas flow control plate for substrate processing apparatus
USD980814S1 (en) 2021-05-11 2023-03-14 Asm Ip Holding B.V. Gas distributor for substrate processing apparatus
USD990441S1 (en) 2021-09-07 2023-06-27 Asm Ip Holding B.V. Gas flow control plate
US20230245891A1 (en) * 2022-01-31 2023-08-03 Texas Instruments Incorporated Small grain size polysilicon engineering for threshold voltage mismatch improvement

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3009979B2 (ja) 1993-07-05 2000-02-14 シャープ株式会社 半導体装置及びその製造方法
JP3394083B2 (ja) * 1994-03-04 2003-04-07 シャープ株式会社 半導体装置及びその製造方法
KR0135147B1 (ko) * 1994-07-21 1998-04-22 문정환 트랜지스터 제조방법
JP3761918B2 (ja) * 1994-09-13 2006-03-29 株式会社東芝 半導体装置の製造方法
US5710450A (en) * 1994-12-23 1998-01-20 Intel Corporation Transistor with ultra shallow tip and method of fabrication
JP2964895B2 (ja) * 1995-01-04 1999-10-18 日本電気株式会社 電界効果型トランジスタおよびその製造方法
JP2894283B2 (ja) * 1996-06-27 1999-05-24 日本電気株式会社 半導体装置の製造方法
JP3544833B2 (ja) * 1997-09-18 2004-07-21 株式会社東芝 半導体装置及びその製造方法
JPH11163343A (ja) * 1997-11-28 1999-06-18 Nec Corp 半導体装置およびその製造方法
JP3487541B2 (ja) * 1997-12-19 2004-01-19 株式会社東芝 電界効果型トランジスタの製造方法
US6159852A (en) * 1998-02-13 2000-12-12 Micron Technology, Inc. Method of depositing polysilicon, method of fabricating a field effect transistor, method of forming a contact to a substrate, method of forming a capacitor
EP1147552A1 (en) * 1998-11-12 2001-10-24 Intel Corporation Field effect transistor structure with abrupt source/drain junctions
JP4010724B2 (ja) * 1999-12-28 2007-11-21 株式会社東芝 半導体装置の製造方法
US6346732B1 (en) * 1999-05-14 2002-02-12 Kabushiki Kaisha Toshiba Semiconductor device with oxide mediated epitaxial layer
KR100307636B1 (ko) * 1999-10-07 2001-11-02 윤종용 올라간 구조의 소오스/드레인을 갖는 전계효과 트랜지스터 및 그 제조방법
US6214679B1 (en) * 1999-12-30 2001-04-10 Intel Corporation Cobalt salicidation method on a silicon germanium film
JP2002025972A (ja) * 2000-07-04 2002-01-25 Asahi Kasei Microsystems Kk 半導体装置の製造方法
US6621131B2 (en) * 2001-11-01 2003-09-16 Intel Corporation Semiconductor transistor having a stressed channel
US7473947B2 (en) * 2002-07-12 2009-01-06 Intel Corporation Process for ultra-thin body SOI devices that incorporate EPI silicon tips and article made thereby
US6774000B2 (en) 2002-11-20 2004-08-10 International Business Machines Corporation Method of manufacture of MOSFET device with in-situ doped, raised source and drain structures
KR100508548B1 (ko) * 2003-04-16 2005-08-17 한국전자통신연구원 쇼트키 장벽 트랜지스터 및 그 제조방법
US20040262683A1 (en) 2003-06-27 2004-12-30 Bohr Mark T. PMOS transistor strain optimization with raised junction regions
KR100547934B1 (ko) * 2004-08-20 2006-01-31 삼성전자주식회사 트랜지스터 및 그의 제조 방법
JP5203558B2 (ja) * 2004-08-20 2013-06-05 三星電子株式会社 トランジスタ及びこれの製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100971414B1 (ko) * 2008-04-18 2010-07-21 주식회사 하이닉스반도체 스트레인드 채널을 갖는 반도체 소자 및 그 제조방법
US8253204B2 (en) 2008-04-18 2012-08-28 Hynix Semiconductor Inc. Semiconductor device with strained channel and method of fabricating the same
US8912068B2 (en) 2008-04-18 2014-12-16 Hynix Semiconductor Inc. Semiconductor device with strained channel and method of fabricating the same
US8207040B2 (en) 2010-02-12 2012-06-26 Samsung Electronics Co., Ltd. Methods of manufacturing semiconductor devices including forming (111) facets in silicon capping layers on source/drain regions

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GB2437461A (en) 2007-10-24
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GB2437461B (en) 2010-11-24

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