CN102709248B - 通过cvd蚀刻与淀积顺序形成的cmos晶体管结区 - Google Patents

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Abstract

本发明是对换置源-漏CMOS晶体管工艺的补充。处理工序可包括用一组设备在衬底材料中蚀刻一凹槽，然后在另一组设备中进行淀积。公开了一种在不暴露于空气的条件下、在同一反应器中进行蚀刻及后续淀积的方法。相对于“异处”蚀刻技术，用于交换源-漏应用的“原处”蚀刻源-漏凹槽具有若干优点。晶体管驱动电流通过下列方式获得了提高：(1)当蚀刻中表面暴露于空气时，消除硅-外延层界面的污染，以及(2)精确控制蚀刻凹槽的形状。淀积可通过包括选择性和非选择性方法的多种工艺来完成。在等厚淀积中，还提出了一种避免性能临界区中的非晶态淀积的方法。

Description

通过CVD蚀刻与淀积顺序形成的CMOS晶体管结区
技术领域
本发明涉及电路器件和电路器件的制造与结构。
背景技术
衬底上的电路器件(例如，半导体(例如硅)衬底上的集成电路(IC)晶体管、电阻器、电容器等)性能的增强，通常是那些器件的设计、制造和运行过程中所考虑的主要因素。例如，在金属氧化物半导体(MOS)晶体管器件(例如用在互补金属氧化物半导体(CMOS)中的那些器件)的设计和制造或形成期间，常常需要提高N型MOS器件(n-MOS)沟道中的电子移动，并需要提高P型MOS器件(p-MOS)沟道中的正电荷空穴的移动。评定器件性能的关键参数是在给定的设计电压下传送的电流。该参数一般称为晶体管驱动电流或饱和电流(IDsat)。驱动电流受晶体管的沟道迁移率和外部电阻等因素的影响。
沟道迁移率指晶体管的沟道区中的载流子(即空穴和电子)的迁移率。载流子迁移率的提高可直接转换成给定的设计电压和选通脉冲宽度条件下的驱动电流的提高。载流子迁移率可通过使沟道区的硅晶格应变来提高。对于p-MOS器件，载流子迁移率(即空穴迁移率)通过在晶体管的沟道区中产生压缩应变来提高。对于n-MOS器件，载流子迁移率(即电子迁移率)通过在晶体管的沟道区中产生拉伸应变来提高。
驱动电流还受其它因素影响，这些因素包括：(1)与欧姆接触(金属对半导体和半导体对金属)相关联的电阻，(2)源/漏区内自身的电阻，(3)沟道区和源/漏区之间的区域(即尖端区)的电阻，以及(4)由于在最初衬底-外延层界面的位置上的杂质(碳，氮，氧)污染而产生的界面电阻。这些电阻之和一般称为外部电阻。
通过在制作栅隔离绝缘层之前进行掺杂物注入来完成传统的尖端(一般也称为源漏延伸)区制作。掺杂物的位置集中在衬底的上表面附近。掺杂物的窄带可导致大的扩散电阻，并限制从沟道到硅化物接触面的电流流动。在当前技术的替换源-漏结构(replacementsource-drainarchitecture)中，凹槽的形状较好，但在扩散电阻上仍然没有充分最优化。
附图说明
图1是具有阱、栅介质层和栅电极的衬底的部分的示意截面图。
图2示意表示形成具有尖端区的结区后的图1的衬底。
图3A表示在结区中形成结的材料厚度之后的图2的衬底。
图3B示出在具有尖端掺杂部的结区中形成材料厚度以形成结之后图2的衬底。
图4示出典型的CMOS结构。
图5示意表示具有阱、栅介质层、栅电极和具有尖端区的结区的衬底的部分截面图。
图6示意表示在结区中形成晶态材料厚度并在栅电极上形成非晶态材料厚度后的图5的衬底。
图7表示在去除晶态材料厚度及非晶态材料厚度后的图6的衬底。
图8表示在结区中形成后续晶态材料厚度并在栅电极上形成后续非晶态材料厚度后的图7的衬底。
图9表示在去除晶态材料厚度及非晶态材料厚度后的图8的衬底。
图10表示在结区中形成晶态材料厚度以形成结，并在栅电极上形成非晶态材料厚度后的图9的衬底。
图11表示在去除非晶态材料后的图10的衬底。
图12表示典型的CMOS结构。
具体实施方式
局部应变晶体管沟道区可通过在MOS晶体管的沟道区中，用产生应变的材料的选择性外延形成源-漏区来完成。这样的工艺流程可包括用蚀刻反应器在一个工艺操作中蚀刻晶体管的源-漏区中的衬底材料。后续操作可包括用淀积反应器中的Si合金材料来代替被去除的材料。蚀刻反应器和淀积反应器可在物理上不同并且分离。这样，在开始Si合金淀积工序前，须将衬底从蚀刻反应器中取出并暴露于大气压环境。上述Si合金可以是纯Si或Si1-xGex或Si1-xCx，并可以是不掺杂的或用P型或N型掺杂物掺杂的。上述淀积工序可以是选择性的或非选择性的。根据本文给出的实施例，蚀刻反应器和淀积反应器可为物理上的同一反应器。
例如，图1是示意表示具有阱、栅介质层、栅电极和尖端材料的衬底部分的截面图。图1示出包含衬底120的装置100，所述衬底具有在阱124上的衬底120的上表面125上形成的栅介质层144。栅电极190在栅介质层144上形成，并具有在其侧面形成隔层112和114。在栅电极190上形成蚀刻掩模142。还示出了将阱124与外围区128电隔离的电绝缘材料130。如图所示，表面170和表面180邻近栅电极190。装置100及其上文描述的部件可例如在涉及一个或多个处理室的半导体晶体管制作工序中进一步加工，以形成p-MOS或n-MOS晶体管或者成为p-MOS或n-MOS晶体管的构成部分(例如，成为CMOS器件的构成部分)。
例如，衬底120可由硅、多晶硅、单晶硅来形成、淀积或生长，或者采用形成硅基底或衬底(如硅晶圆)的各种其它适合的工艺。例如，根据各实施例，衬底120可通过生长具有厚度在100埃和1000埃之间的纯硅的单晶硅衬底基材来形成。作为可选的方案，也可通过对各种适当的硅或硅合金材料进行充分的化学气相淀积(CVD)以形成厚度在一微米和三微米之间的材料厚度(如通过CVD形成厚度是两微米的材料厚度)来形成衬底120。衬底120还可认为是松弛的、不松弛的、分级的和/或不分级的硅合金材料。
如图1所示，衬底120包含阱124，例如在具有正电荷的P型材料上的具有负电荷的N型阱，该P型材料通过在衬底120的形成期间或之后掺杂衬底120来形成。具体地说，为形成阱124，上表面125可用磷、砷和/或锑掺杂来形成p-MOS晶体管(例如，CMOS器件的p-MOS器件)的N型阱。本文描述的掺杂可例如通过斜角掺杂(如将上文提到的掺杂物的离子或原子注入如衬底120或在衬底120中/上形成的材料中)来实现。例如，掺杂可包括由离子“枪”或离子“注入器”进行的离子注入，离子“枪”或离子“注入器”用经加速的高速离子撞击衬底表面，以注入离子而形成掺杂材料。经加速的离子可穿透材料表面并向下分散到材料中，形成一定深度的掺杂材料。例如，上表面125可被选择性掺杂，例如通过将掩模置于未选择区域上来阻止引入的掺杂物进入未选择区域，同时允许掺杂物对阱124进行掺杂。
作为可选的方案，为形成阱124，也可用硼和/或铝掺杂上表面125来形成n-MOS晶体管(例如，CMOS器件的n-MOS器件)的P型阱。
如此，阱124可以是适于形成晶体管器件的“沟道”的材料。例如，晶体管器件沟道可定义为在上表面125之下且在表面170和180之间的阱124的材料的一部分，或邻近表面170和180而形成的结，表面170和180的耗用部分，和/或包括表面170和180。
图1示出在阱124和外围区128之间的电绝缘材料130。材料130可以是足以将阱124与外围区128电隔离的各种适当的电绝缘材料和结构。例如，外围区128可以是相邻或相近的晶体管器件的阱区。具体地说，材料130可以是在p-MOS器件(例如，其中阱124是N型阱)的N型阱和衬底120的其它区之间形成的浅沟槽隔离(STI)，以将N型阱与其他区域电隔离。同样，材料130可以是在n-MOS器件(例如，其中阱124是P型阱)的P型阱和衬底120的其它区之间形成的STI。如此，材料130可将阱124与衬底120的其它区隔离，以保证上表面125上形成的晶体管的功能性(例如，将阱124与和阱124配对而形成CMOS器件的相关器件的相邻阱隔离)。在一例中，阱124是N型阱，区128之一可以是与在上表面125上形成的p-MOS器件配对而形成CMOS器件的n-MOS器件的有关的P型阱。作为可选的方案，其中阱124可为P型阱，区128之一可为p-MOS器件的有关N型阱，该p-MOS器件可与在上表面125上形成的n-MOS器件配对而形成CMOS器件。材料130可通过经由材料130之上的材料厚度的掺杂来形成，并/或可在形成阱124之前或之后形成。
如图1所示，栅介质层144具有宽度W2。栅电极190表示为在栅介质层144上以宽度W1形成。栅介质层144的厚度一般可处处相等并与上表面125沿着宽度W2的外形相一致。此外，栅介质层144可由具有相对高的介电常数(例如，介电常数大于或等于二氧化硅(SiO2)的介电常数)/或具有相对低的介电常数的材料形成。栅介质层144的厚度可在1到5纳米之间。栅介质层144可通过淀积(如通过CVD，原子层淀积(ALD)、均厚淀积(blanketdeposition)、选择性淀积、外延淀积、超高真空(UHV)CVD、快热(RT)CVD、减压(RP)CVD，分子束外延(MBE)和/或其它适当的生长、淀积或形成工序)来形成。栅介质层144可具有对于装置100适当的P型功函数，例如这里装置100是p-MOS器件。作为可选的方案，栅介质层144也可具有对于装置100适当的N型功函数，例如这里装置100是n-MOS器件。具体地说，栅介质层144由各介质形成，它们例如是二氧化硅(SiO2)、氧化铪(HfO)、硅酸铪(HfSiO4)、氧化锆(ZrO)、碳掺杂氧化层(CDO)、立方体氮化硼(CBN)、磷硅酸盐玻璃(PSG)、氮化硅(Si3N4)、氟化硅酸盐玻璃(FSG)、碳化硅(SiC)等。
栅电极190可例如通过上述的相对于栅介质层144的形成而形成。此外，栅电极190可由各种半导体或导体材料(如硅、多晶硅、晶体硅和/或各种其它适当的栅电极材料)形成。同时，栅电极190可在形成期间或之后进行掺杂。例如，栅电极190可用硼和/或铝掺杂以形成具有正电荷的p型栅电极(例如p-MOS器件的，该器件可为CMOS器件的构成部分)。可以预期，栅电极190可相反地用磷、砷和/或锑掺杂来形成具有负电荷的n型栅电极(例如n-MOS器件的，该器件可为CMOS器件的构成部分)。
栅电极190可具有适于p-MOS或n-MOS器件的厚度，例如当装置100是p-MOS或n-MOS器件时。例如，栅电极190可具有某一厚度以使在衬底120上形成的晶体管具有0.1到0.5伏特的阈值“导通”电压。在一些例中，栅电极190可具有例如150到2000埃(例如，15到200纳米(nm))的厚度。栅电极190可具有与p-MOS器件(例如，其中装置100是p-MOS器件)的栅电极相适应的功函数。作为可选的方案，栅电极190也可具有与n-MOS器件(例如，其中装置100是n-MOS器件)的栅电极相适应的功函数。
图1示出在栅电极190和栅介质层144的表面上形成的隔层112和隔层114。具体地说，隔层112和隔层114可在栅电极190的侧壁表面上和在栅介质层144的上表面(例如，对着衬底120的表面)上形成。隔层112和114可以是介质材料，例如氮化硅(Si3N4)，二氧化硅(SiO2)和/或各种其它适当的半导体器件隔层材料。
图1还示出在栅电极190上形成的蚀刻掩模142。蚀刻掩模142可以是由氮化硅(SI3N4)在上文提到的用于形成栅介质层144的其它材料处形成的“硬(hard)”掩模。例如，蚀刻掩模142可在形成栅电极190、栅介质层144和/或隔层112和114时使用。具体地说，对应于掩模142或掩模142外围区域的形状的部分可用作为蚀刻阻挡的掩模142来去除或蚀刻掉。
例如，隔层112和114可由与上文针对栅介质层144描述的介质材料类似的第一淀积介质材料共形地沿着衬底120的表面、栅电极190的侧壁表面以及上表面蚀刻掩模142形成。然后，所形成的或淀积的介质材料可被图案化并蚀刻，从而形成隔层112和114。
根据实施例，阱124和衬底120的一些部分(如表面170和表面180)可被去除，以在邻近栅电极190的衬底120中形成结区。例如，邻近栅电极190的结可通过去除衬底120在表面170和180处的一些部分来形成，以在衬底120中形成结区或凹槽，然后在结区中形成或淀积结形成材料。这种去除可包括“源-漏凹槽”蚀刻，以使结区在栅介质层144下面延伸。
例如，图2示意表示在形成具有尖端区的结区后的图1的衬底。图2示出结区270，例如在衬底120邻近栅电极190的表面170中形成的凹槽和在栅介质层144的下表面以下的源-漏凹槽。同样，图2示出结区280，例如在衬底120的邻近栅电极190的表面180中形成的凹槽，以及在栅介质层144的下表面以下的源-漏凹槽。
结区270定界于衬底表面222(例如结区270的基表面)、刻面220和尖端区276。尖端区276在刻面220和栅介质层144的下表面之间。例如，可以说，尖端区276定界于刻面220，刻面220和栅介质层144的下表面之间成角度A1。同样，结区280定界于衬底表面232、刻面230和尖端区286。尖端区286在刻面230和栅介质层144之间。如此，尖端区286定界于刻面230，刻面230和栅介质层144的下表面之间成角度A2。
根据实施例，优选角度A1和/或A2可在52°(度)到57°之间。例如，角度A1和A2都可以是约52°、53°、54°、54.7°、54.74°、54.739137°、54.8°、55°、56°。该角度范围粗略对应于具有用传统的密勒指数命名法描述的{111}平面族的排列。除了上面列出的优选角度范围之外，备选实施例允许A1和A2角度在0°到90°之间。
根据实施例，尖端区276和286可在隔层112、隔层114和/或栅电极190之下延伸。例如，尖端区276和286可沿着上表面125在栅介质层144的下表面以下延伸等于宽度W2的宽度到小于宽度W2的宽度(如大于零的宽度)。于是，刻面220和230可接触邻近衬底120的上表面125的栅介质层144的下表面，在上表面125之下、刻面220和230之间形成沟道(例如，在装置200中形成的晶体管的沟道)，其中刻面220和230可各自在栅介质层144之下延伸零到宽度W2的一半的距离。因而，衬底120的一些部分可被去除而形成刻面220和230，刻面在栅介质层144的下表面以下延伸，接触隔层112、隔层114和/或栅电极190之下的栅介质层144的下表面。
可以预期，结区270和/或280可在上表面125之下具有800埃到1300埃的厚度。此外，结区270和/或280可具有适于淀积材料进入那些区以形成晶体管器件(例如，CMOS器件的p-MOS或n-MOS器件)的结的宽度或尺寸。
结区270和/或280可称为“源-漏区”或“扩散区”。同时，当适当的材料在结区270、280中形成、淀积或生长时，结果得到的的材料可称为“结”、“源”、“漏”或“扩散区”。
根据实施例，结区270、280可通过去除衬底120的一些不想要的部分(如表面170和180)来形成。例如，可采用形成图案的两步工序，在第一步中，用光刻胶限定要被去除的硬掩模区(例如，在图1的装置100上的硬掩模层)。那些硬掩模区然后被蚀刻掉。在蚀刻后，光刻胶被去除，通过去除衬底120的不想要的部分(例如，蚀刻掉不想要的不被剩余的硬掩模覆盖的暴露部分)来进行凹槽蚀刻而形成结区270、280。还可用蚀刻阻挡、介质材料、光刻胶或其它适于掩模和蚀刻处理的材料(例如，负光刻胶掩模、正光刻胶掩模，二氧化硅(SiO2)或氮化硅(SI3N4))的光刻图案化，确定进行源-漏凹槽蚀刻而形成结区270、280时要保护的区域，如图2所示。
用于去除衬底120的不想要的部分(如表面170和180)以形成结区270、280的适合的非等离子蚀刻化学物质，包括氯(Cl2)、氢氯酸(HCl)、氟(F2)、溴(Br2)、HBr，并/或采用能去除衬底120的部分的其它蚀刻处理。包括SF6、NF3或类似化学物质的等离子蚀刻可作为备选实施例。当前可用的典型的外延淀积设备类型(例如，室反应器)可在进行很少更改或不更改的条件下实现上述的等离子蚀刻。如前所述，可更改方案而使等离子蚀刻和CVD淀积可在同一反应器中进行，但这会大大提高硬件(例如，室反应器)的复杂性。
蚀刻结区270、280的适合的室包括CVD室、ALD室UHVCVD室、RTCVD室、RPCVD室、MBE室、“批处理(batch)”UHVCVD室、冷壁UHVCVD室、气压(AP)CVD室、低压(LP)CVD室或组合这些室或反应器的一个或多个功能的室反应器。
此外，形成结区270、280的蚀刻可在1E-4托到1000托之间的压力下(例如，在1E-3、1E-2、0.1、1.0、10、100或1000托的一位小数范围内的压力下)在“冷壁”或“热壁”反应器中进行。同时，形成结区270、280的蚀刻可在典型的外延硅合金淀积温度(例如500到900℃)上进行。“冷壁”反应器可描述成具有容器壁的反应器，容器壁在淀积或蚀刻期间处于室温。“冷壁”反应器可具有金属制成的容器壁。作为可选的方案，“热壁”反应器可具有由石英或其它陶瓷制成的容器壁，容器壁在淀积或蚀刻期间的温度大于室温。
例如，结区270和/或280可通过用蚀刻气体去除或蚀刻掉衬底120的一些部分来形成，蚀刻气可包含下列气体的混合：氯(Cl2)、氢氯酸(HCl)、氢(H2)和/或氮(N2)。具体地说，包含上述气体的一个或多个的蚀刻剂或蚀刻气体可按每分钟5标准立方厘米(SCCM)到10SCCM的速率流入装置100所在的室中，在500摄氏度(℃)到800℃之间(例如，温度500，525，540，550，560，575，600，625，650，675，700，750或800℃)的温度下处理30到90分钟之间(例如，30，35，40，45，50，55，60，65，75，85，或90分钟时间)来蚀刻衬底120在表面170和180处的一些部分。根据实施例，结区270和/或280可在3E-3托到7E-3托之间(例如，3E-3，3.5E-3，4E-3，4.5E-3，5E-3，5.5E-3，6E-3，6.5E-3或7E-3)的压力下形成。在一些例中，氯气用于在上述的室中，在650℃的温度和3E-3托到7E-3托之间的压力下，在300毫米(mm)UHVCVD冷壁单晶圆反应器中蚀刻结区270、280。
例如，图3A表示在结区中形成材料厚度而形成结之后的图2的衬底。图3A示出具有在结区270中形成的材料370和在结区280中形成的材料380的装置300。材料370和/或材料380可被描述为结、源、漏或扩散区。此外，材料370可形成为具有高于衬底120上表面125的结上表面372。具体地说，材料370可为其晶格间距大于衬底120的材料的晶格间距的硅锗材料厚度。同样，材料380也可形成为具有高于上表面125的结上表面382。例如，材料370可以是外延厚度为厚度T4的晶体硅-锗合金、锗或硅材料(例如，SiGe，如SixGe1-x)，这里尺寸和/或厚度T4足以导致衬底120中的压缩应变。该材料可以是纯的或用P型掺杂物(如B和Al)掺杂的。作为可选的方案，材料370可以是外延厚度为厚度T4的晶体硅-碳合金材料(例如，SixC1-x)，这里尺寸和/或厚度T4足以导致衬底120中的拉伸应变。该材料可以是纯的或用n型掺杂物(如P、As和Sb)掺杂的。例如，材料370可为其晶格间距小于衬底120的晶格间距的硅-碳合金(SixCi-x)厚度。同样，材料380可为外延厚度T5的晶体硅-锗合金(SixGe1-x)，它具有足以导致衬底120中的应变的尺寸和/或厚度T5。
例如，如图3A所示，材料370可导致朝向衬底120在上表面125下的部分的压缩应变374，而材料380可导致朝向衬底120的相同部分的压缩应变384。如此，在材料370和材料380之间的衬底120的沟道中，应变374可导致压缩应变392而应变384可导致压缩应变394(例如，在结区270、280中形成的P型结材料之间以及装置300的沟道中的压缩应变，其中装置300是p-MOS器件)。不难理解，压缩应变392和394可以是刻面220和230之间的足以提高材料370和材料380之间的载流子迁移率(例如，阱124的沟道中的空穴迁移率)的应变。换句话说，衬底120中的沟道可处于压缩应变下，该压缩应变是由材料370和/或材料380的晶格间距(例如，这里材料370和材料380是硅-锗合金材料)大于衬底120的材料的晶格间距引起的。
在另一例中，材料370和材料380可导致装置300的沟道中的拉伸应变(例如，若反向应变374、384、392和394的方向)。本例中，装置300的沟道中的拉伸应变(这里装置300是n-MOS器件)可以是刻面220和230之间的足以提高材料370和材料380之间载流子迁移率(例如，阱124的沟道中的电子迁移率)的应变。相应地，衬底120中的沟道可处于拉伸应变下，拉伸应变是由材料370和/或材料380(例如，这里那些材料是硅-碳合金)的晶格间距大于衬底120的新材料的晶格间距引起的。
材料370和材料380可通过化学气相淀积或其它上述用于形成栅介质层144的工序来淀积。例如，材料370和材料380可在上述用于形成结区270、280以及用于形成栅介质层144的室中形成。用于形成、生长或淀积材料370、380的适合的室包括能够选择性淀积硅基单质或合金膜设备。例如，用于形成材料370和材料380的一些适合的室包括CVD室、ALD室、UHVCVD室、RTCVD室、RPCVD室、MBE室、“批处理”UHVCVD室、冷壁UHVCVD室、气压(AP)CVD室、低压(LP)CVD室或组合这些室或反应器的一个或多个功能的室反应器。
适合的淀积工艺包括在硅晶圆上的氢或氢氯酸先驱气体的热分解。淀积压力可在1E-4托和1000托之间(例如，在1E-3、1E-2、0.1、1.0、10、100或1000托的一位小数范围内的压力上)。淀积可在冷壁或热壁反应器中发生。具体地说，材料370、380可通过如下方式形成：选择性淀积硅烷、乙硅烷、二氯硅烷和/或甲基甲硅烷气，以将硅合金层或硅单质材料厚度化学地结合到结压270、280的表面，以在其中形成结。在一备选实施例中，这可通过用丙硅烷以及下面提到的相同的合金和掺杂物先驱气体作为硅先驱的非选择性淀积来实现。
在一些工序中，淀积在300mm外延UHVCVD冷壁单晶圆反应器中执行。形成材料370、380的适当的温度包括室温或500到800℃之间的温度，以及在300E-3托到7E-3托之间的压力(例如，3E-3、3.5E-3、4E-3、4.5E-3、5E-3、5.5E-3、6E-3、6.5E-3或7E-3)下。在一些例中，通过以7标准立方厘米每分钟(SCCM)到20SCCM引入乙硅烷以及以10SCCM到300SCCM引入甲基甲硅烷，来形成材料370、380。例如，厚度T4和/或T5可为1000埃和1500埃之间的厚度，例如1050、1100、1150或1200埃的厚度。
材料370、380可在形成期间被掺杂和/或在形成后被掺杂。在一些实施例中，当硅先驱流被伴随锗烷、甲基甲硅烷、乙炔、乙硼烷、氯化硼、膦、胂和/或锑化氢时，材料370和/或380可在淀积期间形成合金或被掺杂。例如，在形成的期间或之后，材料370、380可例如用硼和/或铝进行掺杂以形成具有正电荷的P型结材料。在一实施例中，材料370和材料380可在结区270、280中作为硼和/或铝掺杂的外延晶体硅-锗合金材料来形成，然后用另外的硼和/或铝进行后续掺杂。
作为可选的方案，在形成期间和/或之后，材料370、380可用例如磷、砷和/或锑进行掺杂以形成具有负电荷的N型结材料。在一实施例中，材料370、380可以是在结区270、280中形成并用另外的磷、砷和/或锑后续掺杂的硅碳合金外延晶态材料。
如此，材料370、380可为用于p-MOS的(Six(Ge)1-x:(B，Al)以及用于n-MOS的SixC1-x:(P，As，Sb)。在形成材料370、380后，装置300可被热处理，例如退火。
此外，根据实施例，结区270、280的形成以及材料370和材料380的形成、淀积或生长可在同一室中、在同一反应器中、在相同压力下、在相同温度下、在同一环境下和/或在室或反应器中，在不破坏室或反应器的密封或真空的条件下进行。该工序由一组初始的蚀刻气体流以及之后的一组淀积气体流组成。因此，形成材料370、380可与形成结区270、280在原处(in-situ)进行。不难理解，在淀积材料370、380的同一室中形成结区270、280，可减少不希望有的杂质，其中包括在结区270、280以及材料370、380的表面中的碳、氧和氮。用于形成结区270、280以及用于形成材料370、380的适合的室包括上述用于形成结区270、280的室。
例如，适于在同一室形成结区270、280和形成材料370、380的室包括CVD室、ALD室、UHVCVD室、RTCVD室、RPCVD室、MBE室、“批处理”UHVCVD室、冷壁UHVCVD室、气压(AP)CVD室、低压(LP)CVD室或组合这些室或反应器的一个或多个的功能的室反应器。淀积模式可为选择性的或非选择性的。此外，形成结区270、280和淀积材料370、380可在同一真空中的同一室中进行(例如，在不打开室、不打开室的密封或不将室的内部暴露于室外空气的条件下进行)。例如，结区270、280以及材料370、380可在压力为1E-4托到1000托之间(例如，在1E-3、1E-2、0.1、1.0、10、100或1000托的一位小数范围内的压力上)的室中，在不打开室、不打开室的密封或不将室的内部暴露于室外的空气中的条件下形成。
在一例中，在UHVCVD室(例如，300mm外延UHVCVD冷壁单晶圆反应器)中，进行如下工序：执行原处凹陷源漏蚀刻(例如，在结区270、280进行)，紧接着淀积源漏材料(例如，材料370、380的淀积)。该工序使用一组蚀刻气体和一组淀积气体来形成具有刻面220和230的结区，然后选择性淀积硅或硅合金材料，以在那些刻面上形成结。此外，在蚀刻和/或淀积工序中可用氢气(H2)和/或氮气(N2)作载气。可知，材料370、380的淀积可紧随区270、280的蚀刻后进行，例如作为对装置200的处理的下一操作，在室的密封或真空打开前发生，在区270、280中形成凹槽的30分钟内发生和/或在室“排出”形成区270、280的蚀刻剂或气体后发生。
在一例中，使用气流在5到10SCCM之间的纯氯气持续10到300分钟之间(例如，30、40、50、60、70、80、90、100或120分钟)的期间的蚀刻工序来形成区270、280。在排出纯氯气之后进行淀积工序，以在同一室中、在不将室的内部暴露于External空气的条件下在区270、280中形成材料370、380。
淀积工序可包括用气流为7到20SCCM之间的乙硅烷和气流为10到30SCCM之间的甲基甲硅烷进行10到200秒之间(例如，10、15、20、25、30、35、40、45、50、60、70、80或90秒)的期间，然后在5秒期间排出乙硅烷和甲基甲硅烷，在排出期间之后，以5到15SCCM之间的气流引入纯氯气，持续10到200秒之间(例如，10、15、20、25、30、35、40、45、50、60、70、80或90秒)的期间。然后在5秒期间排出氯气。引入乙硅烷、甲基甲硅烷和后续的氯蚀刻被重复进行50到100次之间的次数(例如，重复70次、75次、80次、85次或50到100次之间的其他次数)来形成材料370、380。
在一例中，在300毫米(mm)晶圆UHVCVD冷壁单晶圆反应器中，凹陷源漏蚀刻和源漏材料淀积在原处进行。首先，通过以5标准立方厘米每分钟(SCCM)到10SCCM之间的气流流入室中的纯氯来蚀刻衬底120的一些部分达一小时，与此同时反应器被保持在650摄氏度的温度上。结区270、280形成到1000埃的深度。
下一步，紧接着蚀刻(例如，在排出氯蚀刻剂和淀积材料370、380之间不进行其他处理)进行标准MOS集成，在区270、280中形成材料370、380，与此同时反应器保持在650摄氏度的温度上。例如，通过在30秒期间以7到20SCCM之间的气流引入纯乙硅烷并以10到30SCCM之间的气流引入H2中10％的甲基甲硅烷，形成或淀积材料370、380，然后在5秒期间排出。在排出期间之后，以5到15SCCM之间的气流引入纯氯气，持续30秒的期间，然后在5秒期间排出。
将引入乙硅烷和甲基甲硅烷、排出、引入氯、排出的顺序重复75次，形成具有1原子％的C和厚度为1100埃的Si-C合金材料厚度370、380。此外，不难理解，反应器的密封或真空可在75次反复执行期间保持完好。同样，可在75次反复执行期间保持室的压力和650摄氏度的温度。
如此，材料370、380可作为具有0.1％原子到2％原子之间(例如，1％)的碳和1100埃厚的Si-C合金外延厚度来形成。作为可选的方案，材料370、380也可由具有10％原子到40％原子之间(例如，20％)的Ge和1100埃厚的SiGe合金来形成。
不难理解，通过用上述工序和/或在同一室中在不破坏室的真空或密封条件下形成结区270、280和材料370、380，形成结区270、280中没有界面污染的很高质量的外延膜结区材料370、380和用于提高电子或空穴迁移率和提高驱动电流的应变沟道，至少用如下四种方法：
1.由于纯度高，刻面220和230可以是结部位的外延材料的轮廓分明的高质量界面。例如，上述的在单个室中形成区270、280(包含刻面220和230)并形成材料370、380，可减少由于最初的衬底-外延层界面位置处(例如，在刻面220和230与材料370、380之间)的杂质(例如，通过减少界面中的碳、氮、氧的量)污染产生的界面电阻，从而产生较好的界面控制、较低的RExternal和较高的驱动电流。同样，这样的形成工序可减少材料370、380中的界面杂质污染，允许材料370、380中较高的掺杂物(例如，硼、铝、磷、砷和/或锑)浓度，并提供源/漏区自身的较低电阻，从而产生较好的界面控制、较低的RExternal和较高的驱动电流。
2.源-漏凹槽与刻面220、230成接近54°角的形状提供最优的电流分布。例如，如前所述形成的刻面220、230的角度、排列和平面特性可提供最优的尖端形状和方向，允许电流在整个刻面和尖端(例如，在材料370、380与沟道区之间的电流流动)更均匀、容易地分布(例如，以较高的总体量级或量值)，从而使沟道区与材料370、380之间的区域(即尖端区)电阻较低，导致较低的RExternal和较高的驱动电流。
3.刻面220和230形成接近54°角还提供了对掺杂物超限的最大抵抗，掺杂物超限会导致沟道下面短路及短沟道效应。凹槽和尖端区376和486可置于更接近沟道处，而不用担心短沟道效应和短路。
4.存在界面污染时，因形成错合断层产生的应变松弛被增强。本发明允许在没有松弛的淀积膜中使用较高的应变。例如，如前所述，在单个室中形成区270、280(包括刻面220、230)并形成材料370、380，可为材料370、380中有较高的锗或碳浓度创造条件，从而在沟道中产生较大的应变量，在晶体管使用期间引发较高的载流子迁移率和驱动电流。
此外，当通过上述工序形成结区270、280和材料370、380时，在结/衬底界面(例如，在材料370、380与衬底120的阱124之间的界面)处的原生氧化物的累积减少；那些界面处的碳、氧和/或氮的污染减少；不必需要湿清理(例如，不必需要清理所需的处理排队时间限制)；减少了处理期间所需的工具类型数量；降低了嵌套区中的负载；产生了具有(1，1，1)刻面的平坦、光滑和适当定向的尖端剖面(例如，尖端376和386)；由于结区内来自p-MOS的(SixGe1-x):B，Al和来自n-MOS的(SixC1-x):P，As，Sb的应变，提高了沟道中的电子和/或空穴迁移率；由于允许高掺杂物(例如，在外延淀积期间和/或之后进行的结中的磷或硼掺杂以形成p-MOS的(SixGe1-x):B，Al和n-MOS的(SixC1-x):P，As，Sb)浓度，降低了RExternal。
此外，上述概念可用于形成具有在隔层下但不在栅电极下延伸的结区(例如，源漏区)的晶体管。在这种情况下，可邻近结区在栅电极下形成尖端掺杂部(例如，掺杂的衬底材料)。例如，图3B表示在具有尖端掺杂部的结区中形成材料厚度而形成结之后的图2的衬底。图3B示出在隔层112、114下但不在栅电极190下延伸的结区270、280(例如，源漏区)。还示出，尖端掺杂部354、364(例如，经掺杂的衬底材料)可邻近结区在栅电极下形成。尖端掺杂部354、364可采用业内的标准工艺形成，例如在衬底120形成期间或之后掺杂衬底120。具体地说，为形成阱124，上表面125可用硼和/或铝掺杂而形成p-MOS晶体管的p型尖端掺杂部。在掺杂衬底120的表面而形成尖端掺杂部的p型材料之后，p型材料的一些部分可被去除或蚀刻而形成结区270、280，如前面图2所示。因此，如图3B所示，刻面320和330可被描述成具有由在栅介质层下表面以下形成的淀积材料制成的尖端(例如，尖端掺杂部)。
类似于图3A，图3B示出材料370可导致朝向衬底120在上表面125下的部分的压缩应变374，而材料380可导致朝向衬底120的相同部分的压缩应变384。因此，在尖端掺杂部354和364之间的衬底120的沟道中，应变374可导致压缩应变392而应变384可导致压缩应变394。不难理解，压缩应变392、394可以是刻面220、230与尖端掺杂部354、364之间的、足以提高材料370、380与尖端掺杂部354、364之间的载流子迁移率(例如，阱124的沟道中的空穴迁移率)的应变。
在另一例中，材料370、380可导致装置300的沟道中的拉伸应变(例如，若将应变374、384、392和394的方向反向)。此例中，装置300的沟道中的拉伸应变(这里装置300是n-MOS器件)可以是刻面220、230与尖端掺杂部354、364之间的、足以提高材料370、380之间的载流子迁移率(例如，阱124的沟道内的电子迁移率)的应变。
例如，图4示出典型的CMOS结构。图4示出具有p-MOS器件的CMOS器件400，例如前面参照图3A和3B描述的装置300的p-MOS实施例，以一般的方式连接到n-MOS晶体管器件478。衬底120包含与n型阱124有关的用于形成CMOS器件400的p型阱422，结果，p型阱422是在衬底120的第二区域上形成的n-MOS晶体管器件478的构成部分，它界定邻近n型阱124的衬底120的不同的第二界面表面425。具体地说，例如，通过使n-MOS器件478用本文描述的电绝缘材料130与p-MOS装置300电隔离，n-MOS器件478可邻近p-MOS装置300形成。而且，n-MOS器件478可包含在栅电极490下的栅介质层444以下的N型结470、480之间的沟道。还示出具有隔层412、414的n-MOS器件478。n-MOS器件478可以是前面参照图3A、3B描述的装置300的n-MOS实施例。因而，CMOS器件400具有地GND、输入电压Vin、输出电压Vout和偏置电压VDD。
根据实施例，例如在晶体管器件形成期间，前面参照图1-4描述的工艺和工序可结合或不结合于将晶态材料外延厚度均厚或非选择性淀积到结区中而在栅电极之上形成结和非晶态材料共形厚度的工序。例如，前面参照图1-4描述的工艺和工序可结合或不结合于下文参照图5-12描述的工序和器件。
图5是示意表示具有阱、栅介质层、栅电极和具有尖端区的结区的衬底部分的截面图。图5示出的装置500包括在阱524以上的衬底505的上表面525上形成的栅介质层544。栅电极590在栅介质层544上形成，并具有在其侧表面上形成的隔层512和514。蚀刻掩模542形成在栅电极590上。图中还示出将阱524与外围区528电隔离的电绝缘材料510。如图所示，栅电极590邻近结区570、580。上述装置500及其部件还可被进一步处理，例如在涉及一个或多个处理室的半导体晶体管制作工序中进一步处理，以成为p-MOS或n-MOS晶体管的构成部分(例如，成为CMOS器件的构成部分)。
图5的特征可与上述图1的特征相对应或不相对应(所谓“对应”，例如是：具有对应的或类似的特征、材料、掺杂、宽度、长度、深度、厚度和功能；在对应的室或反应器中形成；和/或通过对应的或类似的工序形成)。如前所述，例如图5中，衬底505可对应于衬底120，蚀刻掩模542可对应于蚀刻掩模142，隔层512、514可对应于隔层112、114，宽度W51可对应于宽度W1，宽度W52可对应于宽度W2，上表面525可对应于图1中的上表面125。
此外，在图5中，阱524可对应于前面参照图1的阱124描述的n-MOS晶体管的p型阱。具体地说，为形成阱524，上表面525可用硼和/或铝掺杂以形成n-MOS晶体管(例如，CMOS器件的n-MOS器件)的p型阱。如此，阱524可以是适于形成n-MOS晶体管器件的“沟道”的材料。例如，晶体管器件沟道可限定为在上表面525下并在结区570、580之间的阱524的材料的一部分或在其中形成的结。
并且，在图5中，材料510可对应于材料130，外围区528可对应于图1中的外围区128。具体地说，材料510可以是在n-MOS器件的p型阱(例如，其中阱524具有p型阱)与衬底505的其他区之间形成的、将p型阱与其他区(例如，这里其他区之一528是衬底505中的p-MOS器件的n型阱)电隔离的浅沟槽隔离(STI)。
其次，图5的栅介质层544可对应于上述图1的栅介质层144。例如，栅介质层144可具有对装置500适合的n型功函数，例如这里装置500是n-MOS器件。
而且，图5中，栅电极590可对应于上述图1中的栅电极190。如此，栅电极590可用磷、砷和/或锑掺杂以形成具有负电荷的n型电极材料(例如，对于可为CMOS器件的构成部分的n-MOS器件)。栅电极590可具有适于p-MOS或n-MOS器件的厚度，例如当装置500是n-MOS器件时。栅电极590可具有与n-MOS器件的栅电极相适合的功函数(例如，这里装置500是n-MOS器件)。
图5示出结区570，例如在邻近栅电极590的衬底505表面处形成的凹槽和在栅介质层544的下表面以下形成的源-漏凹槽。同样，图5示出结区580，例如在邻近栅电极590的衬底505表面处形成的凹槽，以及在栅介质层544的下表面以下形成的源-漏凹槽。
图5的阱524和衬底505的一些部分可被去除，以在衬底505中邻近栅电极590处形成凹槽(例如结区570、580)。例如，邻近栅电极590的结可通过将结材料形成或淀积到结区570、580中来形成。这样的去除可包括前面针对形成图2的结区270、280描述的“源-漏凹槽”蚀刻，使结区570、680在栅介质层544下延伸。
结区570定界于衬底表面522(例如，结区570的基表面)、刻面520和尖端区576。尖端区576在刻面520和栅介质层544的下表面之间。同样，结区580定界于衬底表面532、刻面530和尖端区586。尖端区586在刻面530和栅介质层544的下表面之间。
根据实施例，尖端区576和586可在隔层512、隔层514和/或栅电极590下延伸。例如，尖端区576和586可沿着栅介质层544的下表面下的上表面525延伸等于宽度W52的宽度到小于宽度W52的宽度，例如大于零的宽度。因此，刻面520和530可接触邻近衬底505的上表面525的栅介质层544的下表面，在刻面520、530之间的上表面525下形成沟道(例如，在装置500中形成的晶体管沟道)，其中刻面520、530可各自在栅介质层544下延伸从零到宽度W52的一半的距离。如此，可去除衬底505的一些部分以形成刻面520、530，它们接触并在栅介质层544的下表面下延伸而接触隔层512、隔层514和/或栅电极590下的栅介质层544的下表面。
结区570和/或580可称为“源/漏区”或“扩散区”。还有，当在结区570、580中形成、淀积或生长适当的材料时，所产生的材料可称为“结”、“源”、“漏”或“扩散区”。
用于蚀刻结区570、580的适合的室包括前面针对形成栅介质层144提到的那些室。具体地说，用于蚀刻结区570和/或580的适合的室包括CVD室、ALD室、UHVCVD室、RTCVD室、RPCVD室、MBE室、“批处理”UHVCVD室、冷壁UHVCVD室、气压(AP)CVD室、低压(LP)CVD室、蚀刻室、高纯度高气流氢气(H2)净化反应器、氯气(Cl2)蚀刻室、丙硅烷淀积反应器、乙硅烷淀积反应器，或组合了这些室或反应器的一个或多个功能的室反应器。
如前所述，在图5中，结区570、580可对应于或不对应于结区270、280，表面522、532可对应于或不对应于表面222、232，刻面520、530可对应于或不对应于刻面220、230，以及尖端区576、586可对应于或不对应于图2的尖端区276、286。具体地说，在图5中，结区570、580可通过或不通过前面针对结区270、280描述的氯蚀刻或其他蚀刻来形成。同样，将材料淀积到图5的结区570、580中可在与结区570、580形成或蚀刻的同一室中发生或不在同一室中发生。其次，图5的刻面520、530可相对于表面522、532形成或不形成类似于图2所示的角度A1和角度A2的角度。
图6示意表示在结区中形成晶态材料厚度和在栅电极上形成非晶态材料厚度之后的图5的衬底。图6示出在蚀刻掩模542、隔层512、514、栅电极590和栅介质层544之上形成的具有非晶态材料的共形厚度610的装置600。文中，蚀刻掩模542、隔层512、514、栅电极590和栅介质层544可称为“栅结构”(例如，装置500的栅结构)。如图所示，共形厚度610在蚀刻掩模542上具有厚度T610，在隔层512旁具有厚度T612，在隔层514旁具有厚度T613。
图6还示出结区570中具有厚度T620的晶态材料外延厚度620。同样，外延厚度630在结区580中形成并具有厚度T630。根据实施例，厚度610(例如，如非晶态层)和外延厚度620、630可“同时”形成，例如在同一期间，通过在装置500上利用均厚淀积和/或利用非选择性淀积来淀积那些材料而形成装置600的厚度610、620、630。并且，在同时形成期间，形成共形厚度610的速率可高于形成外延厚度620、630的速率。
例如，共形厚度610与外延厚度620、630可通过晶态和非晶态材料的非选择性或“均厚”化学气相淀积(CVD)来形成。可以预期，外延厚度620、630可为晶格间距不同于衬底505的晶格间距的硅合金或硅元素材料。在一些实施例中，厚度620、630可以是具有导致衬底505中的拉伸应变的尺寸、厚度和晶格间距的晶态磷和/或硅-碳合金材料的外延厚度。还可预期，在形成期间或之后，厚度620、630可用磷、砷和/或锑来掺杂，例如为形成具有负电荷的n型材料。因此，厚度620和厚度630可导致装置600的沟道中的拉伸应变，例如上表面525下和结区578、580之间的衬底505的沟道区域。
共形厚度610可以是用于形成厚度620、630的相同硅合金或硅元素材料的非晶态材料。具体地说，共形厚度610可以是形成厚度620、630的相同材料的共形厚度，而不是外延厚度。共形厚度610也可以是没有确定原子排列的非晶态层，与厚度620、630的非传统则的原子排列的晶态材料相反。并且，共形厚度610的晶格间距可不同于材料蚀刻掩模542、隔层512、514、栅电极590和/或栅介质层544(例如，装置500的栅结构)的晶格间距。因此，共形厚度610可导致栅电极590和/或装置500的栅结构的其他部件中的拉伸应变。
例如，厚度610、620、630可由在晶体管(例如，在装置500上淀积的)的有效面积上进行均厚或非选择性淀积的硅-碳合金膜形成(例如，其中装置600是或将成为n-MOS晶体管或器件)。淀积可以使用淀积温度低于550℃(例如，450、500或550℃的温度)的丙硅烷、甲基甲硅烷和氢气(例如H2载气)的化学气相淀积(CVD)。在这样的环境下，外延厚度620、630表现为在暴露的硅或结区570、580的表面上外延。具体地说，外延厚度在表面522、刻面520、表面532和刻面530上形成。作为可选的方案，也可在该环境下，在蚀刻掩模542、隔层512、514、栅电极590和栅介质层544(例如，装置500的栅结构)的绝缘层、氧化层或氮化层上形成非晶态厚度。作为厚度620、630形成的外延晶态材料可在淀积而形成n型负电荷材料期间或之后用磷或砷在原处掺杂。
根据实施例，厚度610、620、630可通过以25毫克每分钟(mg/min)到200mg/min引入丙硅烷，通过引入15标准立方厘米(SCCM)到45SCCM的一甲基甲硅烷，以及通过引入400SCCM到800SCCM之间的PH3(例如，通过引入氢气(H2)载气中1％的PH3)来形成。在另一例中，厚度610、620、630的形成可包括引入50到100mg/min之间的丙硅烷、30SCCM的一甲基甲硅烷和600SCCM的PH3。
在一实施例中，在单晶圆300mmRTCVD反应器中，20SCCM的丙硅烷、30SCCM的一甲基甲硅烷、20SLM的H2的化学物质在550℃及15托压力下持续12分钟，产生具有3E20/cm3的全替代碳浓度的500纳米硅-碳合金膜，作为外延厚度620、630。非晶态材料的共形厚度610在不与结区570、580的表面接触的区域(例如，不与表面522、532或刻面520、530接触的区)中形成。如此，共形厚度610可在蚀刻掩模542、隔层512、514、栅电极590和/或栅介质层544上形成。在表面522、532及刻面520、530上形成晶态材料的一个原因是，在这些表面上，硅通过外延扩展现有晶格而持续生长。然而，因为没有现有硅晶格支持蚀刻掩模542、隔层512、514、栅电极590和栅介质层544的表面上的生长，所以在这些表面上形成的材料具有非晶态性质。
在一些实施例中，外延厚度620、630可以是或包括具有0.13％到2.0％之间的取代-碳浓度的硅材料。并且，在一些实施例中，外延厚度620、630可以是或包括具有5E13原子每立方厘米(原子/cm3)到5E20原子/cm3之间的磷浓度的硅材料。例如，外延厚度620、630可以是具有0.13％到2.0％之间的取代-碳浓度以及具有5E13原子每立方厘米(原子/cm3)到5E20原子/cm3之间的磷浓度的硅合金或硅单质材料。
通常，当在晶体管(例如，在装置500上淀积的)的有效面积上继续进行均厚或非选择性淀积时，厚度610、620、630可这样形成，在厚度620、630延伸到尖端区中和/或延伸到栅电极的下表面之前，厚度610已延伸到那些位置。具体说，若前面参照图6描述的淀积工序继续进行，厚度T612和T613可能将继续增长而厚度610的非晶态材料将延展到尖端区576、586中(见图5)和/或延展到栅介质层544的下表面B1或下表面B2(见图7)。在尖端区中和/或在栅电极的下表面上有厚度610的非晶态材料会限制晶体管的性能。此外，在厚度620、630已形成到表面525以上的高度后，蚀刻掉或去除尖端区中和/或栅电极的下表面上的厚度610的非晶态材料，会使形成的器件不能正常工作。
然而，根据实施例，外延厚度610、620、630可在进一步淀积材料以扩展厚度610、620、630之前进行后向蚀刻(etchedback)。例如，图7示出在去除晶态材料厚度和非晶态材料厚度之后的图5的衬底。图7示出在将共形厚度610和外延厚度620、630去除某一厚度之后的装置700(如对应于装置600的装置)。例如，共形厚度610的非晶态材料以及外延厚度620、630的晶态材料可在处理(例如形成共形厚度710以及外延厚度720、730的蚀刻处理，如图7所示)期间同时被去除。共形厚度710在蚀刻掩模542上具有厚度T710，在邻近隔层512处具有厚度T712，在邻近隔层514处具有厚度T713。同样，外延厚度720具有厚度T720，而外延厚度730具有厚度T730。根据实施例，去除或蚀刻外延厚度720、730的速率可慢于去除或蚀刻共形厚度710的速率。例如，可选用蚀刻厚度720、730的晶态材料的速率比蚀刻厚度710的非晶态材料的速率低的蚀刻化学物质。因此，厚度710、720、730的去除可继续进行，直到厚度710的剩余垂直厚度小于厚度720、730的剩余厚度。具体地说，厚度T710可小于厚度T720或厚度T730。然而，也可预期，厚度T710等于或大于厚度T720和/或厚度T730。
此外，根据实施例，厚度710的形成可包括充分去除厚度610的厚度，使得在厚度710上后续形成或淀积的共形材料的不会延伸到或低于栅介质层544的下表面B1或下表面B2。例如，厚度T712和厚度T713可足够薄，使得在厚度710上后续淀积的共形厚度或非晶态材料不延伸到或低于下表面B1和B2。
厚度T720和/或厚度T730可以是0.5纳米(nm)到2nm之间(如0.8、0.9、0.95、1.0、1.05、1.1、1.15、1.2、1.3或1.4nm)的晶态材料厚度厚度。具体地说，形成厚度610、620、630和去除其中的厚度以形成厚度710、720、730的净作用，可限定约1.05埃每秒(例如，10nm每分钟)的外延厚度720、730形成速率。类似的净作用可能在厚度710的横向上发生，而在竖向(例如，在厚度T710的方向)上可能略大。
此外，在实施例中，厚度610、620、630的厚度去除可按一定速率进行并持续一段时间或使用蚀刻剂，使得厚度T712和T713小于厚度T720或厚度T730。
例如，去除厚度610、620、630的厚度的蚀刻可包括用氢氯酸、氯气或其他适当的蚀刻剂或气体进行蚀刻。具体地说，这样的蚀刻可包括用气流为100SCCM到200SCCM之间(如气流为140、145、150、155或160SCCM)的氢氯酸进行蚀刻。还可预期，可使用干阻蚀刻、氯蚀刻、CF4、等离子体、溅射和/或其他能够去除厚度610、620、630的厚度的蚀刻化学物质或气体。
此外，根据实施例，形成厚度610、620、630并去除其中的厚度而形成厚度710、720、730的工序可在同一室或反应器中，在不破坏室或反应器的密封、真空、压力、环境和/或在不将室或反应器的内部暴露于External空气的条件下进行。如此，去除材料厚度而形成厚度710、720、730可与形成厚度610、620、630在原处进行。具体地说，可在相同压力下、相同温度下、相同环境中和/或在同一室或反应器的密封或真空中，同时进行这些厚度的形成和去除。例如，用于在同一室中形成厚度610、620、630以及去除其中的厚度而形成厚度710、720、730的一些适合的室包括：CVD室、ALD室、UHVCVD室、RTCVD室、RPCVD室、MBE室、“批处理”UHVCVD室、冷壁UHVCVD室、气压(AP)CVD室、低压(LP)CVD室、蚀刻室、高纯度高气流氢气(H2)净化反应器、氯气(Cl2)蚀刻室、丙硅烷淀积反应器、乙硅烷淀积反应器或组合这些室或反应器的一个或多个的功能的室反应器。还有，适当的室包括：进行硅、硅合金和/或硅单质材料的外延厚度淀积的室；淀积非晶态材料的共形厚度的室；淀积晶态材料的室，形成均厚或非选择性淀积的室；形成选择性淀积的室；淀积掺杂材料的室；淀积硅锗(SiGe)的室；和/或用于淀积硅-碳合金(Si1-xCx)材料的室。
在一些实施例中，形成厚度610、620、630和去除其中的厚度可在同一CVD室中，在500到750℃之间的温度下(例如，在500、550、600、650、700或750℃的温度下)，以及在12到18托之间的压力下(例如，在12、13、14、15、16、17或18托的压力下)发生。同样，形成厚度610、620、630以及去除其中的厚度可在同一CVD室中，在1E-4到1000托之间的压力下(例如，在1E-3、1E-2、0.1、1.0、10、100或1000托的一位小数点的范围内的压力下)发生。在有些情况下，形成厚度610、620、630和去除其中的厚度可在同一CVD室中，在3E-3托到7E-3托之间(例如，3E-3、3.5E-3、4E-3、4.5E-3、5E-3、5.5E-3、6E-3、6.5E-3或7E-3)的压力下发生。此外，在形成和去除期间，可以有10标准公升每分钟(SLM)到30SLM之间的氢气(H2)环境流(ambientflow)。
在一些实施例中，前面参照图6、7描述的形成、淀积或生长厚度610、620、630和然后去除或蚀刻厚度610、620、630，可描述为淀积/去除顺序的一个反复执行或多个反复执行过程。如此，图6、7的反复执行即淀积/去除顺序可重复进行。
例如，图8示出在结区中形成后续晶态材料厚度和在栅电极上形成后续非晶态材料厚度之后的图7的衬底。图8示出装置800，例如在厚度710上再形成或再淀积另外的非晶态材料共形厚度而形成厚度810，在厚度720上再淀积或淀积另外的晶态材料外延厚度而形成厚度820，以及在厚度730上再淀积或淀积另外的晶态材料外延厚度而形成外延厚度830之后的装置700。如此，共形厚度810的厚度T810可厚于T610或T710。同样，厚度T812可厚于T712或T612。同样，厚度T813可厚于T713或T613。
同样，外延厚度820的厚度T820可厚于T720或T620。同样，外延厚度830的厚度T830可厚于T730或T630。
可以预期，共形厚度810的材料可通过处理而形成，具有其功能，并导致上述的相对于共形厚度610的应变。同样，外延厚度820、830与材料相适应，可通过处理而形成，可导致应变，并具有相对于外延厚度620、630上述的功能。
在形成装置800后，厚度810、820、830的厚度可例如通过蚀刻来去除。例如，图9示出在去除晶态材料厚度和非晶态材料厚度之后的图8的衬底。图9示出装置900，例如在去除厚度810、820、830的厚度以形成非晶态材料的共形厚度910、晶态材料的外延厚度920以及晶态材料的外延厚度930之后的装置800。因此，厚度910、920和930的材料、处理、功能和应变可对应于前面针对厚度710、720、730描述的那些。还可知，厚度810、820、830与厚度910、920和930之间的对比关系可对应于厚度610、620、630与厚度710、720、730之间的对比关系。具体地说，用于由装置700形成装置800及然后由装置800形成装置900的工序，可对应于那些前面描述的用于由装置500形成装置600及然后由装置600形成装置700的工序。
此外，根据实施例，用于形成装置600、700、800和900的工序可例如在不破坏室的密封或真空的条件下在同一室中和/或在前面针对由装置600形成装置700描述的其他环境或条件下发生。因此，在反复执行淀积/去除的工序中，装置600、700的形成可定义为第一反复执行，而装置800、900的形成可定义为第二反复执行。这样的反复执行可继续进行，直到所要求的或所选的外延晶态材料厚度在晶体管器件的结区中形成。并且，这样的反复执行可继续进行，直到所要求的或所选的共形非晶态材料厚度在晶体管器件的栅结构上形成。在有些情况下，这样的反复执行可反复进行5到10次(例如反复进行5次、6次、7次、8次、9次或10次)。
还可预期，这样的反复执行可用淀积或去除工序(例如，对应于形成装置600或装置700的工序)来终止。同样，上述反复执行的淀积或去除可在5秒到5分钟之间的期间上发生，例如其中各淀积和/或去除工序在10秒、20秒、25秒、30秒、35秒、40秒、45秒、50秒、60秒或90秒的期间发生。
在一例中，厚度610、620、630的形成可与去除材料厚度在原处进行，以在CVD室中形成厚度710、720、730。首先，以50mg/min到100mg/min引入丙硅烷，以30SCCM引入一甲基甲硅烷，并以600SCCM引入PH3(例如，H2中1％PH3)，该工序持续30秒，同时以20SLM的气流将H2引入室中，将室保持在600到650摄氏度和15托的压力下，从而形成或淀积出厚度610、620、630。
接着，厚度710、720、730在淀积厚度610、620、630之后“立即”形成(例如，在排出用于形成厚度610、620、630的淀积气体和蚀刻厚度610、620、630以形成厚度710、720、730之间不进行其他处理)。例如，通过以150SCCM将HCl引入室中达30秒，同时以20SLM的气流将H2引入室中，将室保持在600到650摄氏度和15托的压力下，蚀刻厚度610、620、630，从而形成厚度710、720、730。
丙硅烷、一甲基甲硅烷和PH3的引入、排出以及然后HCl的引入这个顺序被重复7次，以晶态材料厚度(淀积厚度减蚀刻厚度)约1.05埃/秒来形成厚度720、730。非晶态材料厚度710的厚度在横向上是基本相同的(例如，厚度T712和T714)，但在竖向上的厚度略大(例如，厚度T710)。还可知，室的密封或真空可在7次反复执行期间保持完好。同样，在7次反复执行期间，可维持以20SLM的气流将H2引入室中的条件，室被保持在600到650摄氏度之间的温度和15托的压力上。
如此，可重复共形厚度和外延厚度的形成和去除的反复执行，直到外延厚度的上表面高于上表面525，和/或直到外延厚度在衬底505中造成所选的应变。例如，图10示出在结区中形成晶态材料厚度而形成结和在栅电极上形成非晶态材料厚度之后的图9的衬底。图10示出装置1000，它具有在栅结构与结区570、580中的外延厚度1020、1030上的非晶态材料共形厚度1010。厚度1020具有高于上表面525的上表面1022，厚度1030具有高于上表面525的上表面1032。图10还示出具有厚度T1020的厚度1020，以及具有厚度T1030的厚度1030。
不难理解，共形厚度1010可通过处理而由材料形成，具有一定功能并导致应变，如前面针对共形厚度610所描述的。同样，外延厚度1020、1030可通过处理而由材料形成，具有一定功能和/或导致应变，如前面针对外延厚度620、630所描述的。例如，厚度1020、1030可以是足够厚度和尺寸的晶态材料，该晶态材料的晶格间距不同于衬底505的新材料的晶格间距而导致衬底505中的应变，如装置1000的沟道中的应变(例如，这里沟道可定义为衬底505在上表面525下和厚度1020、1030之间的部分)。并且，厚度1020、1030可以是足以导致衬底505中的拉伸应变的晶态磷和/或硅-碳合金材料的外延厚度。
具体地说，如图10所示，厚度1020可导致远离上表面525下的衬底505的一部分的拉伸应变1074，并且厚度1030可导致远离衬底505的相同部分的拉伸应变1084。如此，在厚度1020、1030之间的衬底505的沟道中，应变1074可导致拉伸应变1092，应变1084可导致拉伸应变1094(例如，在装置1000的沟道中的拉伸应变，或装置1000为n-MOS器件)。根据实施例，拉伸应变1092和1094可为足以提高厚度1020、1030之间的载流子迁移率(例如，阱524的沟道中的电子迁移率)的应变。换句话说，衬底505中的沟道可处于拉伸应变下，该拉伸应变由厚度1020、1030中磷和/或硅-碳合金材料的晶格间距大于衬底材料的晶格间距造成。
并且，如前所述，与共形厚度610相比，共形厚度1010可导致装置1000的栅结构中的拉伸应变，如栅电极590中的拉伸应变。
图10还示出填充尖端区576的外延厚度1020和填充尖端区586的外延厚度1030。例如，厚度1020可与底B1和刻面520相接触和/或原子结合。同样，厚度1030可附着到和/或原子结合于底B2和/或刻面530。
还认为，厚度1020和厚度1030可在形成期间或之后用磷、砷和/或锑掺杂，以形成具有负电荷的n型材料。
例如，一旦足够的或所选的材料厚度作为厚度1020、1030淀积或形成(例如，在反复执行的淀积或蚀刻之后)，就可去除共形厚度1010。如此，图10的共形厚度1010可例如通过选择性湿蚀刻来从装置1000的栅结构中去除。此外，共形非晶态厚度(例如，上述的厚度610、710、810、910、1010)可作为阱区留在隔离材料(例如，材料510)上。这些共形非晶态厚度还可例如通过选择性湿蚀刻来去除，从而产生具有提高的电子迁移率和驱动电流的拉伸应变N-沟道晶体管。
例如，图11示出在去除非晶态材料后的图10的衬底。图11示出装置1100，例如在从装置1000的栅结构中去除或蚀刻共形厚度1010后的装置1000。例如，共形厚度1010可用在结区570、580(例如厚度1120、1130)中留下适当的外延材料厚度的蚀刻化学物质来进行选择性或非选择性蚀刻。在一些实施例中，从栅结构中蚀刻共形厚度1010包括蚀刻掉厚度1020、1030的5％到35％的厚度。如此，在从栅结构中蚀刻掉共形厚度1010之后，厚度1120、1130的厚度可为前面图10所示的厚度1020、1030的厚度的75％、80％、75％或90％。同样，上表面1122和1132可对应于前面图10所示的上表面1022和1032。此外，厚度T1120和T1130可对应于前面图10所示的厚度T1020和厚度T1030。
在去除厚度1010之后，剩下的晶体管(例如，装置1100)可具有应变1174、1184、1192、1194，它们可对应于或在量级上大于图10的应变1074、1084、1092和1094。还会理解到，应变1174、1184、1192、1194可对应于或具有类同于图10的应变1074、1084、1092和1094的方向。具体地说，应变1174、1184、1192、1194可对应于图10的应变1074、1084、1092和1094或在其30％量级内和10度的方向范围内。
如此，应变1174、1184、1192、1194可导致装置1100的沟道中足够的拉伸应变，以提高电子迁移率和驱动电流。此外，应变1192、1194可为单轴拉伸应变，该拉伸应变因外延厚度1120、1130中提高的磷和取代-碳浓度而产生。还有，外延厚度1120、1130中提高的磷掺杂可大于2E20cm3。具体地说，装置1100可以是n-MOS晶体管，该晶体管在外延厚度1120、1130中具有足够的提高的磷和取代-碳浓度以提高载流子迁移率并降低RExternal。总体上，由于载流子迁移率的增加和外延厚度1120、1130中薄层电阻的减少，类似于装置1100的晶体管可具有改善的饱和电流和器件速度。
因此，装置1100可以是CMOS器件的n-MOS器件。例如，图12示出典型的CMOS结构。图12示出具有n-MOS器件1202的CMOS器件1200(例如前面参照图11描述的装置1100的实施例)，它以典型方式连接到p-MOS器件1204。衬底505包括与用于形成CMOS器件1200的n型阱1224有关的p型阱524，这样n型阱1224则是在衬底505的第二区域上形成的p-MOS晶体管器件1204的一部分，并界定邻近p型阱524的衬底505的第二不同的界面表面1225。具体地说，例如，p-MOS器件1204用本文所述的电隔离材料510将p-MOS器件1204与n-MOS器件1202电隔离，从而在邻近n-MOS器件1202处形成p-MOS器件1204。此外，p-MOS器件1204可包含在栅电极1290以下且在p型结1220、1230之间的栅介质层1244下的沟道。如图所示，p-MOS器件1204具有隔层1212、1214。
图12还示出压缩应变1274、1284、1292、1294以及p-MOS器件1204。例如，结1220、1230导致朝向衬底505在上表面1225下的部分的压缩应变1274、1284。如此，应变1274、1284可导致p-MOS器件1204的沟道中的压缩应变1292、1294。不难理解，压缩应变1292、1294可足以提高结1220、1230之间的载流子迁移率(例如，阱1224的沟道中的空穴迁移率)。具体地说，结1220、1230可由晶格间距大于衬底505的晶格间距的材料形成(例如，由SiGe形成，该SiGe可能用或没用硼和/或铝掺杂来形成p型正电荷材料)。最后，CMOS器件1200具有地GND、输入电压Vin、输出电压Vout和偏置电压VDD。
在上述说明中，描述了特定的实施例。然而，在不背离权利要求中陈述的实施例的较宽的精神和范围的前提下，可对本发明进行各种修改和改变。因此，本说明书和附图应视为解释性的而非限制性的。

Claims (24)

1.一种通过CVD蚀刻和淀积顺序而形成CMOS晶体管结区的方法，包括：
同时（1）形成衬底中第一结区中第一外延厚度的晶态材料、（2）所述衬底中第二结区中第二外延厚度的晶态材料、以及（3）栅电极上共形厚度的非晶态材料，其中所述第一和第二结区邻近所述衬底上所述栅电极；然后
从所述第一和第二结区中和所述栅电极上同时去除某一厚度的所述非晶态材料和某一厚度的所述晶态材料，以便防止非晶态材料延展到尖端区中和/或栅电极的下表面上；
其中形成所述共形厚度的所述非晶态材料的速率快于形成所述第一和第二外延厚度的所述晶态材料的速率，并且去除所述某一厚度的所述晶态材料的速率慢于去除所述某一厚度的所述非晶态材料的速率。
2.如权利要求1所述的方法，其中同时去除包括：去除所述某一厚度的所述非晶态材料，直到所述共形厚度的所述非晶态材料的剩余水平厚度薄于所述外延厚度的所述晶态材料的剩余垂直厚度。
3.如权利要求2所述的方法，其中，同时去除包括：去除所述某一厚度的非晶态材料，直到所述共形厚度的所述非晶态材料的剩余垂直厚度薄于所述外延厚度的所述晶态材料的剩余垂直厚度。
4.如权利要求3所述的方法，还包括去除所述共形厚度的所述非晶态材料的所述剩余水平厚度和剩余垂直厚度。
5.如权利要求1所述的方法，其中所述衬底的表面定义所述衬底的上表面，并且还包括重复同时形成和同时去除，直到所述第一结区的表面和所述第二结区的表面高于所述上表面。
6.如权利要求1所述的方法，还包括在5和10次之间重复同时形成和同时去除，以形成0.8纳米和1.4纳米之间的厚度的晶态材料。
7.如权利要求1所述的方法，其中同时形成和同时去除在超高真空（UHV）CVD室、快热（RT）CVD室、以及减压（RP）CVD室之一中进行，并且其中同时形成和同时去除进行而不破坏所述室的密封。
8.如权利要求1所述的方法，其中同时形成和同时去除（1）在相同的化学气相淀积室中且（2）在500和750摄氏度之间的温度和（3）在12和18托之间的压力来进行。
9.如权利要求1所述的方法，其中同时去除包括用氢氯酸气体蚀刻；并且其中同时形成包括通过引入丙硅烷、和引入一甲基甲硅烷来进行所述晶态和非晶态材料的非选择性化学气相淀积。
10.如权利要求1所述的方法，其中同时形成包括淀积足够外延厚度的其晶格间距不同于所述衬底材料的晶格间距的晶态材料，以导致所述衬底材料中的应变。
11.如权利要求1所述的方法，其中同时形成包括淀积足够外延厚度的晶态磷掺杂硅-碳合金材料，以导致所述衬底中的拉伸应变。
12.如权利要求1所述的方法，其中所述外延厚度的晶态材料包括具有0.13%和2.0%之间的取代-碳浓度和5E13原子每立方厘米（原子/cm3）和5E20原子/cm3之间的磷浓度的硅材料。
13.如权利要求1所述的方法，其中同时去除包括从接近所述第一结区的所述衬底的第一侧壁表面和从接近所述第二结区的所述衬底的第二侧壁表面去除所述共形厚度的非晶态材料，并且其中同时形成包括淀积足够外延厚度的晶态磷硅-碳合金材料，以填充邻近所述第一侧壁表面的第一尖端区和邻近所述第二侧壁表面的第二尖端区。
14.如权利要求1-13的任一项所述的方法，还包括：
去除邻近所述栅电极的所述衬底的第一部分以形成所述第一结区，并去除邻近所述栅电极的所述衬底的第二部分以形成所述第二结区；以及
在所述第一结区中和在所述第二结区中形成所述外延厚度的所述晶态材料；
其中去除所述第一部分和形成所述外延厚度在相同的室中进行而不破坏所述室的密封。
15.如权利要求14所述的方法，其中去除包括用氯气、氢氯酸气、氢气和氮气中的至少一种进行蚀刻。
16.如权利要求14所述的方法，其中去除包括用纯氯气进行蚀刻以形成所述衬底的第一侧壁，所述第一侧壁邻近所述栅电极并在相对于所述第一结区中的所述衬底的第一基表面的128度和123度之间的角度，以及形成所述衬底的第二侧壁，所述第二侧壁邻近所述栅电极并在相对于所述第二结区中的所述衬底的第二基表面的128度和123度之间的角度。
17.如权利要求16所述的方法，其中形成包括用硅烷气、乙硅烷气、二氯甲硅烷气、锗烷气和甲基硅烷气中的至少一种气体进行选择性淀积，以将某一厚度的硅合金或硅元素材料化学结合到所述第一和第二侧壁表面并结合到所述第一和第二基表面。
18.如权利要求14所述的方法，其中去除和形成在批处理超高真空（UHV）CVD室、冷壁UHVCVD室、低压（LP）CVD室、快热（RT）CVD室、减压（RP）CVD室、和气压（AP）CVD室之一中进行，并且其中去除和形成在所述室具有500和800摄氏度之间的温度和所述室处于1E-4托和1000托之间的压力时的时期期间进行。
19.如权利要求1-13的任一项所述的方法，还包括：
去除衬底的第一部分以形成邻近所述栅电极的第一衬底表面中的第一尖端区；以及
去除衬底的第二部分以形成邻近所述栅电极的第二衬底表面中的第二尖端区；
其中所述第一尖端区定义具有相对于所述栅电极的下表面的54.7度角的第一刻面，并且所述第二尖端区定义具有相对于所述下表面的54.7度角的第二刻面。
20.如权利要求19所述的方法，其中所述第一刻面和第二刻面形成按照传统的密勒指数命名法的平面{1，1，1}。
21.如权利要求19所述的方法，其中，去除所述第一和第二部分包括：与所述栅电极和所述衬底的上表面之间形成的栅电介质的下表面相接触地在其之下形成所述第一刻面，并与所述栅电介质的下表面相接触地在其之下形成所述第二刻面。
22.如权利要求19所述的方法，其中所述第一刻面包括第一尖端，所述第一尖端由所述栅电极和所述衬底的上表面之间形成的栅电介质的下表面下形成的淀积材料制成，以及所述第二刻面包括第二尖端，所述第二尖端由所述下表面下形成的淀积材料制成。
23.如权利要求19所述的方法，其中所述衬底包括多晶硅和单晶硅之一的材料；并且其中形成所述外延厚度的所述晶态材料包括形成某一厚度的（1）晶格间距大于所述衬底材料的晶格间距的硼掺杂硅锗和（2）晶格间距小于所述衬底材料的晶格间距的磷掺杂硅-碳合金之一。
24.如权利要求23所述的方法，其中形成所述外延厚度的所述晶态材料包括以下形成之一：（1）形成足够厚度的硼掺杂硅锗以导致所述第一刻面和所述第二刻面之间的所述衬底的沟道中的压缩应变，和（2）形成足够厚度的磷掺杂硅-碳合金以导致所述第一刻面和所述第二刻面之间的所述衬底的沟道中的拉伸应变。
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