TWI329890B - Semiconductor device and method for fabricating the same - Google Patents

Semiconductor device and method for fabricating the same Download PDF

Info

Publication number
TWI329890B
TWI329890B TW096106737A TW96106737A TWI329890B TW I329890 B TWI329890 B TW I329890B TW 096106737 A TW096106737 A TW 096106737A TW 96106737 A TW96106737 A TW 96106737A TW I329890 B TWI329890 B TW I329890B
Authority
TW
Taiwan
Prior art keywords
semiconductor layer
insulating film
semiconductor
film
gas
Prior art date
Application number
TW096106737A
Other languages
English (en)
Other versions
TW200739684A (en
Inventor
Masahiro Fukuda
Yosuke Shimamune
Masaaki Koizuka
Katsuaki Ookoshi
Original Assignee
Fujitsu Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Semiconductor Ltd filed Critical Fujitsu Semiconductor Ltd
Publication of TW200739684A publication Critical patent/TW200739684A/zh
Application granted granted Critical
Publication of TWI329890B publication Critical patent/TWI329890B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)

Description

九、發明說明： 【發明所屬之技術領域】 發明領域 本發明係有關於一種半導體裝置以及一種用以製造〆 半導體裝置之方法，且更特別在於一種半導體裝置，其屮 一半導體能夠以高選擇性進行磊晶生長、以及一種半導雜 裝置製造方法，藉由該方法使一半導體以高選擇性進行轟 晶生長。 【先前技術3 發明背景 近年來對於凸起(elevated)或凹陷源/汲金屬氧化物半 導體場效應電晶體(MOSFET)引起許多關注，其中一矽（Si) 薄膜或是一矽鍺(SiGe)薄膜係形成於一M〇SFET之源/溴麁 域中。預期這些MOSFET將用以作為改良低於9〇奈米節黠 以下之電晶體的性能之技術。 一種其中例如矽鍺層係磊晶生長於矽基板上之構造孫 用於源/汲區域中，特別用於一凹陷源/汲MOSFET中。如果 該矽鍺層係磊晶生長於源/汲區域中，由於矽鍺之晶格常數 大於石夕的日日格节數’—通道區域係從—源/及之方向壓縮， 如此改進了通道區域中的孔移動性。因此，由於此塑之 MOSFET ’便能夠顯著地加強電流驅動能力。 令石夕鍺層選擇性地僅在石夕基板上為晶生長之方法係加 以使用使得石夕鍺層蠢晶生長於凹陷源/没m〇sfet之源/ ;及區域中#著切鍺層選擇性地僅在凹陷源版區域中蠢 1329890 晶生長，源/汲極係藉著一絕緣層隔開一閘極，該絕緣層係 為一側壁。由於此一元件，抑制位於一源/汲極以及一閘極 之間的一關閉狀態洩漏電流係相當重要。 然而，在實際的選擇性磊晶生長方面，由於一矽基板 5 以及一絕緣層之間的低選擇性（選擇性衰減），會產生一矽鍺 層亦生長於一側壁上的情形。 第21圖係為一剖面圖，該圖顯示一凹陷源/汲MOSFET 之一重要部份，其中該元件已經產生選擇性衰減。 由第21圖中可見，一矽鍺層330不僅形成於一基板300 10 上之源/汲極310上，而亦會形成於做為絕緣層之側壁320 上。在此案例中，該源/汲極310係電子連接到一閘極340， 且一過量的關閉狀態洩漏電流會流動在源/汲極310以及閘 極340之間。結果，便會喪失一MOSFET之功能。選擇性衰 減之因子尚未完全闡明，因為其係由於一複雜的表面反應 15 所產生。然而，例如以下所述可能係為選擇性衰減之一因 子。 在一大型積體電路(LSI)製造程序中形成之絕緣層主要 係為一氧化矽薄膜以及一氮化矽薄膜。這些薄膜係藉由各 種不同的方法形成，諸如熱化學蒸汽沈積（CVD)以及電漿 20 CVD法。所形成之一絕緣層的表面狀態係依照生長方法而 定，一絕緣層之所有表面並非處於飽和結合狀態。例如， 懸垂結合或類似物係暴露於一絕緣層之表面的某些部分 中。如果半導體材料氣體吸收到一懸垂結合或類似物，則 半導體晶核便會在經過一段時間（潛伏期）之後開始生長在 6 絕緣層上， 膜係形成於 此晶核會生長成為一薄膜。結果， 絕緣層上。 一半導體薄 '、建立-選擇性生長程序，較佳應顯著延長對於絕緣 之潛伏期。然而，該潛伏_根據絕緣層之表面狀態’.、 長情况或類似物而定。因此，依照絕緣層之表面狀態、 生長情況或類似物’實際上並無法確保—充裕的潛伏期。 如以上所述，在實際的選擇性磊晶生長程序中，其難 乂使半導體薄膜磊晶生長僅發生於一特定半導體之表面 上0 欲解決此問題，曾經試圖使用一種蝕刻技術。此方法 包含將用於蝕刻之氣化氫添加到半導體材料氣體，並使得 石夕錯選擇性地僅在一半導體基板之表面上磊晶生長，同時 姓/!生長在一絕緣層上的碎錄之步驟（參看例如日本專利 早期公開案第2004-363199號以及Τ. I.
Kamins、G. A. D.
Briggs 與 R. Stanley Williams 等人在 1988 年於 APPLIED PHYSICS LETTERS，73冊，第 13篇，1862〜1864頁所提的 「氣化氫對於化學蒸汽沈積以及矽（001)上方之鍺島蝕刻的 影響」）。 然而，上述利用一蝕刻技術的方法必須使基板之溫度 高於或等於600°C，以便增加藉由例如氯化氫對於生長在絕 緣層上之碎緒的飯刻速率。如果基板之溫度尚於或等於600 。(：，極少量之包含於元素中的雜質之熱擴散的影響便會變 得相當嚴重。另外，矽鍺層以及絕緣層係藉由氣化氫加以 腐姓。 13-29890 另一方面，如果基板之溫度係低於或等於600°C，則藉 由氣化氫對於矽鍺之蝕刻的速率便會變慢。因此，即使在 矽鍺之選擇性磊晶生長時，半導體材料氣體係與氣化氫氣 體混合成為添加氣體，矽鍺之蝕刻速率係低於矽鍺的生長 • 5 速率。結果，石夕鍺亦會生長於絕緣層上。如此表示，無法 . 得到適合實際大量生產之製造情況。 【發明内容3 發明概要 ® 本發明係由於上述之發明背景的情形所產生。欲抑制 10 關閉狀態洩漏電流，並建立一種適合用於實際大量生產之 製造程序，本發明旨在提供一種半導體裝置，其中能夠以 高選擇性之磊晶生長方式製造出一半導體、以及一種半導 體製造方法，藉由該方法以高選擇性的磊晶生長方式製造 出一半導體。 15 為了達成上述目的，提供一種半導體裝置，該裝置包 含：一閘極，其形成於一半導體基板之上，且閘極與基板 ^ 之間具有一閘絕緣薄膜、一絕緣薄膜，其形成於該閘極之 側壁部分上方，並具有一層疊構造、以及一半導體磊晶生 ^ 長層，其形成於半導體基板上，具有層疊構造之絕緣薄膜 , 20 的頂層之鹵素元素含量係高於該層疊構造的其他層的鹵素 w 元素含量。 此外，為了達成上述目的，本發明提供一種半導體裝 置，該裝置包含：一閘極，其形成於一半導體基板上，且 閘極與半導體基板之間具有一閘絕緣薄膜、一絕緣薄膜， 8 其形成於該閘極之側壁部分上，並含有一㈣元素、以及 一半導體Μ生長層’其形成於該半導縣板上，絕緣薄 膜中之齒素元素的含量具有—坡度β 此外，為了達成上述目的，本發明提供一種半導體裝 置製造方法，該方法包含之步驟為：在一第一半導體層上 形成一第一絕緣薄膜、形成一第二絕緣薄膜，其中位:第 -絕緣薄膜上之-㈣㈣的含量係高於該第—絕緣薄膜 中之齒素it素的含量、藉著移除部分的第1緣薄膜以及 部分的第二絕緣薄膜’暴露出該第__半導體層之一表面、 以及藉著將-種用以形成第二半導體層之材料供應到第一 半導體層之表面以及第二絕緣薄膜的—表面上使得__第 二半導體層選擇性地蟲晶生長於該第—半導體相暴露表 面上。 除此之外，為了達成上述目的，本發明提供一種半導 體裝置製造方法，該方法包含之步驟為：於一第一半導體 層上形成-含有鹵素元素之絕緣薄膜、藉著移除部分的絕 緣薄膜，暴露出該第-半導體層之—表面、以及藉著將一 種用以形成第二半導體層之材料供應到第一半導體層之暴 露表面以及絕緣薄膜之一表面上，使一第二半導^選擇 性地磊晶生長在第一半導體層之一暴露表面上、在第一半 導體層上形成含有齒素元素之絕緣薄膜的步驟中，使得位 於絕緣薄膜之-表面部分中的函素元素之含量高於位在絕 緣薄膜内側中的齒素元素含量。 此外’為了達成上述目的，本發明提供—種半導體裝 置製造方法，該方法包含之步驟為：將―種用以抑制_第 二半導體層在-絕緣薄膜上方之蟲晶生長的材料供應到一 第-半導體層之—表面以及絕緣薄膜的—表面上'以及藉 著將-種用以形成第二半導體層之材料供應_第一半導 體層之表面以及絕緣薄膜的表面上，用以使得該第二半導 體層選擇性地蟲晶生長於第一半導體層上方。 此外，為了達成上述目的，本發明提供一種半導體裝 置製造方法，該方法包含之步驟m半導體層上 形成-閘極’且閘極與半導體層之間具有—閘絕緣薄膜、 在閘極之㈣部分上形成—絕緣薄膜、將—種用以抑制一 第二半導體層在絕緣薄膜上之生長的材料供應到第一半導 體層之-表面與絕緣_的—表面上、以及藉著將一種用 以形成第—半導體層之材料供應到第—半導體層之表面與 絕緣薄膜的表面上，使該第二半導體層選擇性地蟲晶生長 於第一絕緣層上。 本土明之上述與其他目的、特性以及優點將由以下說 明並結合藉域财賴轉發明讀佳實關的所附圖 式而變得顯而易見。 圖式簡單說明 第旧係為一剖面圖，該圖顯示一種用於選擇性蟲晶生 長之半導體裝置的一個重要部分(部分丨）； 第2圖係為—剖面圖，該圖顯示—種用於選擇性蟲晶生 長之半導體裝置的-個重要部分(部分2); 第3圖係為一藉著使用蟲晶生長製造一半導體裝置之 流程圖的範例； 第4圖係為_剖面圖，該圖顯示形成閘極之步驟的重要 部分； 第5圖係為一剖面圖該圖顯示形成絕緣層之步驟的一 重要部分(部分υ ; 第6圖係為—剖面圖，該圖顯示形成側壁之步驟的一重 要部分(部分1); 第7圖係為—剖面圖，該圖顯示使半導體基板產生凹陷 之步驟的-重要部分(部分1); 第8圖係為—剖面圖’該圖顯示形成源/沒極之步驟的 一重要部分(部分”； 第9圖係為_剖面圖，該圖顯示形成絕緣層之步驟的一 重要部分(部分2); 第10圖係為一剖面圖，該圖顯示形成側壁之步驟的一 重要部分(部分2); 第11圖係為一用以說明矽鍺氮化矽薄膜上之生長的差 異之圖式； 第12圖係為一用以說明矽原子對於氮原子之比率以及 氣含量之間的關係之圖式； 第13圖顯示SEM影像，用以說明矽鍺在含氣氮化矽薄 膜上之生長的差異； 第14圖係為一用以說明矽鍺在含氯氮化矽薄膜上之生 長的差異之圖式； 第15圖係為一藉著使用選擇性磊晶生長用以製造—半 1329890 導體裝置的預處理之一流程圖的範例； 第16圖係為一剖面圖，該圖顯示凹陷半導體基板之步 驟的一重要部分(部分2); 第17圖係為一剖面圖，該圖顯示供應氣化氫-氫氣混合 5 氣體之步驟的一重要部分； 第18圖係為一剖面圖，該圖顯示形成源/汲極之步驟的 一重要部分(部分2); 第19圖係為樣本G之一化學蒸汽沈積氮化矽薄膜的表 面之一SEM影像； 10 第20圖係為樣本Η之一化學蒸汽沈積氮化矽薄膜的表 面之一 SEM影像； 第21圖係為一剖面圖，該圖顯示一凸起式源/汲 MOSFET之一重要部分，其中係產生選擇性衰減。 C實施方式3 15 較佳實施例之詳細說明 現在將參考圖式，詳細說明本發明之實施例。 首先將說明一種藉由使用一選擇性磊晶生長法加以製 造的半導體裝置。將採用一凹陷式源/汲MOSFET作為範 例，並說明其構造。 20 首先將說明一種根據本發明之一第一實施例的一種半 導體裝置。 第1圖係為一剖面圖，該圖顯示一種使用選擇性磊晶生 長之半導體裝置的一個重要部分。 在第1圖中，一P型金屬氧化半導體電晶體之一重要部 12 B29890 分的構造係顯示作為一半導體裝置1〇〇之範例。 具體而吕，—厚度為1到2奈米之閘絕緣薄膜11係形成 於矽(Si)基板上。―閘極12係形成於該間絕緣薄膜η上。 閘絕緣薄膜11係為-種氧化石夕薄膜、氣化石夕薄膜、氮氧化 5矽薄膜或類似物。間極12係藉著使用多晶石夕所形成，其包 含ρ型雜質元素，諸如硼(B)元素。 石夕基板10接著係加以產生凹陷，以便形成源/及區域 13。-作為源/沒極之石夕鍺(5必)層14係形成於該源/及區域 13中。矽鍺層14係藉著在該源/汲區域13中實行選擇性磊晶 10生長所形成。一個形成於矽基板1〇中，以絕緣區域15加以 界定之區域係為一種n型井區域16。 一作為側壁之絕緣層17係形成於閘極12的側面上。 欲形成絕緣層17，一氧化矽薄膜17a係形成於閘極丨之之 側面上。一氮化矽薄膜17b則係形成於氧化矽薄膜na上。 15 氮化矽薄膜17b係為一種絕緣薄膜，其包含矽以及氮 (N)。藉著在雜12之側©上形成氧切薄膜17a以及氮化 石夕薄膜17b，便能夠確保閘極12以及形成於源/沒區域^中 的石夕鍺層14之間的絕緣。另夕卜，亦能夠確保形成於石夕緒層 14以及閘極12中的經由接點（未顯示）之間的絕緣。 20 一含有一齒素元素之氮化矽薄膜17c係形成於氮化矽 薄膜17b上方。在此案例中，該鹵素元素係為例如氯丨）。 氮化矽薄膜17c之氣含量係為例如原子/ 立方公釐。 已經以一凹陷式源/汲MOSFET作為一範例說明過藉由 13 13.29890 使用選擇性磊晶生長加以製造的半導體裝置。然而，藉由 使用選擇性磊晶生長法加以製造的半導體裝置100可為— 凸起式源/汲MOSFET，其中並非使矽基板1〇凹陷而用以形 成一碎錯層14。 此外，絕緣層17具有一個三層構造，包括氧化矽薄膜 17a、氮化矽薄膜17b以及氮化矽薄膜17c。然而，層之數量 並非限定於三層。僅需符合的狀況為：頂層係例如為一含
氯之氮化#薄膜’且該頂層之氣含㈣高於其他層的氯含 量。 乂上所述，半導體裝置100包括：形成於石夕基板1〇 上的閑極12 ’該基板係為—半導體基板，且W極與基板之 間具有閘絕緣_U、以及絕緣層17，錢形成於該閑極 12之側面上，並含有-齒素元素。 ls 1Λ 、的半導體裝置100’當矽鍺層14形成於矽基板 15 10上時，合古占土 - * — 辟。 齒素70素之氬化矽薄膜17b便已經形成為側
…石夕錯層14並非形成於氮化石夕薄膜17c上。也就是 埋^氮匕石夕薄膜…係作為一遮罩，且石夕鍺層14則以高選 擇性：晶生長於石夕基板1〇上。 η二Γ便能夠抑制流動於例如間極12與源/汲區域13之 間的關閉狀態洩 產之製造程序。π並且建立-種適用於實際大量生 裝置。“說月種根據本發明之一第二實施例的半導體 第2圖係為—剖 面圖’該圖顯示—種用於選擇性磊晶生 14 ^29890 長之半導體裝置的一個重要部分。 第2圖中之組件與第1圖中所示相同者係以相同的符號 加以標示’且其詳細說明將予以省略。 以一半導體裝置200, -作為側壁之絕緣層⑽形成於 —閘極12的側面上。 欲形成絕緣層Π，-氧切_17續侃於閘極12之 側面上。-氮化石夕薄膜17d係形成於氧化石夕薄膜^上。
氮化石夕薄膜17d含有-函素元素。在此案例中，該函素 疋素係為例如氣。氮化石夕薄膜17d之氣含量具有一個從氧化 :夕薄膜na以及氮化石夕薄膜17d之間的界面到氮化石夕薄膜 7d之表面的坡度。 K⑽紗以T所述。-含有⑦純之絕緣層係 且成於氧化料膜na與氮切薄㈣界面附近， 15
20 乳:薄m7d之氯含量係、由接近該界面處到氮化石夕薄 、7d的表面而逐漸增加。 化石夕薄膜3树與狀魏緣薄膜綱好形成於氧 所以，便能夠確保閘極12財_ 的經由接點(未顯示)之間的絕緣。制14以及間極12中 5Χΐ〇ί^切薄膜⑺之表面處的氯含量係為5χΗ)19到 席子/立方公釐。 由該氮化石夕薄膜氮化^薄膜能夠完全媒保絕緣，則 著在氧化㈣膜丨^切㈣173所構成的側壁能夠藉 、a》成錢切薄膜所形成，而無須使 15 1329890 含有㈣氮之絕緣㈣成錢切薄膜⑺以及氮化石夕薄 膜17d之間的界面附近處。能夠形成含有❹元素之氮化石夕 涛膜取代形成氧化碎薄膜l7a，a便直接覆蓋住閘極η以及 延伸區域。 5 如果藉由-含氣之氮切_能夠完全確保絕緣，則 形成於氧切薄膜17a上軌切薄狀氣含量並不需要 坡度★。也就是說，氣含量均勾之氮切薄膜能夠形 成於氧化石夕薄膜17a上方。 10 藉者使用選擇性屋晶生長加以製造的半導體裝置已經 以—凹陷式源/贏)SFET作為—範例進行說明。缺而，夢 者使用選擇性蟲晶生長法製造的半導錄置2⑼可為一凸 起式職廳瞻，其中4基板1。並非凹陷用以形成-矽鍺層14。 15 如以上所述，半導體裝置2〇〇包括：形成於石夕基糾 上之閘極12 ’财基板係為-半導體基板，在_與基板 之間具有閘絕緣薄膜11、以及絕緣層Π，其係形成於閘極 12之側面上，且其含有一画素元素。 20 以上述之半導體裝置細，當石夕鍺層14形成於石夕基板1〇 上方時，含㈣以素之氮切薄膜™已經形成為側壁。 因此，石夕鍺層U並非形成於氮化石夕薄膜i7d上方。也就是 說’氮化石夕薄膜nd之功用係做為遮罩，且矽鍺層14係以高 選擇性磊晶生長於矽基板10上方。 結果，便能夠抑制流動於例如閘極12與源/汲區域13之 間的關閉狀Μ漏電流’並建立—種適用於大量生產的製 16 1329890 造程序。 現在將說明選擇性磊晶生長法。 首先將說明選擇性磊晶生長法之基本原理。 第3圖係為藉著使用選擇性磊晶生長製造—半導體裝 置之'~~流权圖的範例。 首先，使用一矽基板作為一第一半導體層，且—閘極 係形成於該石夕基板上（步驟S1)e接著，一氧化石夕薄膜係形成 :閘極之—頂部，極的側面，以及矽基板上(步驟切。 一含有錢元素之絕緣薄膜接著係形成於該氧化石夕薄膜 在此案例中，含有齒素元素之絕緣薄膜係為—種由數 層^有不同成分的絕緣薄膜所構成之層疊式絕緣薄膜，或 者是其鹵素含#具有—坡度之絕緣薄膜。 15
20 由數層含有不同成分的絕緣薄騎構成之層叠式絕緣 薄膜係例如以下述方式形成。一未含氣或是含氣量非常少 膜(第—絕緣薄膜)係形成於-氧切薄膜上。接 古於^ 切薄膜（第二絕緣薄膜），該薄膜之氯含量係 N於第一絕緣薄膜的氣含量。 氣2具有一坡度之一絕緣薄膜係例如以下述方式形 成。Γ3氯之氮化㈣膜係形成於-氧切薄膜上，該氮 係從氧切薄膜以及氮化，膜之間的 界面到亂切相之表面逐漸增加。 传加素元素之氧切薄膜以及絕緣薄膜接著 係加讀刻，以便在間極之側面上形成侧壁（步㈣。之 17 13.29890 後，對於矽基板欲形成源/汲極之部分進行蝕刻，以便形成 凹陷區域(步驟S4)。接著係供應諸如單矽烷(siH士四氫化鍺 (GeH4)-氣化氫(HC1)·氫氣(Η。混合氣體之氣體作為一種用 以形成一第二半導體層之材料（步驟S5)。藉此方式，使得一 5作為第二半導體層之矽鍺層選擇性磊晶生長於該等凹陷區 域中（步驟S6)，並使該矽鍺層形成具有預定厚度之源/汲極 (步驟S7)。 欲製造一凸起式源/沒M0SFET，上述之步驟S4係加以 省略。也就是說，在實行過步驟幻之後隨即實行步驟S5 ^ 1〇藉此作法’使得一矽鍺層選擇性地磊晶生長於一矽基板上。 如以上所述，以選擇性磊晶生長法，一半導體係藉由 該方法選擇性磊晶生長，一種用以形成第二半導體層之材 料係供應到第一半導體層的一暴露表面以及含有一鹵素元 素之絕緣薄膜的一暴露表面上。 15 結果，便能夠抑制流動於例如閘極12與源/沒區域13之 間的關閉狀態洩漏電流，並建立一種適用於大量生產的製 造程序。 現在將具體說明藉著使用選擇性磊晶生長法用以製造 一半導體裝置的程序。 20 第4圖到第10圖各個圖式係為一剖面圖，其以一凹陷式 源/汲MOSFET作為—範例，顯示用以使一矽鍺層選擇性磊 晶生長於一半導體基板之凹陷區域中的程序之一重要部 分。 首先將根據本發明之一第一實施例，說明一種用以藉 18 著使用選擇性磊晶生長法製造一半導體裝置的程序。第1圖 中所示之半導體裝置係藉由此程序加以製造。 第4圖係為一剖面圖，該圖顯示形成閘極之步驟的—重 要部分。 首先使用一矽基板10做為一半導體基板，該基板係為 第一半導體層。在形成絕緣區域15之後，閘極12係藉由一 業界熟知之方法形成於該矽基板10上，並使閘極與基板之 間具有閘絕緣薄膜11。在第4圖中，藉由虛線加以標示之區 域係為稍後即將形成的源/汲區域13。 第5圖係為一剖面圖，該圖顯示形成絕緣層之步驟的— 重要部分。 厚度為1到10奈米之氧化矽薄膜17a係藉著一化學蒸汽 沈積法(CVD)形成於該矽基板1〇以及閘極12上。 作為第一絕緣層之氮化矽薄膜丨7 b接著係藉著化學蒸 汽沈積法形成於該氧化矽薄膜173上。諸如二矽烷(Si2H6)_ 氨(NH3)混合氣體或是二氣矽烷（siHf〗2)·氨混合氣體之氣 體係用以作為一種形成氮化矽薄膜17b之材料。 藉由將諸如單矽烷(SiH4)、氯矽烷(SiH3C1)、三氯矽烷 (SiHCU)、或是四氣矽烷(sic!4)等以氯矽烷為主的氣體以及 聯氨(N2 Η*)或類似物加以混合所得到之氣體能夠作為—種 用以形成氮化矽薄膜17b的材料。 接著係藉著化學蒸汽沈積法形成氮化石夕薄膜^，該薄 膜係作為第二絕緣薄膜，且其氯含量係高於氮化♦薄膜Μ 的氣含量。二氣㈣氨之混合氣體係用以作為—種用以形 =切薄膜17c的材料，藉由將氯我、三氯石夕燒、四h 、元或類似物與聯氨進行混合所得到的氣體能夠作 用以形成該氮化石夕薄膜17c之材料。 種 5 則彡成氮切_17e，使魏含量高於氮切薄膜 /乳含量’則與形成氮切薄膜17b之案例相較，例如 二氯錢之流動速率對於氨的流動速率之比值係設定為一 大值。或者，與形成氮化石夕薄膜17b之案例相較，石夕基板1〇 在供應二氣矽烷-氨混合氣體時之溫度係下降。 結果，便能夠獲得氮化石夕薄膜17c，其氯含量係高於氣 10切薄助b之氣含量。卿成之氮㈣薄膜17e的氣含量 係為5xl〇19到5xl02〗原子/立方公釐。 虽供應上述之二氣矽院-氨混合氣體，以便形成氮化矽 薄膜17b與17c時’二氯石夕院之流動速率對於氨的流動速率 之比值係大於或等於0.05，且低於或等於1〇。當氮化矽薄 15臈1713與17(^形成時，壓力係低於或等於5.7巴斯卡(pa)。當 供應二氣矽烷-氨混合氣體時，矽基板10之溫度係處於55〇 與850°C之間。所形成之氮化矽薄膜17b與17c的厚度係為】 到30奈米。 第6圖係為一剖面圖’該圖顯示形成側壁之步驟的一重 20 要部分。 在先前步驟中形成之氧化石夕薄膜17a以及氮化石夕薄膜 17b與17c係加以蝕刻，以致於使氧化矽薄膜17a以及氮化石夕 薄膜17b與17c成為閘極12之侧壁。 結果’由氧化碎缚膜17a以及鼠化妙薄膜17b與17c所構 20 1329890 成之絕緣層17係形成於閘極12的側面上而成為侧辟。 石夕基板10之源/汲區域13中的表面由於上述餘岁彳而々 全暴露。 第7圖係為一剖面圖，該圖顯示使該半導體基板產生凹 5 陷之步驟的一重要部分。 矽基板10接著係藉由蝕刻產生凹陷，以便形成凹陷區 域18。在此階段’位於矽基板1〇之凹陷區域18中的表面係 完全暴露，凹陷之深度係為1〇到70奈米。 第8圖係為一剖面圖，該圖顯示形成源/汲極之步驟的 10 —重要部分》 單矽烷-四氫化鍺-氣化氫-氫氣之混合氣體係供應到凹 陷區域18，並且到達絕緣層17之表面上，成為一種用以形 成作為第二半導體層之矽鍺的材料。在此案例中，單矽烷_ 四氫化鍺-氣化氫-氫氣之混合氣體的總壓力係在1〇與 15 10,000巴斯卡之間。 當單妙烧-四氫化緒-氣化氫-氫氣之混合氣體到達石夕基 板10的表面時’單矽烷-四氫化鍺便會分解，且矽鍺層14會 以自我束制之方式蠢晶生長於石夕基板1〇上。氮化石夕薄膜17c 含氯’故部分的矽氧烷會結合在氮化矽薄膜l7c之表面處， 2〇形成矽-氣結合。所以，認為單矽烷-四氫化鍺較不易在氮化 矽薄膜17c之表面處形成晶核。 結果，即使當單矽烷-四氫化鍺到達氮化矽薄膜17c之 表面時’單矽烷-四氫化鍺非常容易以其原有狀態離開氮化 石夕薄膜17c之表面。也就是說，石夕緒會生長在石夕基板1〇上， 21 1329890 且石夕鍺較不易生長钱化料膜17eJl。結果，♦錯在石夕基 板ίο與氮化矽薄膜17c上開始生長之間便會產生—時間差 異。因此，矽鍺層14僅會磊晶生長在凹陷區域18中，且抑 制了絕緣層17上之矽鍺的磊晶生長。 5 當供應單矽烷—四氫化鍺-氣化氫-氫氣之混合氣體時， 矽基板10之溫度應設定為450到6〇〇t。如果矽基板ι〇之溫 度係高於60(TC，則包含在元素中的極少量雜質之熱擴散的 影響會變得相當重大。另一方面，如果石夕基板1〇之溫度係 低於45〇t ’則單矽烷較不易分解在矽基板1〇之表面。所 10以，矽鍺不會磊晶生長在矽基板1〇上。 在上述說明中，單矽烷-四氫化鍺_氯化氫·氫氣之混合 氣體係作為一種用以形成矽鍺層14之材料。然而，能夠分 別使用二矽烷(ShH6)以及二鍺烷(Ge#6)代替單矽烷與四氫 化鍺，作為一種用以形成矽鍺層14的材料。 15 另外，一種用以形成矽鍺層14之材料能夠與例如二硼 烷⑴出6)相混合成為摻雜氣體。即使在高硼濃度（大約 lE20cm2)，併入一薄膜之硼的電活性約為1〇〇%，並能夠實 現低阻抗。在此案例中，則不需要隨後為了活化所進行的 離子植入與熱處理。 0 矽鍺或鍺(Ge ’其亦為一種半導體）能夠用以做為取代 矽之半導體基板。矽或鍺能夠用以做為半導體層，源/汲極 係由其所形成，以取代矽鍺。 單矽烷-四氫化鍺-氯化氫-氫氣之混合氣體係持續供 應。當矽鍺層14之厚度達到一預定值時，單矽烷_四氫化鍺 22 氯化氫-氫氣之處合氣體便停止供應。 藉此作法’便能夠製造出第1圖中所示之半導體裝置 ’其中矽鍺層14係選擇性磊晶生長於矽基板10上。當矽 5鍺層14之厚度達到10到100奈米時 ’蟲晶生長即便完成。 • 接著將根據本發明之一第二實施例，說明一種藉著使 用選擇性磊晶生長法用以製造一半導體裝置的程序。第2圖 中所不之半導體裝置係藉由此程序加以製造。 • 形成閘極之步驟、使半導體基板凹陷之程序、以及形 成源/及極之程序係分別與第4圖、第7圖及第S圖所說明者 4目同’故其說明係加以省略。首先將說明在閘極之侧面上 开/成、’€緣層的步驟。第9圖與第糊中之組件其巾與第4圖 •到第8圖巾所示的組件相同者係、以相同之符號加以標示，且 其詳細說明將加以省略。 第9圖係為一剖面圖，該圖顯示形成絕緣層之步驟的一 15 重要部分。 • 厚度為1到10奈米之氧化矽薄膜17a係藉由化學蒸汽沈 積法形成於矽基板1〇以及閘極12上。 含有氯之氮化矽薄膜17d接著係藉由化學蒸汽沈積法 • 形成於該氧切薄膜17a上。二氣魏-氨混合氣體係用以 • 20作為一種形成氮化矽薄膜17(1之材料。 形成氮化石夕薄膜17d，以致於使該氮化石夕薄膜17d之氣 含里從氧化石夕薄膜17a與氮化石夕薄膜nd之間的界面到氮化 石夕薄膜17d之表面逐漸增加，也就是說，以致於使該氮化石夕 薄膜17d之表面的氯含量會高於氮化㈣膜1湖部的氣含 23 13.29890 * 量《具體而言’氮化矽薄膜17d係藉著逐漸將二氣矽烷之流 動速率對於氨的流動速率之比值提高到0.05到1〇的範圍内 所形成。此時’矽基板10之溫度係為55〇到85〇°C。 或者’氮化;δ夕薄膜17d係藉著在供應二氣矽烷_氨混合 5氣體時逐漸將*夕基板10之溫度下降到550到8501的範圍所 形成。藉著在供應二氣矽烷-氨混合氣體時使矽基板1〇之溫 度下降，二氯矽烷晶核之矽-氣鍵結會變得較不易分解與分 離。結果，結合併入一薄膜之氣含量會增加。 φ 藉著將氣矽烷、三氯矽烷、四氯矽烷，或類似物與氨 10或聯氨相混合所得到的氣體能夠用以作為氣矽烷為主的材 料氣體，用以形成含有氣的氮化石夕薄膜17d。 所形成之氮化石夕薄膜17d的厚度係為1〇到6〇奈米。氮化 矽薄膜17d之表面附近的氯含量係為5χ1〇ι9到kio2!原子/立 方公釐。 15 第10圖係為一剖面圖，該圖顯示形成側壁之步驟的一 重要部分。 ® 先前步驟中所形成之氧化石夕薄膜17a與氮化石夕薄膜17d 係加以#刻，以致於使該氧化石夕薄膜17a與氮化石夕薄膜i7d . 成為閘極12的側壁。 • 20 結果，由氧化矽薄膜17a與氮化矽薄膜17d所構成之絕 緣層17係形成於閘極12的側面上而成為侧壁。 矽基板1〇之源/汲區域13由於上述蝕刻之結果而完全 地暴露出來。 在以下步驟中，矽基板1〇之源/汲區域13係產生凹陷， 24 1329890 並使石夕錯層選擇性轰晶生長於該凹陷的石夕基板ίο上。在此 案例中係使用與上述相同的方法。 方式’便能夠製造出第2圖中所示之半導體裝置 2〇0 ’其中妙錯層14係選擇性磊晶生長於矽基板1〇上。當石夕 5鍺層14之厚度達到1〇到1〇〇奈米時，磊晶生長即便完成。 欲製造—凸起式源/汲MOSFET，使一矽基板10產生凹 陷的步驟係加以省略。也就是說，在形成第6圖或第1〇圖中 所不的側壁步驟之後，使一石夕鍺層14選擇性遙晶生長在石夕 基板10上。藉此方式，便能夠藉著使用選擇性蟲晶生長法 10製造出凸起式源/;及MOSFET。 如先前所述，以上述之半導體裝置製造方法，閘極12 係开v成於石夕基板1〇(其係為一半導體基板)上，且使間極與基 板之間具有閘絕緣薄膜u，含有__素元素之絕緣層17係 形成於該閘極12之側面上，—種用以形成—半導體層之材 15料係供應到石夕基板10以及含有一㈣元素的絕緣層17上， 使該半導體層以高選擇性蟲晶生長於石夕基板1〇上，並且形 成作為源/汲極之矽鍺層14。 結果，流動於例如閘極12與源/汲區域13之間的關閉狀 態洩漏電流係得到抑制，並且建立一種適用於實際大量生 20 產的製造程序。 在上述說明中，絕緣層係作為含氣之金屬氧化物半導 體(MOS)電晶體的側壁。藉此作法，矽鍺層之生長會得到 抑制。然而，本發明並非限定於改良一作為側壁之絕緣層 與一碎基板之間的選擇性。 25 13.29890 例如，―作為第1圖或第2圖中所示之絕緣區域15的絕 緣層亦能夠含氯。藉此作法，便能夠改良該絕緣區域⑽ 石夕基板1〇之間的選擇性。結果，在-種藉著使用選擇性蟲 晶生長法所製造的半導體裝置卜包括於鄰接聰電晶體 5的源/汲極之間的絕緣能夠得到改良。 上述明中，該氮化碎薄膜含氯。然而，氮化石夕薄 膜能夠含有_r，其係為另—_素元素），用以取代氯。
10
現在將說明—含氣之氮切薄膜㈣朗得到的影 響。欲檢驗此影響，準備數铺擬樣本，其上具有成分彼 此不同之氮切_，並且檢驗這錄本上之销生長的 差異。 首先準備三個樣本A ' B與C，作為初步檢驗之用… 石夕晶圓係肋作為各個樣本之—基板，且— 氡化石夕薄膜_先形成於 。 “尤積 知二石夕院-氨混合氣體係用以作為一種形成各個化學基 ^沈積氮切_之材料。欲改變三师本之㈣及氮= 里該等化予蒸>飞沈積氮化石夕薄膜係以二石夕烧流動速率 於氨之流動速率的不同比率所形成。二妙錢動逮率野於 氨之流動速率的比率對於樣本A而言係、為最高，而對於樣本 C而言則為最低。二魏流動速率對於氨之流動速率的 範圍係為G.G5到1G。在形成各個化學蒸汽沈積氮化妙薄膜 ^同時，其壓力係低於或等於5.7巴斯卡。當供應二石夕貌 氨此合氣體時，各個矽晶圓之溫度係為550到850。(：。 包含於各個樣本之-化學蒸汽沈積氮切薄膜十的砂 26 原子對於氮原子之比率係藉射線光電子光譜學(XPS)加 以計算。對於樣本A、^C而言，㈣子對於氮原子之比 率係為分別係為1.06、0.99以及〇.92。 藉著將單魏.四氫⑽.氯化氫·氫m氣體供應到 這些樣本巾的化學紐沈軌切薄膜上，接著便會使石夕 鍺生長。當供應單料·四氫化鍺·氣化氫·氫氣混合氣體 時，各個矽晶圓之溫度係為45(^,j600t:。 第11圖係為-用以說明該等氮化石夕薄膜上之石夕錯生長 的差異之圖式。 在第11圖中’-水平轴線表示混合氣體之供應時間（分 鐘）’且-垂直轴線則表示♦鍺顆粒之密度（顆粒/平方微 米）。石夕鍺顆粒之密度係、直接由於掃瞒電子顯微鏡(SEM)影. 像加以計算。 結果’發關的是樣本A之料顆粒的密度增加最大， 且樣本C之矽鍺顆粒的密度增加係最小。也就是說，發現到 的是，即使混合氣體供應時間相同，具有較高岐含量之樣 本具有一較高的矽鍺顆粒密度。 與此相類似之理由係為，隨著一氮化石夕薄膜之石夕含量 增加，位於其表面上供妙鍺生長用的晶核形成地點之數量 便會增加。也就是說’藉著某些元素消除這些形成地點， 則矽鍺生長便會得到抑制。 在含有氣之氮化石夕薄膜上的石夕緒生長之差異接著係加 以檢驗。 準借樣本D、E與F供此檢驗使用…碎晶圓係用以作 1329890 為各個樣本之一基板，且一含氣之化學蒸汽沈積氮化矽薄 膜係藉由化學蒸汽沈積法預先形成於晶圓上。 二氣矽烷-氨混合氣體係作為一種用以形成各個含氣 化學蒸汽沈積氮化矽薄膜之材料。欲改變這些樣本之矽、 氮、及氟3里含亂之化學蒸汽沈積氣化石夕薄膜係以不同 的一氯矽烷流動速率對於氨流動速率之比率所形成。二氯 矽烷流動速率對於氨流動速率之比率範圍係為〇 〇5到。 在形成化學蒸汽沈積氮化石夕薄膜之同時，其壓力係低於或 等於5.7巴斯卡。當供應二氣石夕烧_氨混合氣體時，各個石夕晶 10 圓之溫度係為550到850°C。 包含於各個樣本之-化學蒸汽沈積氮化石夕薄膜中的石夕 原子對於氮原子之比率係藉由xps加以計算。 聊而言對於,原子之比率係分別為V::本:7; 以及0.79。 15 糾，各個樣本之氣含量係藉由全反射X射線螢光分析 加以計算，並獲得以下結果。 #第12圖係為-用以說明石夕原子對於氮原子之比率以及 氯含量之間的關係之圖式。 在第12圖中，-垂直轴線表示石夕原子對於氮原子之比 20率’且一水平轴線則表示各個樣本之氯含量(原子坪方董 如第U圖中所示，發現到的是，一具有較高石夕原 氮原子比率之樣本會具有—較高的氯含量 是’樣本F之氯含量係為樣本⑽氯含量之三倍。也就是至說的 28 1329890 發現到的是，當-含氯之氮化石夕薄膜係藉著使用二氯石夕炫 氨混合氣體作為-材料所形成時，其氯含量能夠藉著改變 二氯傾㈣速率對於氛流動料的比㈣設定成—預— 數值。 疋 5 絲將說明藉由將單魏·四氫化鍺-氣化氫.氫氣混合 氣體供應到樣本D、E與F上所實現的石夕鍺生長的結果。去 供應單石夕烧-四氫化鍺-氯化氫_氫氣混合氣體時，各個石夕晶 圓之溫度係為450到600。(：。 第13圖顯示SEM影像，用以說明含氣之氮化石夕薄膜上 10 的矽鍺生長之差異。 、 各個SEM影像顯示供應單㈣.四氫化鍺·氯化氯-氯氣 混合氣體經過80分鐘之案例的一樣本之表面。在各個舰 影像中’各個基板看似—白色榖粒係為一石夕錯顆粒，且一 黑色部分係為位於石夕鍺顆粒下方的一氮化石夕薄膜。 15 這些随影像顯示出生長於樣本D之氮切薄膜上的 石夕鍺顆粒之密度係為最高，生長於樣本E之氮切薄膜上的 矽鍺顆粒之密度係低於生長於樣本D之氣切薄膜上的石夕 鍺顆粒之密度，且生長於樣钟之氮化石夕薄膜上的石夕錯顆粒 之密度則為最低。 20 帛14圖係為—用以朗含氣氮切薄膜上之補生長 的差異之圖式。 在第14圖中，-水平軸線表示單碎院四氫化錯氯化氮 -氫纽合氣體之供應相（分鐘），且―垂直轴線表示生長 於3風氮化石夕薄膜上之石夕鍺顆粒的密度(顆粒/平方微米）。 29 砂鍺顆粒之密度係直接根據SEM影像加以計算。 結果，發現到的是，隨著單矽烷·四氫化鍺-氣化氫-氫 氣混合氣體之供應時間加長，各個樣本上的矽鍺顆粒密度 會增加，且隨著單矽烷-四氫化鍺·氣化氫_氫氣混合氣體之 供應時間加長，樣本D、E與F之間的矽鍺顆粒的密度便會 產生差異。 如以上所述’樣本D之氮化⑦薄膜的氣含量係為最低， 且樣本F之氮⑽薄膜軌含量係為最高。如此能夠由如 圖中所示之結果可見。 第14圖中所示之結果顯示，含氣量最高之樣本F上的石夕 鍺顆粒密度增加量係為最小。 另外’樣本F之氣含量係為樣本D的三倍。在供應單石夕 垸-四氫化鍺氣化氫·氫氣混合氣過例如叫_，樣 本F上之㈣顆粒的密度係與樣本d上之料顆粒的密度進 行比較。結果，發現到的是，儘管樣本F之氣含量僅為^本 D的三倍’樣本F上之料顆粒的密度係減少成為樣本d上 之矽鍺顆粒密度的十分之_。 也就是說，發現到的是，在一含氯之氮化石夕薄膜上的 ㈣顆粒之生長能夠顯著地得到抑制。結果，流動於例如 原/;及區域13 W及閘極丨2之間的關狀態$漏電流係得到 抑制’並且能夠建立—種適用實際大量生產之製造程序。 現在將根據本發明之-第三實施例，朗-種藉著使 用選擇性蟲晶生長法用以製造—半導體裝置之程序。在此 實施例中將會說明㈣進-步有助於Μ生長之預處理。 1329890 首先將說明預處理之基本原理。 第15圖係為一種用以藉著使用選擇性蠢晶生長製造一 半導體裝置之預處理的流程圄之範倒。首先，基板係 用以作為-第-半導體層，且一閘極係形成於該石夕^板丄 5 (步驟_。-作為側壁之絕緣層接著係形成於閑極的側面 上(步驟SH)。在此階段能夠形成絕緣層17，其係顯示於扪 圖或第2圖中’且其含有^素元素。之後，絲板中欲形 成源/汲極之位置係加以蝕刻，以便形成凹陷區域（步驟 S12)。一種用以抑制絕緣層上之磊晶生長的材料（諸如氣化 10氫-氫氣混合氣體)接著係供應到矽基板的該等凹陷區域上 以及作為侧壁的絕緣層上（步驟S13)。隨後，便供應諸如單 矽烷-四氫化鍺-氯化氫-氫氣混合氣體用以形成一第二半導 體層之氣體（步驟S14)。藉此作法，使得—作為第二半導體 層之矽鍺層選擇性地磊晶生長於該等凹陷區域中（步驟 15 S15)，並且使矽鍺層之源/汲極形成具有預定的厚度（步驟 S16)。 如以上所述，藉著將一種諸如氯化氫之用以抑制絕緣 層上的磊晶生長之材料供應到其中已經形成凹陷區域之矽 基板上以及作為側壁的絕緣層上，絕緣層之表面上的殮垂 、’Ό合係藉由氯根加以消除。結果，矽鍺在絕緣層上的生長 係得到抑制，且該矽鍺層係選擇性生長在碎基板上。 欲製造一種凸起式源/彡及MOSFET，上述步驟si2係加以 省略，且步驟S13係在步驟S11之後實行。藉此作法，使一 石 夕錯層選擇性地磊晶生長於一矽基板上。 31 1329890 在實行步驟SI3之前，一形成於凹陷之矽基板上的氧化 物薄膜能夠藉由一重量百分比為1到1 〇%的氫氟酸溶液加 以去除。 現在將具體地說明各個製造步驟。第16圖到第18圖各 5 圖係為一剖面圖，其以一種用以製造一凹陷式源/;及 MOSFET作為一範例’顯示使--石夕鍺層選擇性地蟲晶生長 於一半導體基板之凹陷區域中的步驟之一重要部分。 第16圖係為一剖面圖，該圖顯示使半導體基板產生凹 陷之步驟的一重要部分。 15 矽基板10係用以做為一半導體基板’其係為一第一半 導體層。閘極12係形成於該矽基板1〇上，並使閘極與基板 之間具有閘絕緣薄膜11。作為側壁之絕緣層17，且其包括 藉由例如化學蒸汽沈積法加以沈積之氧化係薄膜丨7 a以及 一氮化矽薄膜17e，該絕緣層係形成於閘極12之兩側上。凹 陷區域18係藉由钱刻形成於石夕基板1〇中。在此階段，位於 石夕基板10之凹區域18中的表面以及絕緣層17的表面係暴 露出來。 能夠形成含氣之氮化砂薄膜丨7 b以及氮化妙薄膜】7 c (顯不於第1圖中）或疋含氣之氮化石夕薄膜i7d(顯示於第2圖 20中），用以取代氮化矽薄骐17e。 第17圖係為一剖面圖，該圖顯示供應氯化氫-氫氣混合 氣體之步驟的一重要部分。 氣化氫-鼠氣混合氣體係供應到藉由钱刻產生凹陷的 石夕基板10之表面以及絕緣層n的表面上以便使該石夕基板 32 13.29890 10之表面以及絕緣層17的表面暴露於氣化氫。在此案例 中，氫氣係為氯化氫的承載氣體。 氣化氫-氫氣混合氣體供應到其上之石夕基板10的溫度 應設定為450到600°C。如果矽基板10之溫度係高於600X：， 5 則極少量包含於元素中的雜質之熱擴散的影響會變得相當 重大。另一方面’如果矽基板10之溫度低於450°c，氣化氫 則不會良好的分解在絕緣層17之表面上。因此，便會難以 藉由氣根消除絕緣層17之表面上的懸垂結合。氯化氫-氫氣 混合氣體係供應經過1到10分鐘。 10 第18圖係為一剖面圖’ 5玄圖顯示形成源/沒極之步驟的 一重要部分。 在矽基板10之凹陷表面以及絕緣層17的表面係以上述 方式暴露於氣化氫-氫氣混合氣體之後，諸如單石夕燒四義化 鍺-氣化氫-氫氣混合氣體之用以形成一第二半導體（石夕錯） 15層的氣體係供應到該矽基板10之表面以及絕緣層17的表面 上。 當單矽烷-四氫化鍺到達矽基板10之表面時，單碎烧_ 四氫化鍺會分解，且一矽鍺層14會以自我束制之方式磊晶 生長於該矽基板10的表面上。 20 另一方面’由於並未將電子供應到絕緣層17之表面。 因此，即使當單矽烷-四氫化鍺到達絕緣層17之表面，單矽 烷-四氫化鍺係較不易分解。氣化氫係在先前步驟中加以供 應，故暴露於絕緣層17之表面上的懸垂結合係藉由例如氣 根加以消除。因此，對於到達絕緣層17之表面的單矽烷_四 33 :化:而5 ’便非常容易以其原始狀態離開絕緣層17之表 面。也就是說，矽鍺值^ g ，、生長於矽基板10上，且矽鍺較不易 生長絕緣層17上。妗# a ° ，矽鍺在矽基板10以及絕緣層17上 開始生長之間產生—時 得間差異，且矽鍺在絕緣層17上之磊 日曰生長係得到抑制。 火°。 氮化鍺·氣化氫_氫氣混合氣體係持續供應。 田=鍺層14之厚度相—預定數值時便停止供應單石夕炫-
四氫化錯·氯化氫.氫氣混合氣體。藉此作法，㈣層Μ係形 成於矽基板10上。 欲製造一種凸起式源/及MOSFET，第16圖中使一石夕基 板10產生凹陷之步驟係加以省略。也就是說，在一問極口 之側面上形成側壁的步驟之後，使一矽鍺層14選擇性磊晶 生長於妙基板1G上。藉此作法，便能夠藉著使用選擇性蟲 晶生長法製造出該凸起式源/&M〇SFET。 藉著跟隨上述步驟，能夠使作為第二半導體層之矽鍺
層14選擇性地磊晶生長於作為第一半導體層的矽基板1〇 上。 此時矽基板10之溫度應設定為450到60〇r。如果碎基 板10之溫度係高於600°C，則極少量包含於元素中的雜質之 20熱擴散的影響會變得相當重大。另一方面，如果矽基板10 之溫度低於450°C，則單石夕烧較不易分解在石夕基板1〇之表面 上。因此，矽鍺並不會磊晶生長矽基板10上。 現在將說明藉著使一絕緣層暴露於氯化氫-氲氣混合 氣體抑制矽鍺之生長的影響。各個用以檢查此影響之樣本 34 力系化學⑨汽沈積氮切薄膜生長於—晶圓表面上 入=传。在-氮化⑦薄膜之表面係暴露於氣化氫氣氣混 二體^案射所獲得影響以及—氮切薄膜之表面並未 、路於氣化氫’氫氣混合氣體的案例t所得到的影響之間 的差異將加以說明。在此案例中，氯化氫氫氣混合氣體之 總壓力係為10巴斯卡。 準備樣本G與η。樣本G係以下述方式加以準備，在供 應單魏·四氫化鍺·氯化氫氫氣混合氣體之前，-氮切 薄膜之表面並未暴露於氣化氫氣氣混合氣體，單石夕院-四氮 化鍺氣化氫_氫氣混合氣體係供應到該氮化#薄膜上。樣本 Η係以下述方式加以準備，在供應單石浅·四氫化鍺·氣化氣 -風氣混合氣體之前，—氮化料膜之表面係暴露於氣化氮 •虱氣混合氣體，單㈣四氫化錯氯化氫·氫氣混合氣體接 著係直接供應到該氮化矽薄膜上。以樣本G與Η而言，單矽 15烷-四氫化鍺氯化氫-氫氣混合氣體係供應60分鐘。 第19圖係為樣本G之化學蒸汽沈積氮化矽薄膜的表面 之一 SEM影像。 在該SEM影像中，各個基板看似一白色榖粒者係為一 生長於氮化矽薄膜上之矽鍺顆粒，且一黑色部分係為位於 20矽鍺顆粒下方的氮化矽薄膜。各具有小於或等於60奈米之 直徑的矽鍺顆粒80係分離地生長。 第20圖係為樣本Η之化學蒸汽沈積氮化石夕薄膜的表面 之一 SEM影像。 在此SEM影像中’各具有小於或等於60奈米之直徑的 35 矽鍺顆粒係分離地生長於該氮化矽薄膜上。與第19圖中所 不之樣本G相比，樣本F之矽鍺顆粒的數量較少。 樣本Η之全反射X射線螢光分析顯示出的是一旦在氮 化石夕薄膜之表面暴露於氣化氫_氫氣混合氣體之後，氣會留 5在氮化石夕薄膜之表面上。也就是說，理解到的是，吸附到
氮化石夕薄膜之表面的氣根將會產生抑制石夕鍺在絕緣層上之 生長的效果。 S
在上述範财，當準備樣本科，氣化氫_氫氣混合氣 體之總壓力係為1G巴斯卡。然而，如果氯化氫之分壓係為】 10到700巴斯卡，氫氣的分壓係高於或等於1巴斯卡並低於 1_〇巴斯卡，且氯化氫.氫氣混合氣體的麟力係為1〇到 10,000巴斯卡’便能夠獲得抑制料生長於絕緣層上之效 果。 發現到的是，即㈣基板之表面係暴露於氯化氯氣 15體’在45__之_溫度進行_並不會導致損壞。
在石夕基板之表面暴露於氣化氫氣體之後，石夕錯蟲晶生 長於=基板上的速率在450_〇t之溫度並不會降低。具 體而-薄膜係在短短一或兩分鐘内便即形成，且在6〇 分鐘之後係形成3〇到4〇奈米的厚度。
2〇 由攻些藉著將氣化氫供應到溫度為450到600t之石夕A 板上的結果得知，其並不會抑制半導體在石夕基板上之^ 生長，並且會抑制絕緣層上的生長。 猫日日 以樣本之氮切薄膜並不含氯。然而，藉著形成含 風之亂化石夕薄膜17b以及氮化石夕薄膜％(顯示於第^圖中）或 36 1329890 者是含氣的氮化㈣膜i7d(料於第2圖中） 膜，並藉著實行上述賴理便能夠進化石夕薄 緣層上的蟲晶生長。 步抑制半導體在絕 在上述範例中，氯化氫氫氣混合氣體係作為 抑制絕緣層上之蟲晶生長的材料。然而，能夠使用=以 齒化氣之溴化氫卿)取代氯化氫。此外，氯氣(=種 ㈣能夠用以取代減氫。另外，能夠添加 ^氧 氣體之承載氣體。 ”下為此―
矽鍺或鍺（其亦為一種半導體）能夠用 10 以作為第_半導 體基板’以取代⑦基板。⑭或鍺能夠用以作為形成源 之第二半導體層，以取代矽錯。 二石夕燒以及二錯烧能夠用以作為第二半導體層之材 料’以取代單矽院與四氫化鍺。 此外，-種用於第二半導體層之材料能夠與例如二爛 烷城合而成為摻雜氣體。即使在高硼(B)濃度（大約咖
Cm-2)’併入一薄膜之蝴的電活性約^帆並能夠實現低 阻抗。在此案例中，則不需要隨後為了活化所進行的離子 植入與熱處理。 如同由以上所述可見者，在基板溫度為450到600艽之 2〇間的選擇蟲晶生長法中之選擇性係得到改進並且確保了 一種適用於實際大量生產之製造程序情況。 以根據本發明之半導體裝置，閘極係形成於半導體基 板上，並使閘極與基板之間具有閘絕緣薄膜，且具有一層 疊構造之該絕緣薄膜係形成於閘極的側壁部分上。絕緣薄 37 U29890 獏之頂層的幽素元素含量係高於層疊構造之其他層的齒素 疋素含量。半導晶生長層係形錢半導體基板上。、 此外，以根據本發明之半導體裝置，閉極係形成於 導體基板上，並使間極與基板之間具有閉絕緣薄膜，且含 有一函素元素之絕緣薄膜係形成於閘極的側 3 开緣薄膜之，素元素含量具有一恤晶生二; 形成於半導體基板上。 日糸 以根據本發明之半導體裝置的製造方法，第 膜係形成於第一半導體層上 4 ίο -絕緣薄膜上，其自素元A旦，膜絲成於該第 «元素含量，第—半導讀高於第—絕緣薄膜的 -絕緣薄膜以及部分的第二絕由:除部分的第 一種用以形成第二半導體層之#、W暴路’且藉著將 表面以及第二絕緣薄膜之表自，·供應到第-半導體層的 15 性地蟲晶生長於該第使得第二半導體層選擇 ,Μ. AL 曰的暴露表面上。 此外，以根據本發明之半 成一絕緣薄膜，該絕緣薄膜體裝置的製造方法，其形 20 面部分的i!素元素含量係高之::素’且其中-表 半導體層之表面係藉著去除，側之鹵素Μ含量，第一 並藉著將-種用以形成第二^的絕緣薄膜而加以暴露， 半導體層之暴絲面叹免㈣體層之材料供制該第一 導體層選擇性地蟲晶生長於第^的表面上，使得第二半 另外’以根據本發明之=層的暴露表面上。 以抑制第二半導體層生長 體裝置製造方法，-種用 '、、薄膜上的材料係供應到第 38 1329890 一半導體層之表面以及絕緣薄膜的表面上，並藉著將一種 用以形成第二半導體層之材料供應到該第一半導體層之表 面以及絕緣薄膜的表面上，使得第二半導體層選擇性地磊 晶生長於第一半導體層的表面上。 5 除此之外，以根據本發明之半導體裝置的製造方法， 閘極係形成於第一半導體基板上，並使閘極與該基板之間 具有閘絕緣薄膜，絕緣薄膜係形成於閘極之側壁部分上， 將一種用以抑制第二半導體層在絕緣薄膜上之生長的材料 供應到第一半導體層之表面以及絕緣薄膜的表面上，並藉 10 著將一種用以形成第二半導體層之材料供應到第一半導體 層的表面以及絕緣薄膜之表面上，使得第二半導體層選擇 性地磊晶生長於該第一半導體層上。 結果，便能夠實現一種半導體裝置，其中能夠使一半 導體以高度選擇性相對於一個作為一遮罩的絕緣薄膜磊晶 15 生長於一半導體基板上、以及一種磊晶生長法，一半導體 係藉由該方法進行選擇性磊晶生長。 以上所述僅視為本發明之原理。此外，由於對於熟諳 此技藝之人士而言能夠立即進行各種修正與改變，故本說 明並非將本發明限定於顯示與說明的確切構造與應用，且 20 因此所有適當的修正與相等物係視為屬於本發明於所附申 請專利範圍及其同等物的範疇。 【圖式簡單說明3 第1圖係為一剖面圖，該圖顯示一種用於選擇性磊晶生 長之半導體裝置的一個重要部分(部分1); 39 1329890 第2圖係為—剖面圖，該圖顯示一種用於選擇性磊晶生 長之半導體裝置的-個重要部分(部分2); 第3圖係為一藉著使用磊晶生長製造一半 流程圖的範例； " 5 第4圖係為一剖面圖，該圖顯示形成閘極之步驟的重要 部分；· 第5圖係為—剖面圖，該圖顯示形成絕緣層之步驟的一 重要部分(部分1); 第6圖係為一剖面圖，該圖顯示形成側壁之步驟的一重 10 要部分(部分1); 第7圖係為一刮面圖，該圖顯示使半導體基板產生凹陷 之步驟的一重要部分(部分1); 第8圖係為一剖面圖，該圖顯示形成源/沒極之步驟的 一重要部分(部分1); 15 第9圖係為一剖面圖，該圖顯示形成絕緣層之步驟的一 重要部分(部分2); 第1〇圖係為一剖面圖，該圖顯示形成侧壁之步驟的一 重要部分(部分2); 第11圖係為一用以說明矽鍺氮化矽薄膜上之生長的差 20異之圖式； 第12圖係為一用以說明矽原子對於氮原子之比率以及 氯含量之間的關係之圖式； 第13圖顯示SEM影像’用以說明矽鍺在含氯氮化矽薄 膜上之生長的差異； 40 13.29890 第14圖係為一用以說明矽鍺在含氯氮化矽薄膜上之生 長的差異之圖式； 第15圖係為一藉著使用選擇性磊晶生長用以製造一半 導體裝置的預處理之一流程圖的範例； 5 第16圖係為一剖面圖，該圖顯示凹陷半導體基板之步 驟的一重要部分(部分2); 第17圖係為一剖面圖，該圖顯示供應氣化氫-氫氣混合 氣體之步驟的一重要部分； 第18圖係為一剖面圖，該圖顯示形成源/沒極之步驟的 10 一重要部分(部分2); 第19圖係為樣本G之一化學蒸汽沈積氮化矽薄膜的表 面之一SEM影像； 第20圖係為樣本Η之一化學蒸汽沈積氮化矽薄膜的表 面之一 SEM影像； 15 第21圖係為一剖面圖，該圖顯示一凸起式源/汲 MOSFET之一重要部分，其中係產生選擇性衰減。 【主要元件符號說明】 10...碎基板 17...絕緣層 11...閘絕緣薄膜 17a...氧化矽薄膜 12…閘極 17b...氮化矽薄膜 13...源/汲區域 17c...氮化石夕薄膜 14...矽鍺層 17d...氮化矽薄膜 15...絕緣區域 17e...氮化矽薄膜 16... η型井區域 18...凹陷區域 41 13.29890 100…半導體裝置 200…半導體裝置 300.. .基板 300 310.. .源極/汲極 320.. .側壁 330.. .矽鍺層 340.. .閘極
42

Claims (1)

1329890 十、申請專利範圍： 1. 一種半導體裝置，其包含： 一閘極，其形成於一半導體基板上，且閘極與基板 之間具有一閘絕緣薄膜； 5 —絕緣薄膜，其形成於該閘極的側壁部分上，並具 有一層疊構造；及 一半導體磊晶生長層，其形成於該半導體基板上， 其中該絕緣薄膜之一頂層中的鹵素元素含量係高 於該層疊構造之其他層中的鹵素元素含量。 10 2.如申請專利範圍第1項之半導體裝置，其中該鹵素元素 係為氯與溴其中一者。 3. 如申請專利範圍第1項之半導體裝置，其中該絕緣薄膜 係為一氮化矽薄膜。 4. 如申請專利範圍第1項之半導體裝置，其中一種用於半 15 導體基板之材料係為矽氧烷、含鍺之矽氧烷、以及鍺其 中一者。 5. —種半導體裝置，其包含： 一閘極，其形成於一半導體基板上，且閘極與基板 之間具有一閘絕緣薄膜； 20 一絕緣薄膜，其形成於該閘極的側壁部分上，並含 有一鹵素元素；及 一半導體蟲晶生長層’其形成於該半導體基板上> 其中該絕緣薄膜中之齒素元素的含量具有一坡度。 6. 如申請專利範圍第5項之半導體裝置，其中該齒素元素 43 係為氮與〉臭其中一者。 7·如申請專利範圍第5項之半導體裝置，其中該絕緣薄膜 係為一氮化矽薄膜。 8. 如申請專利範圍第5項之半導體裝置，其中一種用於半 導體基板之材料係為石夕氧烧、含鍺之石夕氧烧、以及錯其 中一者。 9. —種用以製造一半導體裝置之方法，該方法包含之步驟 在一第一半導體層上形成一第一絕緣薄膜； 在該第一絕緣薄膜上形成一第二絕緣薄膜，其中一 鹵素元素之含量係高於該第一絕緣薄膜中的齒素元素 之含量； 藉著去除部分的第一絕緣薄膜以及部分的第二絕 緣薄膜’暴露出該第一半導體層之一表面；及 藉著將-種用以形成第二半導體層之材料供應到 第-半導體層的表面以及第二絕緣薄狀表面上，使得 第-半導體層選擇性地蟲晶生長於該第一半導體層 的暴露表面上。 其_該齒素元素係為氯 10.如申請專利範圍第9項之方法 或溴其中一者。 U·如申請專利範圍第9項之方法，其中該第-絕緣薄膜以 及第二絕緣薄膜係為氮化矽薄膜。 12. 一㈣_造—半物裝置之方法，财奸含之步驟 13.29890 在一第一半導體層上形成含有一齒素元素之一絕 緣薄膜； 藉著去除部分的絕緣薄膜，暴露出第一半導體層之 一表面； 藉著將一種用以形成第二半導體層之材料供應到 第一半導體層的表面以及絕緣薄膜之表面上，使得一第 二半導體層選擇性地磊晶生長於該第一半導體層的一 暴露表面上； 其中在形成含有鹵素元素之絕緣薄膜的步驟中，使 传位於絕緣薄膜之一表面部分中鹵素元素的含量高於 該絕緣薄膜内側中的ii素元素之含量。 13. 如申請專利範圍第12項之方法，其中該較元素係為氣 與溴其中一者。 14. 如申請專利範圍第12項之方法，其中該絕緣薄膜係為一 氮化矽薄膜。 15. —種用以製造一半導體裝置之方法，該方法包含之步驟 為- 將一種用以抑制半導體層生長於一絕緣薄膜上的 材料供應到一第一半導體層之一表面以及絕緣薄膜的 一表面上；及 藉著將一種用以形成第二半導體層之材料供應到 第一半導體層之表面以及絕緣薄膜的表面上，使得第二 半導體層選擇性地磊晶生長於該第一半導體層上。 仏如申請專利範圍第15項之方法，其令該用以抑制第二半 45 1329890 導體層生長之材料係為含有一鹵素元素的氣體。 17. 如申請專利範圍第15項之方法，其中該在供應用以抑制 第二半導體層生長的步驟中： 使用一含有一鹵素元素之氣體作為用以抑制第二 5 半導體層生長的材料； 含有鹵素元素之該氣體係與承載氣體一起供應；及 當供應含有鹵素元素之氣體時，大氣中之壓力係為 10到10,000巴斯卡之間。 18. 如申請專利範圍第15項之方法，其中當供應用以抑制第 10 二半導體層生長之材料時，該第一半導體層的溫度係為 450到600°C之間。 19. 如申請專利範圍第15項之方法，其中當使得第二半導體 層磊晶生長於第一半導體層上時，基板溫度係為450到 600°C之間。 15 20.如申請專利範圍第15項之方法，其中在供應用以抑制第 二半導體層生長的步驟中： 使用含有一鹵素元素之氣體作為用以抑制第二半 導體層生長的材料； 含有蟲素元素之該氣體係與承載氣體一起供應； 20 當供應含有鹵素元素之氣體時，大氣中之壓力係為 10到10,000巴斯卡之間；及 含有鹵素元素之氣體的分壓係為1到700巴斯卡之 間。 21.如申請專利範圍第15項之方法，其中在供應用以抑制第 46 1329890 二半導體層生長之材料的步驟中： 使用含有一鹵素元素之氣體作為用以抑制第二半 導體層生長的材料； 含有鹵素元素之該氣體係與承載氣體一起供應； 5 當供應含有鹵素元素之氣體時，大氣中之壓力係為 10到10,000巴斯卡之間；及 承載氣體之分壓係高於或等於1巴斯卡，並且低於 10,000巴斯卡。 22. —種用以製造一半導體裝置之方法，該方法包含之步驟 10 為： 在一第一半導體層上形成一閘極，並使該閘極與半 導體層之間具有一閘絕緣薄膜； 在該閘極之側壁部分上形成一絕緣薄膜； 將一種用以抑制一第二半導體層在絕緣薄膜上生 15 長之材料供應到該第一半導體層的一表面以及絕緣薄 膜之一表面上；及 藉著將一種用以形成第二半導體層之材料供應到 第一半導體層的表面以及絕緣薄膜之表面上，使得第二 半導體層選擇性地磊晶生長於該第一半導體層上。 20 23.如申請專利範圍第22項之方法，其中該用以抑制第二半 導體層生長之材料係為含有一鹵素元素的氣體。 47
TW096106737A 2006-02-27 2007-02-27 Semiconductor device and method for fabricating the same TWI329890B (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2006051106 2006-02-27
JP2006229917A JP5145672B2 (ja) 2006-02-27 2006-08-25 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
TW200739684A TW200739684A (en) 2007-10-16
TWI329890B true TWI329890B (en) 2010-09-01

Family

ID=38443172

Family Applications (1)

Application Number Title Priority Date Filing Date
TW096106737A TWI329890B (en) 2006-02-27 2007-02-27 Semiconductor device and method for fabricating the same

Country Status (4)

Country Link
US (3) US7446394B2 (zh)
JP (1) JP5145672B2 (zh)
KR (1) KR100852585B1 (zh)
TW (1) TWI329890B (zh)

Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100942952B1 (ko) * 2007-03-26 2010-02-22 주식회사 하이닉스반도체 반도체 소자의 제조방법
US8047442B2 (en) * 2007-12-03 2011-11-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5387147B2 (ja) * 2009-06-03 2014-01-15 日本電気株式会社 病理画像診断システム、病理画像処理方法、病理画像診断プログラム
US7994062B2 (en) * 2009-10-30 2011-08-09 Sachem, Inc. Selective silicon etch process
KR101776926B1 (ko) 2010-09-07 2017-09-08 삼성전자주식회사 반도체 소자 및 그 제조 방법
US8466502B2 (en) 2011-03-24 2013-06-18 United Microelectronics Corp. Metal-gate CMOS device
US8445363B2 (en) 2011-04-21 2013-05-21 United Microelectronics Corp. Method of fabricating an epitaxial layer
US8324059B2 (en) 2011-04-25 2012-12-04 United Microelectronics Corp. Method of fabricating a semiconductor structure
US8426284B2 (en) 2011-05-11 2013-04-23 United Microelectronics Corp. Manufacturing method for semiconductor structure
US8481391B2 (en) 2011-05-18 2013-07-09 United Microelectronics Corp. Process for manufacturing stress-providing structure and semiconductor device with such stress-providing structure
US8431460B2 (en) 2011-05-27 2013-04-30 United Microelectronics Corp. Method for fabricating semiconductor device
CN102856199A (zh) * 2011-06-28 2013-01-02 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
US8716750B2 (en) 2011-07-25 2014-05-06 United Microelectronics Corp. Semiconductor device having epitaxial structures
US8575043B2 (en) 2011-07-26 2013-11-05 United Microelectronics Corp. Semiconductor device and manufacturing method thereof
US8647941B2 (en) 2011-08-17 2014-02-11 United Microelectronics Corp. Method of forming semiconductor device
US8674433B2 (en) 2011-08-24 2014-03-18 United Microelectronics Corp. Semiconductor process
US8476169B2 (en) 2011-10-17 2013-07-02 United Microelectronics Corp. Method of making strained silicon channel semiconductor structure
JP6045285B2 (ja) * 2011-10-24 2016-12-14 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8691659B2 (en) 2011-10-26 2014-04-08 United Microelectronics Corp. Method for forming void-free dielectric layer
US8754448B2 (en) 2011-11-01 2014-06-17 United Microelectronics Corp. Semiconductor device having epitaxial layer
US8647953B2 (en) 2011-11-17 2014-02-11 United Microelectronics Corp. Method for fabricating first and second epitaxial cap layers
US8709930B2 (en) 2011-11-25 2014-04-29 United Microelectronics Corp. Semiconductor process
US9136348B2 (en) 2012-03-12 2015-09-15 United Microelectronics Corp. Semiconductor structure and fabrication method thereof
US9202914B2 (en) 2012-03-14 2015-12-01 United Microelectronics Corporation Semiconductor device and method for fabricating the same
US8664069B2 (en) 2012-04-05 2014-03-04 United Microelectronics Corp. Semiconductor structure and process thereof
CN103377924B (zh) * 2012-04-12 2016-01-20 中国科学院微电子研究所 一种半导体结构及其制造方法
US8866230B2 (en) 2012-04-26 2014-10-21 United Microelectronics Corp. Semiconductor devices
US8835243B2 (en) 2012-05-04 2014-09-16 United Microelectronics Corp. Semiconductor process
CN103426907B (zh) * 2012-05-23 2016-09-21 中国科学院微电子研究所 半导体器件及其制造方法
US8951876B2 (en) 2012-06-20 2015-02-10 United Microelectronics Corp. Semiconductor device and manufacturing method thereof
US8796695B2 (en) 2012-06-22 2014-08-05 United Microelectronics Corp. Multi-gate field-effect transistor and process thereof
US8710632B2 (en) 2012-09-07 2014-04-29 United Microelectronics Corp. Compound semiconductor epitaxial structure and method for fabricating the same
CN103779218B (zh) * 2012-10-23 2017-10-31 中芯国际集成电路制造(上海)有限公司 半导体器件及其制造方法
US9117925B2 (en) 2013-01-31 2015-08-25 United Microelectronics Corp. Epitaxial process
US8753902B1 (en) 2013-03-13 2014-06-17 United Microelectronics Corp. Method of controlling etching process for forming epitaxial structure
US9034705B2 (en) 2013-03-26 2015-05-19 United Microelectronics Corp. Method of forming semiconductor device
US9064893B2 (en) 2013-05-13 2015-06-23 United Microelectronics Corp. Gradient dopant of strained substrate manufacturing method of semiconductor device
US9076652B2 (en) 2013-05-27 2015-07-07 United Microelectronics Corp. Semiconductor process for modifying shape of recess
US8853060B1 (en) 2013-05-27 2014-10-07 United Microelectronics Corp. Epitaxial process
KR102050779B1 (ko) 2013-06-13 2019-12-02 삼성전자 주식회사 반도체 소자 및 이의 제조 방법
US8765546B1 (en) 2013-06-24 2014-07-01 United Microelectronics Corp. Method for fabricating fin-shaped field-effect transistor
US8895396B1 (en) 2013-07-11 2014-11-25 United Microelectronics Corp. Epitaxial Process of forming stress inducing epitaxial layers in source and drain regions of PMOS and NMOS structures
US8981487B2 (en) 2013-07-31 2015-03-17 United Microelectronics Corp. Fin-shaped field-effect transistor (FinFET)
CN104779286B (zh) * 2014-01-10 2018-03-06 中芯国际集成电路制造(上海)有限公司 一种nmosfet器件及其制备方法
US9577070B2 (en) 2014-11-26 2017-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Gate spacers and methods of forming
KR102446671B1 (ko) * 2016-01-08 2022-09-23 삼성전자주식회사 비대칭 활성 영역을 포함하는 반도체 소자 및 그의 형성 방법
CN107403835B (zh) * 2016-05-19 2021-12-14 联芯集成电路制造(厦门)有限公司 半导体装置及其制作工艺
JP2019029448A (ja) * 2017-07-27 2019-02-21 キヤノン株式会社 撮像装置、カメラおよび撮像装置の製造方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04338634A (ja) * 1991-05-16 1992-11-25 Hitachi Ltd 半導体装置及びその製造方法
JP3761918B2 (ja) * 1994-09-13 2006-03-29 株式会社東芝 半導体装置の製造方法
JP2861869B2 (ja) 1994-10-12 1999-02-24 日本電気株式会社 半導体装置の製造方法
US7105411B1 (en) * 1997-12-18 2006-09-12 Micron Technology, Inc. Methods of forming a transistor gate
JP4166885B2 (ja) * 1998-05-18 2008-10-15 富士通株式会社 光半導体装置およびその製造方法
JP4021593B2 (ja) * 1998-09-25 2007-12-12 株式会社東芝 半導体装置およびその製造方法
JP2000164857A (ja) * 1998-11-24 2000-06-16 Mitsubishi Electric Corp 半導体装置の製造方法
JP2001250944A (ja) * 2000-03-07 2001-09-14 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2003204063A (ja) * 2002-01-10 2003-07-18 Toshiba Corp 半導体装置及びその製造方法
KR20040002215A (ko) * 2002-06-29 2004-01-07 주식회사 하이닉스반도체 트랜지스터의 제조 방법
KR100517555B1 (ko) * 2003-01-02 2005-09-28 삼성전자주식회사 살리사이드층을 포함하는 반도체 소자 및 그 제조방법
US6838396B2 (en) * 2003-03-28 2005-01-04 International Business Machines Corporation Bilayer ultra-thin gate dielectric and process for semiconductor metal contamination reduction
JP2004363199A (ja) 2003-06-02 2004-12-24 Sumitomo Mitsubishi Silicon Corp 半導体基板の製造方法
US7067434B2 (en) * 2003-12-22 2006-06-27 Texas Instruments Incorporated Hydrogen free integration of high-k gate dielectrics
JP4375619B2 (ja) * 2004-05-26 2009-12-02 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法
US7361563B2 (en) * 2004-06-17 2008-04-22 Samsung Electronics Co., Ltd. Methods of fabricating a semiconductor device using a selective epitaxial growth technique
KR100642747B1 (ko) 2004-06-22 2006-11-10 삼성전자주식회사 Ｃｍｏｓ 트랜지스터의 제조방법 및 그에 의해 제조된ｃｍｏｓ 트랜지스터
KR100559115B1 (ko) * 2004-07-15 2006-03-10 재단법인서울대학교산학협력재단 전계 효과 트랜지스터의 제조방법
JP4669679B2 (ja) * 2004-07-29 2011-04-13 東京エレクトロン株式会社 窒化珪素膜の製造方法及び半導体装置の製造方法
US7547605B2 (en) 2004-11-22 2009-06-16 Taiwan Semiconductor Manufacturing Company Microelectronic device and a method for its manufacture
JP4781115B2 (ja) * 2005-02-23 2011-09-28 三洋電機株式会社 固体電解コンデンサ及びその製造方法
US7816217B2 (en) 2005-12-22 2010-10-19 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-step epitaxial process for depositing Si/SiGe
US7579248B2 (en) 2006-02-13 2009-08-25 Taiwan Semiconductor Manufacturing Company, Ltd. Resolving pattern-loading issues of SiGe stressor

Also Published As

Publication number Publication date
US8497191B2 (en) 2013-07-30
US20090117715A1 (en) 2009-05-07
TW200739684A (en) 2007-10-16
US20090045471A1 (en) 2009-02-19
US7679147B2 (en) 2010-03-16
US7446394B2 (en) 2008-11-04
KR100852585B1 (ko) 2008-08-14
JP2007258665A (ja) 2007-10-04
US20070200203A1 (en) 2007-08-30
JP5145672B2 (ja) 2013-02-20
KR20070089073A (ko) 2007-08-30

Similar Documents

Publication Publication Date Title
TWI329890B (en) Semiconductor device and method for fabricating the same
CN100442464C (zh) 半导体器件制造方法
TWI276160B (en) Nitridated gate dielectric layer
TWI331781B (en) Semiconductor fabrication method, method of forming a strained semiconductor structure
TWI230434B (en) A method for making a semiconductor device having a high-k gate dielectric
TWI242262B (en) Integrating n-type and p-type metal gate transistors
TWI442448B (zh) 使用選擇性沉積製程製備ｍｏｓｆｅｔ元件的方法
TWI327749B (en) Use of cl2 and/or hcl during silicon epitaxial film formation
TWI251291B (en) Methods for fabricating semiconductor devices
TW200834675A (en) Formation of epitaxial layers containing silicon and carbon
TWI233165B (en) Semiconductor device fabrication method
TWI313511B (en) Method of fabricating strained si soi wafers
TW200939306A (en) Phosphorus containing Si epitaxial layers in n-type source/drain junctions
TWI308393B (en) Split poly-sige/poly-si alloy gate stack
TW200845388A (en) Structure and method for mobility enhanced MOSFETs with unalloyed silicide
JP4146859B2 (ja) 半導体装置の製造方法
TWI387010B (zh) 用於製造電晶體之方法
TW200824045A (en) Method for fabricating semiconductor device
TW200808995A (en) Methods and systems for selectively depositing Si-containing films using chloropolysilanes
TW200910526A (en) Method of manufacturing semiconductor device
TWI345272B (en) A method of forming a semiconductor structure
TW200539323A (en) Polycrystalline SiGe junctions for advanced devices
TW200414374A (en) Drain/source extension structure of a field effect transistor including doped high-k sidewall spacers
US7192856B2 (en) Forming dual metal complementary metal oxide semiconductor integrated circuits
TW200529381A (en) Method for manufacturing flash memory device