KR20220121390A - 알에프 스위치 소자 및 제조방법 - Google Patents

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김상길
박태륭
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김경록
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Abstract

본 발명은 알에프 스위치 소자(1) 및 제조방법에 관한 것으로, 더욱 상세하게는 고저항 기판(101)의 일 측 표면 내에 트랩(Trap) 영역을 형성함으로써 기판 표면 측에 발생하는 캐리어를 트랩시켜 RF 특성을 향상시키도록 하는 알에프 스위치 소자(1) 및 제조방법에 관한 것이다.

Description

알에프 스위치 소자 및 제조방법{RF SWITCH DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 알에프 스위치 소자(1) 및 제조방법에 관한 것으로, 더욱 상세하게는 고저항 기판(101)의 일 측 표면 내에 트랩(Trap) 영역을 형성함으로써 기판 표면 측에 발생하는 캐리어를 트랩시켜 RF 특성을 향상시키도록 하는 알에프 스위치 소자(1) 및 제조방법에 관한 것이다.
일반적으로, 모바일 폰, 스마트 폰, 노트북, 태블릿 PC, PDA, 모바일 게임 기기, 멀티 미디어 기기 등과 같은 무선 통신 기기들에서 사용되는 알에프 프론트 엔드 모듈(Radio Frequency Front-End Module; RF FEM)은 알에프 능동 소자, 알에프 수동 소자, 알에프 스위치 소자 및 제어 소자를 포함할 수 있다.
도 1은 종래의 알에프 스위치 소자의 참고도이고; 도 2는 일반적인 SOI wafer, 고저항 기판을 사용한 SOI wafer 및 고저항 기판 상에 트랩층이 형성된 SOI wafer의 HD2 특성을 비교하는 그래프이다.
이하에서는 첨부된 도면들을 참고하여 종래의 고저항 기판 상의 알에프 스위치 소자(9)의 구조 및 그에 대한 문제점에 대하여 상세히 설명하도록 한다.
도 1을 참고하여 종래의 소자(9)를 설명하면, 고저항 기판(910; HRS) 상에 BOX층(930; Buried OXide)이, 그리고 상기 BOX층(930) 상에 실리콘막(950; Top Si)이 순차적으로 적층되도록 형성된다. 이 때, 실리콘막(950)은 BOX층(930)에 의하여 고저항 기판(910)과 물리적으로 분리되어 있으나, 상기 고저항 기판(910)과 실리콘막(950) 사이에 형성되는 기생 커패시턴스에 의하여 무선주파수 커플링이 발생하여 BOX층(930)과 대면하는 측 고저항 기판(910)의 표면에 캐리어가 형성될 수 있다. 이에 의하여 고저항 기판(910)의 표면 저항이 낮아지며 이를 PSC(Parasitic Surface Conduction)이라 한다. 이러한 PSC 현상에 의하여, 인접한 메탈배선 간 크로스토크가 발생할 수 있다. 또한, 입력되는 무선주파수 신호에 따라 고저항 기판(910)의 저항 수준이 상이해지며, 즉 선형성이 열화될 수 있다.
이와 같은 문제점을 해결하고자, 현재 BOX층(930)과 고저항 기판(910) 사이에 트랩층(970)을 형성하여 고저항 기판(910) 표면 측에 발생한 캐리어를 트랩시킴으로써 PSC 현상을 제거하는 구조를 활용하고 있다. 이를 통하여, 종래 구조 대비 개선된 RF 특성을 얻을 수 있다.
도 2를 참고하면, A는 기판 저항이 10 ohm.com인 일반적인 SOI Wafer의 HD2(2nd Harmonic Distortion) 특성이며, B는 기판 저항이 1,000 ohm.com인 고저항 기판을 활용한 SOI Wafer의 HD2 특성이고, C는 고저항 기판 상에 트랩층(970)이 형성된 SOI Wafer의 HD2 특성을 나타낸다. 입력 전원 15dBm을 기준으로 할 때, 고저항 기판(910) 활용 시 일반적인 SOI Wafer 대비 HD2 특성이 약 30dB 개선되는 것을, 트랩층(970) 활용 시 추가적으로 약 40dB 정도 개선되는 것을 알 수 있다.
다만, 이와 같이 BOX층(930)과 고저항 기판(910) 사이에 트랩층(970)을 형성하는 것은 복잡한 공정을 요구하며, 제작비용이 높아 경제성이 저하되는 문제점이 있다.
국내공개특허 제10-2019-0127389호 '반도체 소자 및 그 제조 방법'
앞서 본 종래 기술의 문제점을 해결하기 위하여 안출된 것으로,
본 발명은 고저항 기판 표면 측에 트랩층을 형성함으로써 기판 표면 측에 발생하는 캐리어를 트랩시켜 PSC 현상을 개선하도록 하는 알에프 스위치 소자 및 제조방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 종래와 같이 BOX층과 고저항 기판 사이에 트랩층을 형성하지 않고, 고저항 기판 내에 직접 트랩층을 형성함으로써 그 제작과정이 간소화되어 경제성이 도모되도록 하는 알에프 스위치 소자 및 제조방법을 제공하는데 그 목적이 있다.
본 발명은 앞서 상술한 목적을 달성하기 위하여 다음과 같은 구성을 가진 실시예에 의하여 구현될 수 있다.
본 발명의 일 실시예에 의하면, 본 발명에 따른 알에프 스위치 소자는 액티브 소자가 어레이되고 웰 영역이 형성되는 웰 형성영역과, 주변영역;을 가지는 고저항 기판; 상기 웰 형성영역에서 상기 고저항 기판 상의 게이트 전극; 상기 웰 형성영역에서 상기 고저항 기판 내 측의 소스 영역 및 드레인 영역; 상기 주변 영역의 경계와 인접한 측 웰 형성영역 내에서 상기 고저항 기판 표면 측의 아이솔레이션막; 및 상기 주변 영역에서 상기 고저항 기판의 표면에 또는 상기 기판 표면과 인접한 측의 트랩층;을 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 의하면, 본 발명에 따른 알에프 스위치 소자의 상기 트랩층은 상기 웰 형성영역에 미형성되며, 4족 또는 8족 원소 불순물 도핑 영역인 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 알에프 스위치 소자의 상기 아이솔레이션막은 상기 주변 영역에서 상기 고저항 기판 표면 측에도 형성되며, 상기 트랩층은 상기 주변 영역에서 상기 아이솔레이션막 하측에 있는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 알에프 스위치 소자의 상기 아이솔레이션막은 상기 주변 영역에 미형성되며, 상기 웰 형성영역과 주변 영역의 경계에는 단차부가 있는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 알에프 스위치 소자는 액티브 소자가 어레이되고 웰 영역이 형성되는 웰 형성영역과, 주변영역;을 가지는 고저항 기판; 상기 웰 형성영역에서 상기 고저항 기판 상의 게이트 전극; 상기 웰 형성영역에서 상기 고저항 기판 내 측의 소스 영역 및 드레인 영역; 상기 고저항 기판 표면 측의 아이솔레이션막; 상기 주변 영역에서 상기 고저항 기판 상의 금속 배선; 및 상기 주변 영역에서 상기 고저항 기판의 표면에 또는 상기 기판 표면과 인접한 측의 트랩층;을 포함하며, 상기 주변영역은 상기 고저항 기판 상의 금속배선과 상하 방향 오버랩되는 제1 영역; 및 그 외 영역인 제2 영역;을 가지는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 알에프 스위치 소자의상기 아이솔레이션막은 상기 제1 영역에서 상기 금속 배선과 상하 방향을 따라 적어도 부분적으로 오버랩 되는 측의 고저항 기판 표면에 미형성되며, 상기 트랩층은 상기 제1 영역에서 상기 아이솔레이션막 미형성 측에 있는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 알에프 스위치 소자의 상기 트랩층은 그 폭 크기가 상측의 금속 배선의 폭 크기와 실질적으로 동일 크기인 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 알에프 스위치 소자의상기 아이솔레이션막은 제1 영역의 제1 아이솔레이션막; 및 제2 영역의 제2 아이솔레이션막;을 포함하고, 상기 제1 아이솔레이션막은 제1 영역에서 폭 방향을 따라 상기 트랩층과 교번하게 배열되도록 구성되는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 알에프 스위치 소자의상기 제1 아이솔레이션막은 격자 형태, 스트라이프 형태 또는 아일랜드 형태인 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 알에프 스위치 소자는 액티브 소자가 어레이되고 웰 영역이 형성되는 웰 형성영역; 및 금속배선과 상하 방향 오버랩되는 제1 영역 및 그 외 영역인 제2 영역을 포함하는 주변영역;을 가지는 고저항 기판; 상기 웰 형성영역에서 상기 고저항 기판 상의 게이트 전극; 상기 웰 형성영역에서 상기 고저항 기판 내 측의 소스 영역 및 드레인 영역; 상기 웰 형성영역과 주변영역의 경계에 그리고 제2 영역에서 고저항 기판 표면 측의 아이솔레이션막; 상기 주변 영역에서 상기 고저항 기판 상의 금속 배선; 및 상기 금속 배선 하측 고저항 기판 표면 내 트랩층;을 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 알에프 스위치 소자의상기 아이솔레이션막은 상기 개별 제2 영역에서 폭 방향을 따라 서로 이격되게 다수 형성되도록 구성되며, 상기 트랩층은 상기 제2 영역에서 아이솔레이션막의 이격 공간 내에도 구성되는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 알에프 스위치 소자의상기 제2 영역 측 아이솔레이션막은 격자 형태, 스트라이프 형태 또는 아일랜드 형태인 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 알에프 스위치 소자의 상기 아이솔레이션막은 상기 제1 영역과 제2 영역에서 폭 방향을 따라 서로 이격되도록 다수 형성되는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 알에프 스위치 소자의상기 아이솔레이션막은 상기 제1 영역과 제2 영역을 걸쳐 실질적으로 동일 형태인 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 알에프 스위치 소자의상기 트랩층은 상기 제1 영역과 제2 영역을 걸쳐 상기 아이솔레이션막의 이격 공간 측 고저항 기판 표면 내에 형성되는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 알에프 스위치 소자의상기 트랩층은 아르곤 또는 게르마늄 불순물 도핑 영역인 것을 특징으로 한다.
본 발명의 일 실시예에 의하면, 본 발명에 따른 알에프 스위치 소자 제조방법은 웰 형성영역의 경계 그리고 금속 배선이 미형성되는 측과 상하 방향으로 오버랩되는 고저항 기판 표면 부위에 아이솔레이션막을 형성하는 단계; 웰 형성영역에 액티브 소자와 웰 영역을 형성하는 단계; 및 상기 금속 배선이 형성되는 측과 상하 방향으로 적어도 부분적으로 오버랩되는 고저항 기판 표면 부위에 제1 트랩영역을 형성하는 단계;를 포함하고, 상기 금속 배선이 미형성되는 측 아이솔레이션막은 인접한 제1 트랩영역들 사이에서 폭 방향을 따라 이격되도록 다수 형성되는 것을 특징으로 한다.
본 발명의 다른 실시예에 의하면, 본 발명에 따른 알에프 스위치 소자 제조방법은 상기 제1 트랩영역들 사이의 다수의 아이솔레이션막들의 이격 공간 내에 제2 트랩영역을 형성하는 단계;를 추가로 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 알에프 스위치 소자의상기 제1 트랩영역과 제2 트랩영역은 4족 또는 8족 원소 불순물 이온주입공정을 통하여 형성되는 것을 특징으로 한다.
본 발명은 앞서 본 구성에 의하여 다음과 같은 효과를 가진다.
본 발명은 고저항 기판 표면 측에 트랩층을 형성함으로써 기판 표면 측에 발생하는 캐리어를 트랩시켜 PSC 현상을 개선하도록 하는 효과가 있다.
또한, 본 발명은 종래와 같이 BOX층과 고저항 기판 사이에 트랩층을 형성하지 않고, 고저항 기판 내에 직접 트랩층을 형성함으로써 그 제작과정이 간소화되어 경제성이 도모되도록 하는 효과를 가진다.
한편, 여기에서 명시적으로 언급되지 않은 효과라 하더라도, 본 발명의 기술적 특징에 의해 기대되는 이하의 명세서에서 기재된 효과 및 그 잠정적인 효과는 본 발명의 명세서에 기재된 것과 같이 취급됨을 첨언한다.
도 1은 종래의 알에프 스위치 소자의 참고도이고;
도 2는 일반적인 SOI wafer, 고저항 기판을 사용한 SOI wafer 및 고저항 기판 상에 트랩층이 형성된 SOI wafer의 HD2 특성을 비교하는 그래프이고;
도 3은 본 발명의 제1 실시예에 따른 알에프 스위치 소자에 대한 단면도이고;
도 4 및 도 5는 본 발명의 제1 실시예에 따른 알에프 스위치 소자 제조방법에 대한 단면도이고;
도 6은 본 발명의 제2 실시예에 따른 알에프 스위치 소자에 대한 단면도이고;
도 7 내지 도 9는 본 발명의 제2 실시예에 따른 알에프 스위치 소자 제조방법에 대한 단면도이고;
도 10은 본 발명의 제3 실시예에 따른 알에프 스위치 소자에 대한 단면도이고;
도 11은 도 10에 따른 알에프 스위치 소자에서 금속 배선과 트랩층의 크기를 보여주는 개략적인 평면도이고;
도 12 내지 15는 본 발명의 제3 실시예에 따른 알에프 스위치 소자 제조방법에 대한 단면도이고;
도 16은 본 발명의 제4 실시예에 따른 알에프 스위치 소자에 대한 단면도이고;
도 17은 도 16에 따른 알에프 스위치 소자에서 제1 아이솔레이션막의 형태를 보여주는 개략적인 평면도이고;
도 18 내지 도 21은 본 발명의 제4 실시예에 따른 알에프 스위치 소자 제조방법에 대한 단면도이고;
도 22는 본 발명의 제5 실시예에 따른 알에프 스위치 소자에 대한 단면도이고;
도 23 내지 도 26은 본 발명의 제5 실시예에 따른 알에프 스위치 소자 제조방법에 대한 단면도이고;
도 27은 본 발명의 제6 실시예에 따른 알에프 스위치 소자에 대한 단면도이고;
도 28 내지 도 31은 본 발명의 제 6 실시예에 따른 알에프 스위치 소자 제조방법에 대한 단면도이다.
이하, 본 발명의 실시예를 첨부된 도면들을 참조하여 더욱 상세하게 설명한다. 본 발명의 실시예는 다양한 형태로 변형할 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것으로 해석되어서는 안 되며 청구범위에 기재된 사항을 기준으로 해석되어야 한다. 또한, 본 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 참고적으로 제공되는 것일 뿐이다.
본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및 /또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
이하에서는, 일 구성요소(또는 층)가 타 구성요소(또는 층) 상에 배치되는 것으로 설명되는 경우, 일 구성요소가 타 구성요소 위에 직접적으로 배치되는 것일 수도, 또는 해당 구성요소들 사이에 다른 구성 요소(들) 또는 층(들)이 사이에 위치할 수도 있음에 유의하여야 한다. 또한, 일 구성요소가 타 구성요소 상 또는 위에 직접적으로 배치되는 것으로 표현되는 경우, 해당 구성요소들 사이에 타 구성 요소(들)이 위치하지 않는다. 또한, 일 구성요소의 '상', '상부', '하부', '상측', '하측' 또는 '일 측', '측면'에 위치한다는 것은 상대적인 위치 관계를 의미하는 것이다.
그리고, 다양한 요소들, 영역들 및/또는 부분들과 같은 다양한 항목을 설명하기 위하여 제1, 제2, 제3 등의 용어가 사용될 수 있으나, 상기 항목들은 이들 용어에 의하여 한정되는 것은 아니다
또한, 특정 실시예가 달리 구현 가능한 경우에 있어서, 특정한 공정 순서는 하기에서 설명되는 순서와 다르게 수행될 수 있음에 유의하여야 한다. 예를 들어, 연속적으로 설명되는 두 공정이 실질적으로 동시에 수행될 수도, 반대의 순서로 수행될 수도 있다.
추가로, 구성 요소들의 도전형 또는 도핑 영역은 주된 캐리어 특성에 따라 'P형' 또는 'N형'으로 규정할 수 있으나, 이는 단지 설명의 편의를 위한 것으로, 본 발명의 기술적 사상이 예시된 바에 한정되는 것은 아니다. 예를 들어, 이하에서 'P형' 또는 'N형'은 더욱 일반적인 용어인 '제1 도전형' 또는 '제2 도전형'으로 사용될 것이며, 여기서 제1 도전형은 P형을, 제2 도전형은 N형을 의미한다.
또한, 불순물 영역의 도핑 농도를 표현하는 '고농도' 및 '저농도'는 일 구성요소와 타 구성요소의 상대적인 도핑 농도를 의미하는 것으로 이해하여야 한다.
도 3은 본 발명의 제1 실시예에 따른 알에프 스위치 소자에 대한 단면도이고; 도 4 및 도 5는 본 발명의 제1 실시예에 따른 알에프 스위치 소자 제조방법에 대한 단면도이다.
이하에서는 첨부된 도면들을 참고하여 본 발명의 제1 실시예에 따른 알에프 스위치 소자(1) 및 그 제조방법에 대하여 상세히 설명하도록 한다.
도 3을 참고하면, 본 발명은 알에프 스위치 소자(1)에 관한 것으로, 더욱 상세하게는 고저항 기판(101)의 일 측 표면 내에 트랩(Trap) 영역을 형성함으로써 기판 표면 측에 발생하는 캐리어를 트랩시켜 RF 특성을 향상시키도록 하는 알에프 스위치 소자(1)에 관한 것이다.
먼저, 도 3 및 도 5를 참고하면, 고저항 기판(101)이 형성된다. 상기 기판(101)은 실리콘 기판일 수 있으며, B, In 등과 같은 제1 도전형 불순물 또는 P, As 등과 같은 제2 도전형 불순물이 저농도 도핑될 수 있다. 상기 고저항기판(101) 저항은 대략 1,000 ohm.cm 이상인 것이 바람직하며, 1,000 ohm.com 이상 20,000 ohm.cm 이하인 것이 더욱 바람직하다.
상기 스위치 소자(1)는 액티브 소자가 어레이 되고 웰 영역이 형성되는 측인 웰 형성영역(A);과 주변 영역(B)으로 구획될 수 있다. 웰 형성영역(A)에는 전계 효과 트랜지스터(110)가 형성될 수 있다. 상기 전계 효과 트랜지스터(110)는 웰 형성영역(A)에서 다수 형성될 수 있다. 상기 트랜지스터(110)는 소스 영역, 드레인 영역과, 기판 표면의 게이트 전극을 포함할 수 있다. 예를 들어, 기판(101) 표면에 다수의 게이트 전극(120)이 형성되고, 제1 게이트 전극(121)이 형성된 측 기판(101) 표면 부위에는 제2 도전형의 소스 영역(123)과 드레인 영역(125)이 형성된다. 기판(101) 내에는 제2 도전형의 소스 영역(123)과 드레인 영역(125)를 감싸도록 제1 도전형의 웰 영역이 형성될 수 있다.
또한, 제1 게이트 전극(121)과 인접한 제2 게이트 전극(131)이 형성된 측 기판(101) 표면 부위에는 제1 도전형의 소스 영역(133)과 드레인 영역(135)이 형성된다. 그리고, 기판(101) 내에는 제1 도전형의 소스 영역(133)과 드레인 영역(135)을 감싸도록 제2 도전형의 웰 영역이 형성될 수 있다. 이와 같이 웰 형성영역(A) 측에는 CMOS 소자가 어레이될 수 있으나 이에 별도의 제한이 있는 것은 아니며 본 발명의 범위가 상기 예시에 의하여 제한되는 것은 아니다.
또한, 웰 형성영역(A)과 주변영역(B)의 경계 측에는, 상기 액티브 영역을 규정하는 아이솔레이션막(140)이 형성될 수 있다. 상기 아이솔레이션막(140)은 STI(Shallow Trench Isolation) 공정을 수행함으로써 형성될 수 있고, 예를 들어 실리콘 산화물로 이루어질 수 있다. 따라서, 아이솔레이션막(140)은 주변 영역(B)에서, 기판(101) 표면 측에 형성될 수 있다. 또한, 도시된 바와 같이 상기 아이솔레이션막(140)은 웰 형성영역(A)의 경계 측에서 상기 웰 형성영역(A) 내측으로 일부 오버랩되는 위치까지 연장될 수 있다.
주변 영역(B)에서, 기판(101) 내에 그리고 아이솔레이션막(140)의 하측에는 트랩층(150)이 형성된다. 상기 트랩층(150)은 이온주입공정을 수행함으로써 형성되고, 4족 또는 8족 원소 불순물 도핑 영역일 수 있다. 상기 트랩층(150)은 예를 들어 게르마늄(Ge) 또는 아르곤(Ar) 원소를 이온주입하여 이루어지는 것이 바람직하며, 네온(Ne), 크립톤(Kr) 또는 탄소(C)를 이온주입하여 형성되는 것 역시 가능하다.
이하에서는 종래의 고저항 기판 상의 알에프 스위치 소자(9)의 구조 및 그에 대한 문제점에 대하여 다시 한 번 상세히 설명하도록 한다.
도 1을 참고하여 종래의 소자(9)를 설명하면, 고저항 기판(910; HRS) 상에 BOX층(930; Buried OXide)이, 그리고 상기 BOX층(930) 상에 실리콘막(950; Top Si)이 순차적으로 적층되도록 형성된다. 이 때, 실리콘막(950)은 BOX층(930)에 의하여 고저항 기판(910)과 물리적으로 분리되어 있으나, 상기 고저항 기판(910)과 실리콘막(950) 사이에 형성되는 기생 커패시턴스에 의하여 무선주파수 커플링이 발생하여 BOX층(930)과 대면하는 측 고저항 기판(910)의 표면에 캐리어가 형성될 수 있다. 이에 의하여 고저항 기판(910)의 표면 저항이 낮아지며 이를 PSC(Parasitic Surface Conduction)이라 한다. 이러한 PSC 현상에 의하여, 인접한 메탈배선 간 크로스토크가 발생할 수 있다. 또한, 입력되는 무선주파수 신호에 따라 고저항 기판(910)의 저항 수준이 상이해지며, 즉 선형성이 열화될 수 있다.
이와 같은 문제점을 해결하고자, 현재 BOX층(930)과 고저항 기판(910) 사이에 트랩층(970)을 형성하여 고저항 기판(910) 표면 측에 발생한 캐리어를 트랩시킴으로써 PSC 현상을 제거하는 구조를 활용하고 있다. 이를 통하여, 종래 구조 대비 개선된 RF 특성을 얻을 수 있다.
도 2를 참고하면, A는 기판 저항이 10 ohm.com인 일반적인 SOI Wafer의 HD2(2nd Harmonic Distortion) 특성이며, B는 기판 저항이 1,000 ohm.com인 고저항 기판을 활용한 SOI Wafer의 HD2 특성이고, C는 고저항 기판 상에 트랩층(970)이 형성된 SOI Wafer의 HD2 특성을 나타낸다. 입력 전원 15dBm을 기준으로 할 때, 고저항 기판(910) 활용 시 일반적인 SOI Wafer 대비 HD2 특성이 약 30dB 개선되는 것을, 트랩층(970) 활용 시 추가적으로 약 40dB 정도 개선되는 것을 알 수 있다.
다만, 이와 같이 BOX층(930)과 고저항 기판(910) 사이에 트랩층(970)을 형성하는 것은 복잡한 공정을 요구하며, 제작비용이 높아 경제성이 저하되는 문제점이 있다.
이와 같은 문제점을 방지하고자, 도 3 및 도 5를 참고하면, 본 발명의 제1 실시예에 따른 알에프 스위치 소자(1)는 웰 형성영역(A)의 외곽 측 주변 영역(B)에서, 고저항 기판(101) 내에 그리고 아이솔레이션막(140)의 하측에 트랩층(150)을 형성하는 것을 특징으로 한다. 종래의 구조와 달리, 고저항 기판(101) 내에 직접적으로 트랩층(150)을 형성하며, 별도의 BOX층 등이 형성되지 않는 것을 특징으로 한다. 이는 제작 공정의 단순화를 도모할 수 있다. 즉, 다수의 층이 적층되는 구조가 아닌, 단일 고저항 기판(101) 내에 트랩층(150)이 형성된다.
제1 실시예에 따른 알에프 스위치 소자(1)의 제조방법에 대하여 설명한다. 도 4를 참고하면, 고저항 기판(101)의 표면 측에 아이솔레이션막(140)을 형성하고, 웰 형성영역(A) 측에 트랜지스터(110) 및 웰 영역(Well; 이하 트랜지스터 및 웰 영역을 도면 상에 하나의 웰 영역으로 표현함)을 형성한다. 이는 종래의 방식을 채택하여 형성할 수 있으며 이에 대한 상세한 설명은 생략하도록 한다. 상기 아이솔레이션막(140)은 주변 영역(B) 내 기판(101) 표면 측에 그리고 웰 형성영역(A)의 경계 측에 형성될 수 있다. 그리고 나서, 도 5를 참고하면, 주변 영역(B)에서 기판(101) 내 아이솔레이션막(140)의 하측에 트랩층(150)을 형성한다. 예를 들어, 주변 영역(B) 측을 개방하도록 기판(101) 상에 마스크 패턴(미도시)을 형성한 이후, 4족 또는 8족 원소를 이온주입함으로써 트랩층(150)을 형성할 수 있다.
도 6은 본 발명의 제2 실시예에 따른 알에프 스위치 소자에 대한 단면도이고; 도 7 내지 도 9는 본 발명의 제2 실시예에 따른 알에프 스위치 소자 제조방법에 대한 단면도이다.
이하에서는 첨부된 도면들을 참고하여 본 발명의 제2 실시예에 따른 알에프 스위치 소자(2) 및 그 제조방법에 대하여 상세히 설명하도록 한다. 또한, 제1 실시예와 중복되는 구성에 대한 상세한 설명은 생략하도록 한다.
도 6을 참고하면, 제2 실시예에 따른 알에프 스위치 소자(2)는, 제1 실시예와 달리, 주변 영역(B) 내 기판(201) 상의 아이솔레이션막(240)은 모두 제거된다. 따라서, 웰 형성영역(A)에서 상기 웰 형성영역(A)의 경계 측에만 소자분리막으로서의 아이솔레이션막(240)이 형성되며, 상기 웰 형성영역(A)과 주변 영역(B)의 경계에는 단차부(260)가 발생한다. 또한, 트랩층(250)은 주변 영역(B)에서 기판(201)의 표면 부위에 형성되고, 상기 트랩층(250) 상에는 아이솔레이션막(240)이 형성되지 않는다.
제2 실시예에 따른 알에프 스위치 소자(2)의 제조방법에 대하여 설명한다. 도 7을 참고하면, 제1 실시예와 마찬가지로, 아이솔레이션막(240)과 트랜지스터 및 웰 영역(Well)을 형성한다. 그 후, 도 8을 참고하면, 주변 영역(B)에 형성되는 아이솔레이션막(240)을 제거한다. 예를 들어, 기판(201)의 표면에 주변 영역(B)만을 개방하는 마스크 패턴(미도시)을 형성한 이후, 식각 공정을 수행하여 상기 주변 영역(B)의 아이솔레이션막(240)을 제거할 수 있다. 그 후, 도 9를 참고하면, 주변 영역(B) 측 개방된 기판(201) 표면 부위에 트랩층(250)을 형성한다. 상기 트랩층(250)은 제1 실시예와 마찬가지로 이온주입공정을 수행함으로써 형성될 수 있다.
제2 실시예에 따른 소자(2)는 제1 실시예에 따른 소자(1) 대비 제작의 편의성을 도모할 수 있다. 제2 실시예는 제1 실시예 대비 주변 영역(B) 측 아이솔레이션막(240)을 식각하는 공정을 추가로 수행하지만, 제1 실시예와 같이 아이솔레이션막(140) 하측에 트랩층(150)을 형성하는 것이 아니므로, 트랩층 형성을 위한 이온주입공정 시 편의성이 도모될 수 있는 것이다.
도 10은 본 발명의 제3 실시예에 따른 알에프 스위치 소자에 대한 단면도이고; 도 11은 도 10에 따른 알에프 스위치 소자에서 금속 배선과 트랩층의 크기를 보여주는 개략적인 평면도이고; 도 12 내지 15는 본 발명의 제3 실시예에 따른 알에프 스위치 소자 제조방법에 대한 단면도이다.
이하에서는 첨부된 도면들을 참고하여 본 발명의 제3 실시예에 따른 알에프 스위치 소자(3) 및 그 제조방법에 대하여 상세히 설명하도록 한다. 또한, 전술한 실시예들과 중복되는 구성에 대한 상세한 설명은 생략하도록 한다.
제3 실시예에 따른 소자(3)는 제1 실시예에 따른 소자(1) 대비 주변 영역(B)의 구조만이 상이하므로, 상기 주변 영역(B)을 중심으로 설명하도록 한다.
도 10을 참고하면, 주변 영역(B)은 기판(301) 상에 증착되는 절연막(미도시) 내에 금속배선(360)이 형성되는 제1 영역(B1)과, 상기 절연막 내에 금속배선(360)이 미형성되는 제2 영역(B2)으로 분류될 수 있다. 상기 제1 영역(B1)에서 금속배선(360)과 상하 방향으로 적어도 부분적으로 오버랩되는 측의 기판(301) 표면에 아이솔레이션막(340)이 미형성된다. 이와 같이 주변 영역(B) 내 기판(301) 표면에서 아이솔레이션막(340)이 미형성되는 측을 '확산영역(370)'으로 지칭한다. 도 11을 참고하면, 상기 확산영역(370; 트랩층(350)과 실질적으로 동일)의 형성 폭은 그 상측의 금속배선(360)의 폭 크기보다 다소 클수도, 동일할 수도 또는 작게 형성될 수도 있고 이에 별도의 제한이 있는 것은 아니다.
그리고, 도 10을 참고하면, 상기 확산영역(370)에는 트랩층(350)이 형성될 수 있다. 즉, 트랩층(350)은 제1 영역(B1) 내에서 인접한 아이솔레이션막들(340)의 이격 공간 내에 형성되는 것이다. 이와 같은 구조에 의하여, 주변 영역(B)에서는 아이솔레이션막(340)과 트랩층(350)이 교번하여 형성될 수 있다. 상세하게는, 제1 영역(B1)에는 트랩층(350)이, 제2 영역(B2)에는 아이솔레이션막(340)이 형성된다. 다만, 주변 영역(B)의 아이솔레이션막(340)과 트랩층(350)의 말단부가 상부의 금속배선(360)의 말단부와 반드시 일치하는 것은 아니다(도 11 참고).
제3 실시예에 따른 소자(3)를 제2 실시예에 따른 소자(2)와 비교하면, 주변 영역(B)의 소자분리막을 모두 제거하지 않는 것에 차이점이 있다. 제2 실시예에 따른 소자(2)에는 전술한 바와 같이 웰 형성영역(A)과 주변 영역(B)의 경계에 단차부(260)가 형성된다.
이는 후속 공정 시 상기 기판(201) 상에 형성되는 구조물들의 불안정성을 일으키는 일 요인이 될 수 있다. 이와 같은 문제점을 해결하고자, 제3 실시예에 따른 소자(3)에서는 웰 형성영역(A)과 인접한 측의 주변 영역(B)에서, 소자분리막(240)을 부분적으로만 제거하는 것을 특징으로 한다. 즉, 웰 형성영역(A)과 주변 영역(B)의 경계 측에는 단차부가 형성되지 않을 수 있다. 또한, 이와 같은 구조에 의하여 금속 배선(360) 하측의 PSC 현상을 효과적으로 제거할 수도 있다.
제3 실시예에 따른 알에프 스위치 소자(3) 제조방법에 대하여 설명한다. 도 12를 참고하면, 기판(301) 표면을 따라 아이솔레이션막(340)을 형성한다. 상기 아이솔레이션막(340)은 전술한 바와 같이, 제1 영역(B1)에 미형성되며, 제2 영역(B2)에 그리고 웰 형성영역(A)과 인접한 주변영역(B)의 경계 측에 형성되는 것을 특징으로 한다. 따라서, 제1 영역(B1)에는 확산 영역(370)이 형성되며, 제2 영역(B2)에는 미형성된다. 상기 확산영역(370)의 형성 폭은 그 상측에 형성될 금속배선(360)의 폭 크기와 실질적으로 동일할 수도, 다소 크게 형성될 수도 또는 작게 형성될 수도 있고 이에 별도의 제한이 있는 것은 아니다.
그리고 나서, 도 13을 참고하면, 웰 형성영역(A)에 트랜지스터 및 웰 영역(Well)을 형성한다. 이후, 도 14를 참고하면, 확산영역(370) 측에 트랩층(350)을 형성한다. 상기 트랩층(350)은 이온주입공정을 수행함으로써 형성할 수 있다. 이후, 도 15를 참고하면, 웰 형성영역(A)과 제1 영역(B1)에서, 기판(301) 상에 금속 배선(360)을 형성한다. 상기 금속 배선(360)은 절연막 상에 금속층 형성 이후 식각 공정을 통하여 수행될 수 있고 이에 대한 상세한 설명은 생략하도록 한다. 따라서, 상기 금속 배선(360) 형성 공정은 트랩층(350) 형성 이후 곧바로 수행되는 것은 아님에 유의하여야 한다.
도 16은 본 발명의 제4 실시예에 따른 알에프 스위치 소자에 대한 단면도이고; 도 17은 도 16에 따른 알에프 스위치 소자에서 제1 아이솔레이션막의 형태를 보여주는 개략적인 평면도이고; 도 18 내지 도 21은 본 발명의 제4 실시예에 따른 알에프 스위치 소자 제조방법에 대한 단면도이다.
이하에서는 첨부된 도면들을 참고하여 본 발명의 제4 실시예에 따른 알에프 스위치 소자(4) 및 그 제조방법에 대하여 상세히 설명하도록 한다. 또한, 전술한 실시예들과 중복되는 구성에 대한 상세한 설명은 생략하도록 한다.
제4 실시예에 따른 소자(4)는 제3 실시예에 따른 소자(3) 대비 제1 영역(B1)의 구조만이 상이하므로, 상기 제1 영역(B1)을 중심으로 설명하도록 한다.
도 16을 참고하면, 제1 영역(B1)에서, 금속 배선(460)의 하측 기판(410) 표면에 확산 영역(470)과 제1 아이솔레이션막(441)이 교번하여 형성된다. 즉, 인접한 제2 영역(B2)의 제2 아이솔레이션막들(443)의 이격 공간 내에 트랩층(450)이 모두 형성되지 않고, 제1 아이솔레이션막(441)과 트랩층(450)이 반복하여 형성되도록 한다. 도 17을 참고하면, 제1 아이솔레이션막(441)은 금속 배선(460)의 하측에서 예를 들어 아일랜드(Island) 형태로 형성될 수도(도 17(a)), 스트라이프 형태로 형성될 수도 있으며(도 17(b)), 격자 형태로 형성될 수도 있고(도 17(c)) 이에 별도의 제한이 있는 것은 아니다. 이와 같이 구성함으로써, 금속 배선(460)의 하측에도 부분적으로 제1 아이솔레이션막(441)을 형성하는데 그 이점이 있다.
그 제조방법에 대하여 설명한다. 도 18을 참고하면, 먼저 기판(401)의 표면에 아이솔레이션막(440)을 형성한다. 이 때 제1 아이솔레이션막(441)은 예를 들어 격자 형태, 스트라이프 형태 또는 아일랜드 형태로 그 단면 형상이 폭 방향을 따라 서로 이격된 공간을 가지도록 다수 형성될 수 있다. 그 후, 도 19를 참고하면, 웰 형성영역(A)에 트랜지스터 및 웰 영역(Well)을 형성한다. 그리고 나서, 도 20을 참고하면, 제1 영역(B1)의 제1 아이솔레이션막들(441) 사이 공간에 트랩층(450)을 형성한다. 이는 이온주입공정을 통하여 수행 가능하다. 그 후, 도 21을 참고하면, 기판(401) 상에 금속 배선(460)이 형성될 수 있다. 이와 같이 금속 배선(460)의 하측에 트랩층(450)과 제1 아이솔레이션막(441)이 교번하여 형성됨으로써, PSC 현상을 더욱 효과적으로 제거할 수 있다.
도 22는 본 발명의 제5 실시예에 따른 알에프 스위치 소자에 대한 단면도이고; 도 23 내지 도 26은 본 발명의 제5 실시예에 따른 알에프 스위치 소자 제조방법에 대한 단면도이다.
이하에서는 첨부된 도면들을 참고하여 본 발명의 제5 실시예에 따른 알에프 스위치 소자(5) 및 그 제조방법에 대하여 상세히 설명하도록 한다. 또한, 전술한 실시예들과 중복되는 구성에 대한 상세한 설명은 생략하도록 한다.
도 22를 참고하면, 제5 실시예에 따른 소자(5)에서는 제1 영역(B1) 내 기판(501) 표면 부위의 제1 아이솔레이션막(541)은 모두 제거되고 트랩층(550)이 연장 형성되도록 할 수 있다. 제1 영역(B1)의 트랩층을 '제1 트랩영역(551)'이라 지칭한다. 상기 제1 트랩영역(551)은 그 바로 위 측의 금속 배선(560)보다 넓은 폭을 가지도록, 실질적으로 동일한 폭을 가지도록 또는 더욱 좁은 폭을 가지도록 형성될 수 있고 이에 별도의 제한이 있는 것은 아니다.
그리고, 금속 배선(560)이 미형성되는 측인 제2 영역(B2)의 제2 아이솔레이션막(543)을 제4 실시예의 제1 아이솔레이션막(441)과 같은 패턴으로 형성한다. 따라서, 제2 영역(B2)에서 트랩층과 제2 아이솔레이션막(543)이 교번하여 형성될 수 있고, 상기 제2 영역(B2)의 트랩층을 '제2 트랩영역(553)'이라 한다. 이와 같이, 제1 트랩영역(551) 뿐만 아니라 제2 트랩영역(553)을 함께 형성함으로써, 금속 배선(560) 아래 형성되는 PSC 현상 뿐만 아니라, 상기 금속 배선(560)이 미형성되는 측의 PSC 현상 역시 제거할 수 있는 것에 그 이점이 있다.
제5 실시예에 따른 소자 제조방법을 설명한다. 도 23을 참고하면, 먼저 기판(501)의 표면 부위에 아이솔레이션막(540)을 형성한다. 이 때 제1 영역(B1)에는 아이솔레이션 영역이 미형성되어 기판(501) 표면이 개방되어 있다. 따라서, 제1 영역(B1)에는 확산영역(570)이 형성되는 것이다. 상기 확산영역(570)은 후에 형성될 금속 배선(560)과 실질적으로 동일 크기로 형성될 수도, 보다 크게 형성될 수도 있고, 작게 형성될 수도 있으며 이에 제한이 있는 것은 아니다. 그리고 이 때, 제2 영역(B2)에도 제2 아이솔레이션막(543) 사이의 확산영역을 형성할 수 있다. 제2 영역(B2)의 제2 아이솔레이션막(543)은 예를 들어 격자 형태, 스트라이프 형태 또는 아일랜드 형태로 이루어질 수 있고 이에 별도의 제한이 있는 것은 아니다.
그리고 나서, 도 24를 참고하면, 웰 형성영역(A)에 액티브 소자와 웰 영역(W)을 형성한다. 이후, 도 25를 참고하면, 제1 영역(B1)과 제2 영역(B2)의 각 확산 영역(570)에 트랩층(550)을 형성한다. 상기 트랩층(550)은 이온주입공정을 통하여 형성될 수 있다. 그 후, 도 26을 참고하면, 웰 형성영역(A) 그리고 제1 영역(B1) 상에 금속 배선(560)을 형성한다.
도 27은 본 발명의 제6 실시예에 따른 알에프 스위치 소자에 대한 단면도이고; 도 28 내지 도 31은 본 발명의 제 6 실시예에 따른 알에프 스위치 소자 제조방법에 대한 단면도이다.
이하에서는 첨부된 도면들을 참고하여 본 발명의 제6 실시예에 따른 알에프 스위치 소자(6) 및 그 제조방법에 대하여 상세히 설명하도록 한다. 또한, 전술할 실시예들과 중복되는 구성에 대한 상세한 설명은 생략하도록 한다.
도 27을 참고하면, 제6 실시예에 따른 소자(6)에서는, 제1 영역(B1) 및 제2 영역(B2)에 모두 아이솔레이션막(640)과 트랩층(650)이 교번하여 형성되도록 할 수 있다. 이 때 아이솔레이션막(640)은 예를 들어 격자 형태, 스트라이프 형태 또는 아일랜드 형태로 이루어질 수 있고 이에 별도의 제한이 있는 것은 아니다. 이와 같은 형태에 의하여도, 금속 배선(660) 아래에 형성되는 PSC 현상 뿐만 아니라 상기 금속 배선(660)이 미형성되는 영역에서의 PSC 현상 역시 효과적으로 제거하는 것에 그 이점이 있다.
또한, 그 제조방법을 설명하면, 먼저 도 28을 참고하면, 기판(601)의 표면 부위에 아이솔레이션막(640)을 형성한다. 이 때 제1 영역(B1)과 제2 영역(B2)의 아이솔레이션막(640)이 부분적으로 제거된 형태를 가지게 형성되므로, 주변 영역(B)에도 확산 영역(670)이 형성된다. 제1 영역(B1)과 제2 영역(B2)의 아이솔레이션막(640)은 예를 들어 격자 형태, 스트라이프 형태 또는 아일랜드 형태로 이루어질 수 있고 이에 별도의 제한이 있는 것은 아니다. 이에 의하여 주변 영역(B)에서 아이솔레이션막(640)과 확산 영역(670)이 교번하여 형성되도록 할 수 있다. 상기 제1 영역(B1)의 제1 아이솔레이션막(641)과 제2 아이솔레이션막(643)은 실질적으로 동일 형태로 형성되는 것이 바람직하나 이에 제한이 있는 것은 아니다.
그 후, 도 29를 참고하면,웰 형성영역(A)에 액티브 소자와 웰 영역(W)을 형성한다. 그리고 나서, 도 30을 참고하면, 확산 영역(670) 내에 트랩층(650)을 형성한다. 상기 트랩층(650)은 이온주입공정을 통하여 수행될 수 있다. 이후, 도 31을 참고하면, 상기 기판(601) 상에 금속 배선(660)을 형성한다.
이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한, 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내어 설명하는 것이며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예는 본 발명의 기술적 사상을 구현하기 위한 최선의 상태를 설명하는 것이며, 본 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다.
1 : 제1 실시예에 따른 알에프 스위치 소자
101 : 고저항 기판
110 : 트랜지스터
120 : 게이트 전극
121 : 제1 게이트 전극 123 : 소스 영역
125 : 드레인 영역
131 : 제2 게이트 전극 133 : 소스 영역
135 : 드레인 영역 137 : 제2 도전형의 웰 영역
140 : 아이솔레이션막
150 : 트랩층
2 : 제2 실시예에 따른 알에프 스위치 소자
260 : 단차부
3 : 제3 실시예에 따른 알에프 스위치 소자
360 : 금속배선 370 : 확산영역
4 : 제4 실시예에 따른 알에프 스위치 소자
441 : 제1 아이솔레이션막 443 : 제2 아이솔레이션막
5 : 제5 실시예에 따른 알에프 스위치 소자
551 : 제1 트랩영역 553 : 제2 트랩영역
6 : 제6 실시예에 따른 알에프 스위치 소자
A: 웰 형성영역 B : 주변 영역
B1 : 제1 영역 B2 : 제2 영역

Claims (19)

  1. 액티브 소자가 어레이되고 웰 영역이 형성되는 웰 형성영역과, 주변영역;을 가지는 고저항 기판;
    상기 웰 형성영역에서 상기 고저항 기판 상의 게이트 전극;
    상기 웰 형성영역에서 상기 고저항 기판 내 측의 소스 영역 및 드레인 영역;
    상기 주변 영역의 경계와 인접한 측 웰 형성영역 내에서 상기 고저항 기판 표면 측의 아이솔레이션막; 및
    상기 주변 영역에서 상기 고저항 기판의 표면에 또는 상기 기판 표면과 인접한 측의 트랩층;을 포함하는 것을 특징으로 하는 알에프 스위치 소자.
  2. 제1항에 있어서, 상기 트랩층은
    상기 웰 형성영역에 미형성되며, 4족 또는 8족 원소 불순물 도핑 영역인 것을 특징으로 하는 알에프 스위치 소자.
  3. 제2항에 있어서, 상기 아이솔레이션막은
    상기 주변 영역에서 상기 고저항 기판 표면 측에도 형성되며,
    상기 트랩층은
    상기 주변 영역에서 상기 아이솔레이션막 하측에 있는 것을 특징으로 하는 알에프 스위치 소자.
  4. 제2항에 있어서, 상기 아이솔레이션막은
    상기 주변 영역에 미형성되며,
    상기 웰 형성영역과 주변 영역의 경계에는 단차부가 있는 것을 특징으로 하는 알에프 스위치 소자.
  5. 액티브 소자가 어레이되고 웰 영역이 형성되는 웰 형성영역과, 주변영역;을 가지는 고저항 기판;
    상기 웰 형성영역에서 상기 고저항 기판 상의 게이트 전극;
    상기 웰 형성영역에서 상기 고저항 기판 내 측의 소스 영역 및 드레인 영역;
    상기 고저항 기판 표면 측의 아이솔레이션막;
    상기 주변 영역에서 상기 고저항 기판 상의 금속 배선; 및
    상기 주변 영역에서 상기 고저항 기판의 표면에 또는 상기 기판 표면과 인접한 측의 트랩층;을 포함하며,
    상기 주변영역은
    상기 고저항 기판 상의 금속배선과 상하 방향 오버랩되는 제1 영역; 및 그 외 영역인 제2 영역;을 가지는 것을 특징으로 하는 알에프 스위치 소자.
  6. 제5항에 있어서, 상기 아이솔레이션막은
    상기 제1 영역에서 상기 금속 배선과 상하 방향을 따라 적어도 부분적으로 오버랩되는 측의 고저항 기판 표면에 미형성되며,
    상기 트랩층은
    상기 제1 영역에서 상기 아이솔레이션막 미형성 측에 있는 것을 특징으로 하는 알에프 스위치 소자.
  7. 제6항에 있어서, 상기 트랩층은
    그 폭 크기가 상측의 금속 배선의 폭 크기와 실질적으로 동일 크기인 것을 특징으로 하는 알에프 스위치 소자.
  8. 제5항에 있어서, 상기 아이솔레이션막은
    제1 영역의 제1 아이솔레이션막; 및 제2 영역의 제2 아이솔레이션막;을 포함하고,
    상기 제1 아이솔레이션막은
    제1 영역에서 폭 방향을 따라 상기 트랩층과 교번하게 배열되도록 구성되는 것을 특징으로 하는 알에프 스위치 소자.
  9. 제8항에 있어서, 상기 제1 아이솔레이션막은
    격자 형태, 스트라이프 형태 또는 아일랜드 형태인 것을 특징으로 하는 알에프 스위치 소자.
  10. 액티브 소자가 어레이되고 웰 영역이 형성되는 웰 형성영역; 및 금속배선과 상하 방향 오버랩되는 제1 영역 및 그 외 영역인 제2 영역을 포함하는 주변영역;을 가지는 고저항 기판;
    상기 웰 형성영역에서 상기 고저항 기판 상의 게이트 전극;
    상기 웰 형성영역에서 상기 고저항 기판 내 측의 소스 영역 및 드레인 영역;
    상기 웰 형성영역과 주변영역의 경계에 그리고 제2 영역에서 고저항 기판 표면 측의 아이솔레이션막;
    상기 주변 영역에서 상기 고저항 기판 상의 금속 배선; 및
    상기 금속 배선 하측 고저항 기판 표면 내 트랩층;을 포함하는 것을 특징으로 하는 알에프 스위치 소자.
  11. 제10항에 있어서, 상기 아이솔레이션막은
    상기 개별 제2 영역에서 폭 방향을 따라 서로 이격되게 다수 형성되도록 구성되며,
    상기 트랩층은
    상기 제2 영역에서 아이솔레이션막의 이격 공간 내에도 구성되는 것을 특징으로 하는 알에프 스위치 소자.
  12. 제11항에 있어서, 상기 제2 영역 측 아이솔레이션막은
    격자 형태, 스트라이프 형태 또는 아일랜드 형태인 것을 특징으로 하는 알에프 스위치 소자.
  13. 제10항에 있어서, 상기 아이솔레이션막은
    상기 제1 영역과 제2 영역에서 폭 방향을 따라 서로 이격되도록 다수 형성되는 것을 특징으로 하는 알에프 스위치 소자.
  14. 제13항에 있어서, 상기 아이솔레이션막은
    상기 제1 영역과 제2 영역을 걸쳐 실질적으로 동일 형태인 것을 특징으로 하는 알에프 스위치 소자.
  15. 제13항에 있어서, 상기 트랩층은
    상기 제1 영역과 제2 영역을 걸쳐 상기 아이솔레이션막의 이격 공간 측 고저항 기판 표면 내에 형성되는 것을 특징으로 하는 알에프 스위치 소자.
  16. 제15항에 있어서, 상기 트랩층은
    아르곤 또는 게르마늄 불순물 도핑 영역인 것을 특징으로 하는 알에프 스위치 소자.
  17. 웰 형성영역의 경계 그리고 금속 배선이 미형성되는 측과 상하 방향으로 오버랩되는 고저항 기판 표면 부위에 아이솔레이션막을 형성하는 단계;
    웰 형성영역에 액티브 소자와 웰 영역을 형성하는 단계; 및
    상기 금속 배선이 형성되는 측과 상하 방향으로 적어도 부분적으로 오버랩되는 고저항 기판 표면 부위에 제1 트랩영역을 형성하는 단계;를 포함하고,
    상기 금속 배선이 미형성되는 측 아이솔레이션막은 인접한 제1 트랩영역들 사이에서 폭 방향을 따라 이격되도록 다수 형성되는 것을 특징으로 하는 알에프 스위치 소자 제조방법.
  18. 제17항에 있어서,
    상기 제1 트랩영역들 사이의 다수의 아이솔레이션막들의 이격 공간 내에 제2 트랩영역을 형성하는 단계;를 추가로 포함하는 것을 특징으로 하는 알에프 스위치 소자 제조방법.
  19. 18항에 있어서, 상기 제1 트랩영역과 제2 트랩영역은
    4족 또는 8족 원소 불순물 이온주입공정을 통하여 형성되는 것을 특징으로 하는 알에프 스위치 소자 제조방법.
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