KR20100078685A - 고집적 반도체 융합 메모리 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 고집적 반도체 융합 메모리 소자 및 그 제조방법에 관한 것으로, 커패시터 없는 디램(capacitorless DRAM), 즉 비휘발성 메모리 소자(non-volatile memory device) 및 휘발성 메모리 소자(volatile memory device)를 단일 트랜지스터(transistor)에 구현하는 것을 특징으로 하는 고집적 반도체 융합 메모리 소자 및 그 제조방법에 관한 것이다. 이를 위하여, 본 발명에 따른 고집적 반도체 융합 메모리 소자는, 기판, 소스 및 드레인 전극, 터널링 절연막, 부유 게이트, 제어 절연막 및 제어 게이트를 포함하여 구성된다.
본 발명에 따르면, 비휘발성 메모리 소자 및 휘발성 메모리 소자를 단일 트랜지스터 상에 구현함으로써 시스템 온 칩을 용이하게 구현할 수 있는 효과가 있다.
쇼트키 접합, 도펀트 편석, 열전자, 융합 메모리, 시스템 온 칩

Description

고집적 반도체 융합 메모리 소자 및 그 제조방법{UNIFIED RANDOM ACCESS MEMORY AND THE METHOD FOR MANUFACTURING THEREOF}
본 발명은 고집적 반도체 융합 메모리 소자 및 그 제조방법에 관한 것으로, 비휘발성 메모리 소자 및 휘발성 메모리 소자를 단일 트랜지스터 상에 구현하는 고집적 반도체 융합 메모리 소자 및 그 제조방법에 관한 것이다.
일반적으로 NOR형 비휘발성 메모리 소자는 드레인 부근의 채널에서 생성된 열전자를 부유 게이트에 주입하여 전자를 저장한다. 그러나, 채널영역의 열전자를 부유 게이트에 저장하기 위해서는 높은 전자 주입율이 필요하다. 따라서, 전자 수집을 위해서는 채널영역 상에서 수직방향으로 강한 전계가 요구된다. 또한, 열전자를 만들기 위해 수평 방향으로 강한 전계가 요구된다.
그러나, NOR형 단일 메모리 소자는 이러한 요구 조건을 동시에 만족하기 곤란하다. 또한 전자 주입율을 위해 높은 전압이 요구되므로 전력 소모가 증가된다.
한편, 휘발성 메모리 소자인 디램(DRAM)은 단위셀이 단일 트랜지스터 및 단일 커패시터(capacitor)로 이루어져 있어 구성이 비교적 간단한 이점이 있다. 또한, 디램(DRAM)은 고속으로 동작하는 이점이 있어 시스템의 메모리 장치로 많이 이 용된다.
그러나, 소자를 축소(scale down)하여 고집적화를 하는 경우, 단위셀에 대한 커패시터의 면적을 축소하기 곤란하다.
최근, 이러한 문제점을 해결하고자 ‘커패시터 없는 디램(capacitorless DRAM)’에 대한 연구가 진행되고 있다. 보다 상세히 설명하면, 부유 바디셀의 드레인 쪽에서 발생된 충돌 이온화(impact ionization)효과에 따라 홀(hole)이 축적(accumulation)된다. 따라서, 채널의 전위(potential)가 상승하게 되어 문턱전압에 변이가 발생한다. 커패시터 없는 디램은 이러한 문턱전압의 변이를 이용하여 드레인 전류의 변화 상태를 1, 0으로 구분하여 인식한다.
그러나, 소자를 축소하는 경우 단채널 효과로 인하여 “커패시터 없는 디램”의 구현이 곤란하다.
본 발명은 상기와 같은 종래의 문제점을 개선하기 위해 안출된 것으로서, 비휘발성 메모리 소자 및 휘발성 메모리 소자를 단일 트랜지스터 상에 구현하는 것을 목적으로 한다.
또한, 본 발명은 저 전압 및 고속의 비휘발성 메모리 소자를 단일 트랜지스터에 구현하는 것을 목적으로 한다.
또한, 본 발명은 비휘발성 메모리 소자 및 휘발성 메모리 소자를 단일 트랜지스터 상에 구현하여 시스템 온 칩을 구현하는 것을 목적으로 한다.
상기의 목적을 달성하기 위하여, 본 발명의 일례에 따른 고집적 반도체 융합 메모리 소자는 기판, 상기 기판에 형성되어 채널영역과 쇼트키 접합된 금속 실리사이드로 형성되는 소스 및 드레인 전극, 상기 채널영역의 기판 상부에 형성되는 터널링 절연막, 상기 터널링 절연막 상에 형성되는 부유 게이트, 상기 부유 게이트 상에 형성되는 제어 절연막, 및 상기 제어 절연막 상에 형성되는 제어 게이트를 포함하여 구성된다.
본 발명에 따르면 고집적 반도체 융합 메모리 소자는 기판에 장벽 물질을 주입하여 형성된 부유 바디셀을 더 포함한다.
여기서, 장벽물질은 BOX 구조, N형 우물 및 실리콘과의 밴드갭 차이가 있는 물질인 것이 바람직하다.
소스 및 드레인 전극은 홀의 충전이 가능한 도펀트 편석 영역을 포함하여 부분적인 금속 실리사이드로 형성된다.
채널영역은 실리콘, 게르마늄, 실리콘 게르마늄, 실리콘 카본, 인장 실리콘, 인장 게르마늄 및 인장 실리콘 게르마늄 중 어느 하나를 포함하여 구성된다.
여기서, 채널영역은 실리콘 평면 이외에 나노와이어(nanowire)기반의 다중 게이트(multiple gate) 소자 구조로 형성되는 것이 바람직하다.
소스 및 드레인 전극은 전자를 다수 캐리어로 사용할 경우, 어븀, 이터븀, 사마륨, 이트륨, 가돌륨, 터븀 미 세륨으로 형성된 어느 하나의 물질 그룹을 이용하여 전자를 다수 캐리어로 사용한다.
여기서, 소스 및 드레인 전극은 실리콘과 접합하여 금속 실리사이드를 형성할 수 있는 금속을 포함한다.
도펀트 편석 영역은 전자를 다수 캐리어로 사용할 경우 아세닉 및 주기율표 5족의 물질 중 어느 하나를 포함할 수 있고, 홀을 다수 캐리어로 사용할 경우 보론 및 주기율표 3족의 물질 중 어느 하나를 포함할 수 있다.
본 발명의 일례에 따른 고집적 반도체 융합 메모리 소자의 제조방법 은 단일 트랜지스터 상에서 비휘발성 메모리 동작 및 휘발성 메모리 동작 중 어느 하나를 수행하는 고집적 반도체 융합 메모리 소자의 제조방법에 있어서, 기판에 장벽물질을 주입하여 부유 바디셀을 생성하는 (a)단계, 상기 부유 바디셀이 생성된 기판의 상부에 터널링 절연막을 형성하는 (b)단계, 상기 터널링 절연막 상에 부유 게이트를 형성하는 (c)단계, 상기 부유 게이트 상에 제어 절연막을 형성하는 (d)단계, 상 기 제어 절연막 상에 제어 게이트를 형성하여 게이트 구조체를 형성하는 (e)단계, 상기 게이트 구조체의 일측에 스페이서를 형성하는 (f)단계, 금속 실리사이드 공정 전에 이온 주입을 실시하여 이온 주입층을 형성하는 (g)단계, 상기 게이트 구조체, 상기 스페이서 및 상기 이온 주입층을 포함하여 금속 막을 형성하는 (h)단계, 소스 및 드레인 전극이 쇼트키 접합된 금속실리사이드가 되도록 열처리하는 (i)단계 및 상기 열처리 과정에서 반응하지 않은 금속막을 제거하는 (j)단계를 포함한다.
여기서, (f)단계는 채널 영역을 일정부분 깎아 소스 및 드레인 전극의 금속 실리사이드 형성 시 채널영역에 수직한 방향으로 일정하게 형성된다.
또한, (g)단계는 아세닉 및 주기율표 5족의 물질 중 어느 하나를 포함하여 상기 이온 주입층을 형성하는 것을 특징으로 한다.
또한, (g)단계는 보론 및 주기율표 3족의 물질 중 어느 하나를 포함하여 상기 이온 주입층을 형성하는 것을 특징으로 한다.
또한, (h)단계는 상기 기판에 비하여 소스 및 드레인 전극의 두께가 얇게 형성되도록 하는 것을 특징으로 한다.
또한, (i)단계는 급속열처리(rapid thermal annealing), 퍼니스 열처리(furnace annealing) 및 레이져 열처리(laser annealing) 중 어느 하나의 열처리 과정을 수행한다.
본 발명에 따르면 비휘발성 메모리 소자 및 휘발성 메모리 소자를 단일 트랜지스터 상에 구현할 수 있다.
또한, 본 발명에 따르면 저 전압 및 고속의 비휘발성 메모리 소자를 단일 트랜지스터에 구현할 수 있다.
또한, 본 발명에 따르면 비휘발성 메모리 소자 및 휘발성 메모리 소자를 단일 트랜지스터 상에 구현하여 시스템 온 칩을 용이하게 구현할 수 있다.
이하 첨부된 도면을 참조하여 본 발명에 따른 고집적 반도체 융합 메모리 소자의 구성 및 동작을 상세히 설명한다.
도 1은 본 발명에 따른 융합 메모리 소자를 도시한 도면이다.
도 1에 도시된 바와 같이, 본 발명에 따른 융합 메모리 소자(100)는 기판(101), 소스(102), 드레인 전극(103), 채널영역(104), 터널링 절연막(105), 부유 게이트(106), 제어 절연막(107), 제어 게이트(108), 게이트 구조체(109), 스페이서(110), BOX구조(111), 부유 바디셀(112) 및 도펀트 편석 영역(113)을 포함한다.
기판(101)에 BOX구조(111)를 구비함으로써, 기판(101)의 두께가 소자의 공핍 폭보다 두꺼운 부분 공핍 매몰 절연층(이하,“PD SOI”) 기판을 형성한다. 여기서, PD SOI 기판은 홀을 축적하는 부유 바디셀(112)을 제공한다. 또한, PD SOI 기판은 게르마늄(Ge) 및 높은 도우즈(High-dose)의 N형 불순물을 기판(101)에 이온 주입함으로써 홀을 축적할 수 있는 층 및 매몰 N 우물(Buried N well)을 형성한다.
게르마늄의 경우 실리콘보다 상대적으로 에너지 대역간극이 좁은 특성이 있다. 따라서, 실리콘의 가전자대역에 존재하는 홀은 그 특성상 더 높은 전자 에너지 준위의 게르마늄 주입 층에 축적된다.
또한, 실리콘 카본과 같이 실리콘보다 상대적으로 에너지 밴드갭이 높은 물질을 기판(101)의 하부에 형성함으로써 홀에 대한 장벽을 형성한다. 이렇게 형성된 홀의 장벽은 부유 바디셀(112)과 유사한 역할을 한다.
또한, 높은 도우즈(High-dose)의 N형 불순물의 경우 매몰 N 우물(Buried N well)을 형성하여 홀이 기판으로 노출되는 것을 방지하고, 기판과의 밴드갭 차이가 있는 물질로 장벽이나 우물을 만들어 홀을 축적한다.
본 발명에 따르면, 기판(101)의 상부에 소스(102), 드레인 전극(103) 및 채널영역(104)이 형성된다.
소스(102) 및 드레인 전극(103)은 부분적인 금속 실리사이드 공정을 통해 형성된다. 따라서, 소스(102) 및 드레인 전극(103)과 실리콘으로 형성된 채널영역(104) 사이에 쇼트키 접합을 형성하고, 또한 소스(102) 및 드레인 전극(103)과 게이트 구조체(109) 사이의 단락을 방지하기 위한 스페이서(110)를 형성한다.
소스(102) 및 드레인 전극(103)은 융합 메모리의 기능 중 커패시터 없는 디램의 동작을 위해 홀의 충전이 가능하도록 도펀트 편석 영역(113)을 포함한다.
부유 바디셀(112)이 형성된 기판(101)의 상부에 터널링 절연막(105)이 형성된다.
터널링 절연막(105) 상에 비휘발성 메모리의 동작을 위한 부유 게이트(106)가 형성된다.
부유 게이트(106) 상에 제어 절연막(107)이 형성된다.
제어 절연막(107) 상에 제어 게이트(108)가 형성되어 게이트 구조체(109)로 형성된다.
게이트 구조체(109)의 일측면에 스페이서(110)가 형성된다. 따라서, 게이트 구조체(109)와 금속 실리사이드로 형성된 소스(102) 및 드레인 전극(103) 사이의 단락을 방지한다.
이상에서 설명한 융합 메모리 소자는 단일 트랜지스터에서 다음과 같은 특성을 나타낸다. 이하, 첨부된 도 2(a), 2(b)를 참조하여 보다 상세히 설명한다.
도 2a는 본 발명의 일례에 따른 단일 트랜지스터의 융합 메모리에서 커패시터 없는 디램의 구동원리를 도시한 도면이다.
상술한 바와 같이, 휘발성 메모리 소자, 즉 커패시터 없는 디램은 충돌 이온화 효과로 부유 바디셀(202)에 충전된 홀(203)의 유무에 따라 상태 1, 0을 구분하여 동작한다. 이때 부유 바디셀(202)의 전기적인 통로는 홀의 충전이 가능하도록 고립되어야 한다. 홀은 낮은 전위로 모이는 특성이 있다. 소스(204)나 드레인(200)쪽으로 홀이 방출 되지 않도록 전위 장벽(potential barrier)을 소스(204) 및 드레인(200)과 채널간에 형성시켜 주는 것이 중요하다.
기존의 쇼트키 접합 트랜지스터는 홀의 축적이 불가능하다. 본 발명은 융합 메모리의 소스 및 드레인 구조를 개선함으로써 이러한 기존의 문제점을 해소하였다. 즉, 소스 및 드레인 전극(200)을 도펀트 편석 영역(201)이 포함된 ‘부분적인’ 금속 실리사이드로 형성한다. 따라서, 도펀트 편석 현상을 이용한 부분적인 금속 실리사이드 공정을 통해 쇼트키 접합을 개선함으로써, 전류의 증대를 기대할 수 있고, 또한 커패시터 없는 디램의 동작이 가능하다. 보다 구체적인 도펀트 편석 영 역의 형성 방법은 후술하기로 한다.
도 2b는 도 2a에 도시된 a-a’방향으로의 에너지 다이어그램을 도시한 것으로, 기판 전체가 금속 실리사이드로 형성될 경우, 홀(205)이 부유 바디셀에 충전되지 못하고 소스(206) 쪽으로 흘러나가는 현상을 설명하고 있다. 즉, 소스쪽에 홀의 장벽이 존재하더라도 그 크기가 매우 작은 관계로 홀이 소스 쪽으로 빠져 나가게 된다. 따라서, 메모리 동작을 하지 못하게 된다.
그러나, 도 2c에 도시된 바와 같이, 소스 및 드레인 전극(200)에 도펀트 편석 영역(201)을 포함한 부분적인 금속 실리사이드를 형성할 경우, 전위가 낮은 영역(b-b’)에 일반적인 MOSFET과 같은 에너지 다이어그램이 형성됨으로써 홀(207)의 축적이 가능하다.
도 3은 본 발명의 일례에 따른 단일 트랜지스터의 융합 메모리에서 저전압 및 고속으로 동작하는 비휘발성 메모리의 구동 방법을 도시한 도면이다.
도 3에 도시된 바와 같이, 제어 게이트와 드레인 전극(300)에 양의 전압(301)을 가하는 경우 소스(302) 쪽에서 터널링(306) 혹은 열전자 방출(303)된 전자들은 채널(304)에 주입된다. 따라서, 쇼트키 접합으로 형성된 강한 수평전계로 인하여 소스 쪽에서 쉽게 열전자(305)가 된다. 이때, 열전자(305)는 소스쪽에서 발생된 제어 게이트의 수직 전계에 따라 부유 게이트로 주입되므로, 기존의 NOR형 비휘발성 메모리 보다 전압이 적게 요구된다. 따라서, 비휘발성 메모리 소자의 동작을 효율적으로 수행할 수 있다.
기존의 경우 쇼트키 접합 트랜지스터에서 소스 쪽 쇼트키 장벽의 높이가 크 게 문제 시 된다. 그러나, 본 발명은 이러한 소스 쪽 쇼트키 장벽의 높이와 상관없이 매우 얇은 터널링 폭을 도펀트 편석 현상을 이용하여 형성한다. 따라서, 본 발명은 얇은 터널링 폭을 이용하여 전자의 터널링을 용이하게 함으로써, 낮은 장벽을 가지는 금속 실리사이드 물질에 공정이 가능하며, 또한 실리콘과 접합하여 금속 실리사이드를 형성 가능한 모든 금속에 공정이 가능하다.
도 4a 내지 도 4k는 본 발명의 일례에 따른 단일 트랜지스터의 융합 메모리 소자에 대한 제조 공정을 나타낸 도면이다.
도 4a는 본 발명의 일례에 따른 P형 기판을 도시한다. 여기서, 기판(401)은 실리콘 게르마늄(SiGe), 인장 실리콘(Strained silicon), 인장 실리콘게르마늄(strained silicon germanium), 및 실리콘 카본(Silicon carbon) 등의 일반적인 물질이 이용된다.
도 4b는 기판(401)에 부유 바디셀을 생성하기 위하여 장벽 물질(402)을 주입하는 과정을 도시한다. 이때, 홀의 장벽 물질(402)은 전술한 게르마늄(Ge), 실리콘 카본(SiC)이 이용되고, 또한, 높은 도우즈(High-dose)의 N형 불순물을 기판에 이온 주입하여 홀을 축적할 수 있는 층 및, 매몰 N 우물(Buried N well)이 이용된다. 위에서 언급한 물질 이외에도, 에피텍셜 성장을 통해 실리콘과의 밴드갭 차이를 나타낼 수 있는 특정의 물질이 이용된다. 따라서, 본 발명은 기판(401)에 장벽 물질(402)을 주입하여 커패시터 없는 디램의 동작을 수행한다.
도 4c는 부유 바디셀(403)이 형성된 기판(401)의 상부에 터널링 절연막(404)을 형성하는 과정을 도시한다. 이때, 터널링 절연막(404)은 실리콘 산화막에 한정 되지 아니하고, 실리콘 질화막, 실리콘 산화질화막, 및 금속 산화막으로 형성된다.
도 4d는 터널링 절연막(404)상에 비휘발성 메모리의 동작을 위하여 부유 게이트(405)를 형성하는 과정을 도시한다. 여기서 부유 게이트(405)는 폴리실리콘층, 비정질 실리콘층, 금속 산화물층, 실리콘 질화막층, 실리콘 나노결정층, 금속 나노결정층, 실리콘 산화물 나노결정층 및 금속 산화물 나노결정층으로 형성된다. 따라서, 본 발명은 부유 게이트(405)를 이용하여 저전압 및 고속으로 동작하는 비휘발성 메모리를 구현한다.
도 4e는 부유 게이트(405) 상에 제어 절연막(406)을 형성하는 과정을 도시한다. 이때, 제어 절연막(406)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 및 고유전율의 금속산화막으로 형성된다.
도 4f는 제어 절연막(406)상에 제어 게이트(407)를 형성하여 게이트 구조체(408)를 완성하는 과정을 도시한다.
도 4g는 스페이서(409)를 형성하여 게이트 구조체(408)와 금속 실리사이드로 형성된 소스 및 드레인 전극 사이의 단락을 방지하는 과정을 도시한다. 이때, 스페이서(408)는 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 및 절연체로서 동작하는 물질로 형성된다.
도 4h는 금속 실리사이드 공정 전에 이온 주입(ion implantation)을 실시하여 얕은 이온 주입층(410)을 형성하는 과정을 도시한다. 이를 통해, 개선된 쇼트키 접합을 형성함으로써 커패시터 없는 디램의 동작을 구현한다.
도 4i는 게이트 구조체(408), 스페이서(409) 및 이온 주입층(410)을 포함하 는 전면에 금속 막(411)을 형성하는 과정을 도시한다. 이 때, 금속 막(411)은 쇼트키 접합되도록 소스 및 드레인 전극을 금속 실리사이드로 형성한다. 메모리 소자가 전자를 다수 캐리어로 사용하는 경우, 금속 막(411)은 전자에 대한 쇼트키 장벽이 낮은 물질, 즉, 어븀(Er), 이터븀(Yb), 사마륨(Sm), 이트륨(Y), 가돌륨(Gd), 터븀(Tb) 및 세륨(Ce)으로 이루어진 그룹으로 형성된다. 또한 금속 막(411)은 열처리 과정 시 도펀트 편석 현상이 발생하게 됨으로, 실리콘과 금속 실리사이드를 형성할 수 있는 특정의 금속을 이용하여 형성된다.
도 4j는 소스 및 드레인 전극(414)이 쇼트키 접합된 금속 실리사이드가 되도록 열처리하는 과정을 도시한다. 여기서, 열처리는 기판(401)과 금속 막(411)을 서로 반응시켜 금속 실리사이드로 변환시키는 과정으로, 급속 열처리 방법(rapid thermal annealing), 퍼니스 열처리방법(furnace annealing) 및 레이져 열처리 방법(laser annealing)이 이용된다. 일례로, 금속 실리사이드를 형성할 수 있는 금속(일례: 니켈(Ni))과 실리콘을 반응시켜 금속 막(411)을 형성한 후 급속 열처리방법을 통해 400°C~500°C 범위의 온도에서 열처리함으로써 소스 및 드레인 전극(414)을 니켈 실리사이드로 형성한다.
이온 주입층(412)은 금속 실리사이드에 존재하는 고체 용해도(solid solubility)로 인해 금속 실리사이드의 끝 단으로 밀려나게 된다. 이 때, 기판(401)의 전체에 금속 실리사이드가 형성되지 않도록, 도 4i에서 금속 막(411)의 두께를 조절한다. 따라서, 도펀트 편석 현상에 의해 금속 실리사이드의 아래 형성된 도펀트 편석 영역(415)은 융합 메모리에서 커패시터 없는 디램의 동작 시 홀의 축적이 가능하도록 소스 전극에 대해 장벽을 형성한다.
금속 실리사이드 형성 시 밀려난 이온 주입층(412)은 수 나노미터(nm)의 크기에 불과하다. 그러므로, 쇼트키 접합 고유의 에너지 밴드 휨 현상 이외에, 이온 주입층(412)에 의해 형성된 도펀트 편석 영역(415)으로 추가적인 에너지 밴드 휨 현상이 발생하게 되어 높은 전계가 발생한다. 따라서, 소스에서 주입되는 전자는 열전자가 되어 제어 게이트(407)의 수직 전계에 따라 소스 부근의 부유 게이트(405)로 주입된다. 이렇게 하여, 본 발명은 융합 메모리에서 낮은 전압 및 고속으로 비휘발성 메모리의 동작을 수행한다.
도 4k는 열처리 과정에서 반응하지 않은 금속막이 제거된 융합 메모리을 도시한다. 이때, 미반응 금속막은 습식식각법 또는 건식식각법으로 제거한다. 일례로, 습식식각법을 적용하는 경우 염산(HCl)과 질산(HNO3)이 혼합된 왕수(aqua regia) 또는 황산(H2SO4)과 과산화수소(H2O2)가 혼합된 SPM(sulfuric peroxide mixture) 용액을 이용하여 미반응 금속막을 제거한다. 또한, 건식식각법을 적용하는 경우 아르곤(Ar) 가스 스퍼터링(sputtering)방법을 이용하여 미반응 금속막을 제거한다.
이상으로 본 발명은 한정된 실시예 및 도면을 참조하여 바람직한 실시예를 설명하였다. 그러나, 본 발명의 사상은 이러한 실시예에 국한되지 아니하고, 후술하는 특허청구범위 및 이와 균등 또는 등가적 변형이 있는 모든 것들은 본 발명의 범주에 속한다고 할 것이다.
도 1은 본 발명에 따른 융합 메모리 소자를 도시한다.
도 2a는 본 발명의 일례에 따른 단일 트랜지스터의 융합 메모리에서 커패시터 없는 디램의 구동원리를 도시한다.
도 2b는 도 2a에 도시된 a-a’방향으로의 에너지 다이어그램을 도시한다
도 2c는 도 2a에 도시된 b-b’방향으로의 에너지 다이어그램을 도시한다.
도 3은 본 발명의 일례에 따른 단일 트랜지스터의 융합 메모리에서 저전압 및 고속으로 동작하는 비휘발성 메모리의 구동 방법을 도시한다.
도 4a는 본 발명의 일례에 따른 P형 기판을 도시한다
도 4b는 본 발명의 일례에 따른 기판에 부유 바디셀을 생성하기 위하여 장벽 물질을 주입하는 과정을 도시한다.
도 4c는 본 발명의 일례에 따른 부유 바디셀이 형성된 기판 상에 터널링 절연막을 형성하는 과정을 도시한다.
도 4d는 본 발명의 일례에 따른 터널링 절연막 상에 비휘발성 메모리의 동작을 위하여 부유 게이트을 형성하는 과정을 도시한다.
도 4e는 본 발명의 일례에 따른 부유 게이트 상에 제어 절연막을 형성하는 과정을 도시한다.
도 4f는 본 발명의 일례에 따른 제어 절연막 상에 제어 게이트를 형성하여 게이트 구조체를 완성하는 과정을 도시한다.
도 4g는 본 발명의 일례에 따른 스페이서를 형성하여 게이트 구조체와 금속 실리사이드로 형성된 소스 및 드레인 전극 사이의 단락을 방지하는 과정을 도시한다.
도 4h는 본 발명의 일례에 따른 금속 실리사이드 공정 전에 이온 주입(ion implantation)을 실시하여 얕은 이온 주입층을 형성하는 과정을 도시한다.
도 4i는 본 발명의 일례에 따른 게이트 구조체, 스페이서 및 이온 주입층을 포함하는 전면에 금속 막을 형성하는 과정을 도시한다.
도 4j는 본 발명의 일례에 따른 소스 및 드레인 전극이 쇼트키 접합된 금속 실리사이드가 되도록 열처리하는 과정을 도시한다.
도 4k는 본 발명의 일례에 따른 열처리 과정에서 반응하지 않은 금속막이 제거된 융합 메모리을 도시한다.
<도면의 주요 부분에 대한 부호의 설명>
100: 융합 메모리 소자, 107: 제어 절연막,
101: 기판, 108: 제어 게이트,
102: 소스, 109: 게이트 구조체,
103: 드레인 전극, 110: 스페이서
104: 채널 영역, 111: BOX구조,
105: 터널링 절연막, 112: 부유 바디셀,
106: 부유 게이트, 113: 도펀트 편석 영역,

Claims (16)

  1. 단일 트랜지스터 상에서 비휘발성 메모리 및 휘발성 메모리 중 어느 하나의 동작을 수행하는 고집적 반도체 융합 메모리 소자에 있어서,
    기판;
    상기 기판에 형성되어 채널영역과 쇼트키 접합된 금속 실리사이드로 형성되는 소스 및 드레인 전극;
    상기 채널영역의 기판 상부에 형성되는 터널링 절연막;
    상기 터널링 절연막 상에 형성되는 부유 게이트;
    상기 부유 게이트 상에 형성되는 제어 절연막; 및
    상기 제어 절연막 상에 형성되는 제어 게이트
    를 포함하는 것을 특징으로 하는 고집적 반도체 융합 메모리 소자.
  2. 제1항에 있어서,
    상기 기판에 장벽 물질을 주입하여 형성된 부유 바디셀
    을 더 포함하는 것을 특징으로 하는 고집적 반도체 융합 메모리 소자.
  3. 제1항에 있어서,
    상기 소스 및 드레인 전극은 홀의 충전이 가능한 도펀트 편석 영역을 포함하여 부분적인 금속 실리사이드로 형성되는 것을 특징으로 하는 고집적 반도체 융합 메모리 소자.
  4. 제1항에 있어서,
    상기 채널영역은 실리콘, 게르마늄, 실리콘 게르마늄, 실리콘 카본, 인장 실리콘, 인장 게르마늄 및 인장 실리콘 게르마늄 중 어느 하나를 포함하는 것을 특징으로 하는 고집적 반도체 융합 메모리 소자.
  5. 제1항에 있어서,
    상기 소스 및 드레인 전극은 어븀, 이터븀, 사마륨, 이트륨, 가돌륨, 터븀 미 세륨으로 형성된 어느 하나의 물질 그룹을 이용하여 전자를 다수 캐리어로 사용하는 것을 특징으로 하는 고집적 반도체 융합 메모리 소자.
  6. 제1항에 있어서,
    상기 채널영역은 실리콘 평면 채널 및 나노와이어(nanowire)기반의 다중 게이트(multiple gate) 소자 구조로 형성되는 것을 특징으로 하는 고집적 반도체 융합 메모리 소자.
  7. 제2항에 있어서,
    상기 장벽물질은 BOX 구조, N형 우물 및 실리콘과의 밴드갭 차이가 있는 물질인 것을 특징으로 하는 고집적 반도체 융합 메모리 소자.
  8. 제1항에 있어서,
    상기 소스 및 드레인 전극은 실리콘과 접합하여 금속 실리사이드를 형성할 수 있는 금속을 포함하는 것을 특징으로 하는 고집적 반도체 융합 메모리 소자.
  9. 제3항에 있어서,
    상기 도펀트 편석 영역은 전자를 다수 캐리어로 사용할 경우, 아세닉 및 주기율표 5족의 물질 중 어느 하나를 포함하는 것을 특징으로 하는 고집적 반도체 융합 메모리 소자.
  10. 제3항에 있어서,
    상기 도펀트 편석 영역은 홀을 다수 캐리어로 사용할 경우, 보론 및 주기율표 3족의 물질 중 어느 하나를 포함하는 것을 특징으로 하는 고집적 반도체 융합 메모리 소자.
  11. 단일 트랜지스터 상에서 비휘발성 메모리 및 휘발성 메모리 중 어느 하나의 동작을 수행하는 고집적 반도체 융합 메모리 소자의 제조방법에 있어서,
    (a)기판에 장벽물질을 주입하여 부유 바디셀을 생성하는 단계;
    (b)상기 부유 바디셀이 생성된 기판의 상부에 터널링 절연막을 형성하는 단계:
    (c)상기 터널링 절연막 상에 부유 게이트를 형성하는 단계;
    (d)상기 부유 게이트 상에 제어 절연막을 형성하는 단계;
    (e)상기 제어 절연막 상에 제어 게이트를 형성하여 게이트 구조체를 형성하는 단계;
    (f)상기 게이트 구조체의 일측에 스페이서를 형성하는 단계;
    (g)금속 실리사이드 공정 전에 이온 주입을 실시하여 이온 주입층을 형성하는 단계;
    (h)상기 게이트 구조체, 상기 스페이서 및 상기 이온 주입층을 포함하여 금속 막을 형성하는 단계;
    (i)소스 및 드레인 전극이 쇼트키 접합된 금속실리사이드가 되도록 열처리하는 단계; 및
    (j)상기 열처리 과정에서 반응하지 않은 금속막을 제거하는 단계
    를 포함하는 것을 특징으로 하는 고집적 반도체 융합 메모리 소자의 제조방법.
  12. 제11항에 있어서,
    상기 (f)단계는,
    소스 및 드레인 전극의 금속 실리사이드를 채널영역에 수직한 방향으로 일정하게 실리사이드 되도록 구성하는 것을 특징으로 하는 고집적 반도체 융합 메모리 소자의 제조방법.
  13. 제11항에 있어서,
    상기 (g)단계는,
    아세닉 및 주기율표 5족의 물질 중 어느 하나를 포함하여 상기 이온 주입층을 형성하는 것을 특징으로 하는 고집적 반도체 융합 메모리 소자의 제조방법.
  14. 제11항에 있어서,
    상기 (g)단계는,
    보론 밀 주기율표 3족의 물질 중 어느 하나를 포함하여 상기 이온 주입층을 형성하는 것을 특징으로 하는 고집적 반도체 융합 메모리 소자의 제조방법.
  15. 제11항에 있어서,
    상기 (h)단계는,
    상기 기판에 비하여 소스 및 드레인 전극의 두께가 얇게 형성되도록 하는 것을 특징으로 하는 고집적 반도체 융합 메모리 소자의 제조방법.
  16. 제11항에 있어서,
    상기 (i)단계는,
    급속열처리 과정(rapid thermal annealing), 퍼니스 열처리 과정(furnace annealing) 및 레이져 열처리 과정(laser annealing) 중 어느 하나의 열처리 과정 을 수행하는 것을 특징으로 하는 고집적 반도체 융합 메모리 소자의 제조방법.
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